KR20100015196A - 상 변화 메모리의 번인 테스트 제어 회로 - Google Patents

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KR20100015196A
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Abstract

본 발명은 상 변화 메모리의 번인 테스트 시에, 셀 어레이에 포함된 유닛 셀 각각에 역 바이어스 전압을 인가하여 유닛 셀에 전류가 흐르지 않도록 함으로써 번인 테스트에서 소비되는 전력을 감소시킬 수 있는 번인 테스트 제어 회로를 개시한다.
구체적으로, 본 발명은 복수 개의 유닛 셀, 워드라인 및 비트라인을 포함하는 셀 어레이, 상기 유닛 셀에 역 바이어스 전압을 인가하여 번인 테스트를 수행하는 번인 제어 수단, 상기 번인 제어 수단에 번인 전압을 공급하는 번인 전압 공급 수단, 및 상기 번인 전압 공급 수단의 활성화 여부를 제어하고, 상기 번인 제어 수단의 역 바이어스 전압 인가 타이밍을 제어하는 활성화 제어 수단을 포함하는 번인 제어 회로를 개시한다.
번인, 상 변화, 메모리, 역 바이어스, 제어, 신호, 다이오드, 트랜지스터

Description

상 변화 메모리의 번인 테스트 제어 회로 {BURN-IN TEST CONTROL CIRCUIT OF PHASE CHANGE MEMORY}
본 발명은 상 변화 메모리의 번인 테스트 제어 회로와 관련된다. 더 상세하게는, 상 변화 메모리의 셀 어레이에 포함된 유닛 셀 각각에 역 바이어스 전압을 인가하여 유닛 셀에 전류가 흐르지 않도록 함으로써 번인 테스트 중에 소비되는 전력을 감소시킬 수 있는 번인 테스트 제어 회로와 관련된다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top) 전극(1)과 버텀(Bottom) 전극(3) 사이에 상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 상 변화층(2)은 칼코겐(Chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(Chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 상 변화층(2)이 결정 상태(Crystalline Phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 상 변화층(2)이 비결정 상태가(Amorphous Phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
번인 테스트는 반도체 메모리 소자의 초기 불량을 짧은 시간 내에 걸러내기 위하여 정상 조건보다 높은 전압 및 높은 온도에서 반도체 메모리 소자의 잠재적 결함 여부를 가려내는 과정이다. 예를 들어, 실제 반도체 메모리 소자의 사용 조건인 1.5V, 25℃보다 혹독한 조건인 5V, 125℃를 테스트 조건으로 하여 반도체 메모리 소자의 불량 여부를 가려낸다.
종래의 번인 테스트는 상 변화 메모리의 모든 유닛 셀에 순방향의 바이어스 전압을 인가하여 모든 유닛 셀을 턴 온(Turn On) 시켜서 초기 결함이나 연약 셀을 검출하는 방법을 사용한다. 하지만, 모든 유닛 셀을 턴 온 시키면 유닛 셀로 너무 많은 전류가 흐르게 되어 동시에 다수의 유닛 셀에 번인 전압을 인가할 수 없다는 문제점이 있다. 따라서, 동시에 다수의 유닛 셀에 번인 전압을 인가하기 위해서는 더 많은 소비 전력을 사용해야 한다는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명은 상 변화 메모리의 셀 어레이에 포함된 유닛 셀의 스위칭 소자에 역 바이어스 전압을 인가함으로써 유닛 셀에 전류가 흐르지 않도록 한다. 그 결과, 유닛 셀에 전류가 흐르지 않아 소비 전력이 감소하고, 감소된 전력으로 더 많은 유닛 셀에 번인 테스트를 수행할 수 있다.
본 발명은 복수 개의 유닛 셀, 워드라인 및 비트라인을 포함하는 셀 어레이, 상기 유닛 셀에 역 바이어스 전압을 인가하여 번인 테스트를 수행하는 번인 제어 수단, 상기 번인 제어 수단에 번인 전압을 공급하는 번인 전압 공급 수단, 및 상기 번인 전압 공급 수단의 활성화 여부를 제어하고, 상기 번인 제어 수단의 역 바이어스 전압 인가 타이밍을 제어하는 활성화 제어 수단을 포함하는 번인 제어 회로를 개시한다.
본 발명은 상 변화 메모리의 셀 어레이에 포함된 유닛 셀의 스위칭 소자에 역 바이어스 전압을 인가함으로써 유닛 셀에 전류가 흐르지 않도록 한다. 따라서, 유닛 셀에 전류가 흐르지 않으면서 번인 테스트를 수행할 수 있기 때문에 소비 전력이 감소한다는 장점이 있다.
또한, 소비 전력이 감소하기 때문에 감소된 전력으로 더 많은 유닛 셀에 번인 테스트를 수행할 수 있다는 장점이 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 4는 본 발명에 따른 상 변화 메모리의 번인 제어 회로의 블록 다이어그램이다.
도 4를 참조하면, 번인 제어 회로(100)는 번인 활성화 제어부(110), 번인 전압 제어부(120), 로오(Row) 제어부(130), 칼럼(Column) 제어부(140) 및 셀 어레이(150)를 포함한다.
셀 어레이(150)에는 데이터가 저장되는 상 변화 메모리 유닛 셀이 매트릭스로 배열되어 있다.
번인 활성화 제어부(110)는 외부로부터 번인 명령 신호를 인가받아 로오 제어부(130)와 칼럼 제어부(140)로 각각 로오 제어 신호와 칼럼 제어 신호를 출력한다. 번인 명령 신호는 번인 활성화 제어부(110)를 활성화시켜 번인 테스트를 시작하도록 하는 신호이다.
로오 제어부(130)와 칼럼 제어부(140)는 번인 활성화 제어부(110)로부터 각각 인가된 로오 제어 신호와 칼럼 제어 신호를 디코딩하여 로오 라인과 칼럼 라인을 제어한다. 즉, 로오 제어부(130)와 칼럼 제어부(140)는 로오 제어 신호와 칼럼 제어 신호에 따라 셀 어레이(150)의 비트라인, 워드라인, 리드/라이트 비트라인 및 소스라인에 인가되는 전압을 제어한다.
한편, 번인 활성화 제어부(110)는 외부로부터 번인 명령 신호를 인가받아 번인 전압 제어부(120)로 번인 전압 제어 신호를 출력한다. 번인 전압 제어 신호는 번인 전압 제어부(120)를 활성화하는 신호이다.
번인 전압 제어부(120)는 외부로부터 번인 전압을 공급받는다. 번인 전압 제어 신호에 의해 번인 전압 제어부(120)가 활성화되면, 번인 전압 제어부(120)는 로오 제어부(130)와 칼럼 제어부(140)로 번인 전압 신호를 출력한다. 번인 전압 신호는 로오 제어부(130)와 칼럼 제어부(140)에 인가하는 번인 전압을 의미한다.
로오 제어부(130)와 칼럼 제어부(140)는 번인 전압 제어부(120)로부터 인가된 번인 전압 신호를 디코딩하여 로오 라인과 칼럼 라인에 공급되는 전압을 제어한다.
이 경우, 로오 제어부(130)와 칼럼 제어부(140))는 셀 어레이(150)에 있는 유닛 셀에 역 바이어스 전압을 인가하는 것을 특징으로 한다. 셀 어레이(150)의 유닛 셀에 역 바이어스 전압을 인가할 경우 유닛 셀에는 전류가 흐르지 않는다. 또한, 이러한 역 바이어스 전압은 번인 전압이므로 반도체 메모리 소자의 사용 조건보다 높은 전압이 인가된다. 따라서, 초기 결함이 있는 셀이나 연약 셀은 모두 번인된다. 그 결과, 본 발명의 번인 제어 회로(100)는 유닛 셀에 전류가 공급되지 않으면서 번인 테스트를 수행함으로써 소비 전력을 줄일 수 있다.
도 5는 본 발명에 따른 번인 제어 회로의 동작 타이밍을 도시한다.
도 5를 참조하면, 번인 명령 신호가 하이에서 로우 또는 로우에서 하이로 천이함에 따라 번인 활성화 제어부(110)가 활성화된다. 번인 활성화 제어부(110)를 비활성화시키기 위해서는 번인 명령 신호를 활성화 구간과 반대로 천이시켜주면 된다.
번인 활성화 제어부(110)는 로오 제어부(130)와 칼럼 제어부(140)로 각각 로오 제어 신호와 칼럼 제어 신호를 출력한다. 로오 제어부(130)와 칼럼 제어부(140)는 로오 제어 신호와 칼럼 제어 신호를 디코딩하여 고전압 VPP 레벨을 가지는 번인 전압 신호가 인가되는 타이밍을 제어한다.
번인 활성화 제어부(110)는 번인 전압 제어부(120)로 번인 전압 제어 신호를 출력한다. 번인 전압 제어부(120)는 번인 전압 제어 신호에 따라 활성화되어 로오 제어부(130)와 칼럼 제어부(140)에 고전압 VPP 레벨을 갖는 번인 전압 신호를 출력한다.
로오 제어부(130)와 칼럼 제어부(140)는 로오 제어 신호와 칼럼 제어 신호에 따라 셀 어레이(150)의 워드라인과 비트라인에 고전압 VPP 레벨을 갖는 번인 전압을 인가한다.
이 경우, 번인 활성화 제어부(110)는 로오 제어 신호와 칼럼 제어 신호의 동작 파형에 따라 다양한 방법으로 번인 전압을 워드라인과 비트라인에 인가할 수 있다. 즉, 번인 활성화 제어부(110)는 번인 명령 신호에 의해 번인이 활성화되는 구간 동안 번인 로오 신호와 번인 칼럼 신호를 하이(정적) 또는 로우(정적)로 출력하거나 토글(Toggle)시켜 출력할 수 있다.
도 6은 본 발명에 따른 셀 어레이(150)의 내부 회로도이다.
도 6을 참조하면, 셀 어레이는 로오 방향으로 복수 개의 워드라인이 나열되고, 칼럼 방향으로 복수 개의 비트라인이 나열되며, 워드라인과 비트라인이 교차하는 각 지점에 유닛 셀을 통해 워드라인과 비트라인이 연결된다. 유닛 셀은 상 변화 저항 PCR과 다이오드를 포함한다. 다이오드는 스위칭 소자로 사용된다. 다이오드는 애노드가 상 변화 저항 PCR과 연결되고 캐소드가 워드라인과 연결된다.
도 7은 본 발명의 제 1 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
이 경우, 번인 활성화 제어부(110)는 로오 제어부(130)로 하이 레벨의 로오 제어 신호를 출력하고 칼럼 제어부(140)로 로우 레벨의 칼럼 제어 신호를 출력한다. 도 7을 참조하면, 로오 제어부(130)는 하이 레벨의 로오 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨의 번인 전압을 워드라인에 인가한다. 그리고 칼럼 제어부(140)는 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 그라운드 전압 GND 레벨의 번인 전압을 비트라인에 인가한다. 그 결과, 각 유닛 셀에 포함된 다이오드의 캐소드에 고전압 VPP 레벨의 번인 전압이 인가되고 애노드에 그라운드 전압 GND 레벨의 번인 전압이 인가되어 다이오드가 역 바이어스된다. 따라서, 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 8은 본 발명의 제 2 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
이 경우, 번인 활성화 제어부(110)는 로오 제어부(130)로 하이 레벨과 로우 레벨 사이를 토글하는 로오 제어 신호를 출력하고 칼럼 제어부(140)로 로우 레벨의 칼럼 제어 신호를 출력한다. 도 8을 참조하면, 로오 제어부(130)는 하이 레벨과 로우 레벨 사이를 토글하는 로오 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 워드라인에 인가한다. 그리고 칼럼 제어부(140)는 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 그라운드 전압 GND 레벨의 번인 전압을 비트라인에 인가한다. 그 결과, 각 유닛 셀에 포함된 다이오드의 캐소드에 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압이 인가되고 애노드에 그라운드 전압 GND 레벨의 번인 전압이 인가되어, 캐소드에 고전압 VPP 레벨의 번인 전압이 인가되는 동안 다이오드가 역 바이어스된다. 따라서, 캐소드에 고전압 VPP 레벨의 번인 전압이 인가되는 동안 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 9는 본 발명의 제 3 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
이 경우, 번인 활성화 제어부(110)는 로오 제어부(130)로 하이 레벨의 로오 제어 신호를 출력하고 칼럼 제어부(140)로 하이 레벨과 로우 레벨 사이를 토글하는 칼럼 제어 신호를 출력한다. 도 9를 참조하면, 로오 제어부(130)는 로오 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨의 번인 전압을 워드라인에 인가한다. 그리고 칼럼 제어부(140)는 하이 레벨과 로우 레벨 사이를 토글하는 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 비트라인에 인가한다. 그 결과, 각 유닛 셀에 포 함된 다이오드의 캐소드에 고전압 VPP 레벨의 번인 전압이 인가되고 애노드에 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압이 인가되어, 애노드에 그라운드 전압 GND 레벨의 번인 전압이 인가되는 동안 다이오드가 역 바이어스된다. 따라서, 애노드에 그라운드 전압 GND 레벨의 번인 전압이 인가되는 동안 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 10은 본 발명에 따른 다른 셀 어레이(150)의 내부 회로도이다.
도 10을 참조하면, 셀 어레이는 로오 방향으로 복수 개의 워드라인이 나열되고, 칼럼 방향으로 복수 개의 비트라인이 나열되며, 워드라인과 비트라인이 교차하는 각 지점에 유닛 셀을 통해 워드라인과 비트라인이 연결된다. 유닛 셀은 상 변화 저항 PCR과 NMOS 트랜지스터를 포함한다. NMOS 트랜지스터는 스위칭 소자로 사용된다. NMOS 트랜지스터의 게이트(Gate) 단자가 워드라인과 연결되고, 드레인(Drain) 단자가 상 변화 저항 PCR과 연결된다.
도 11은 본 발명의 제 4 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
이 경우, 번인 활성화 제어부(110)는 로오 제어부(130)로 하이 레벨의 로오 제어 신호를 출력하고 칼럼 제어부(140)로 로우 레벨의 칼럼 제어 신호를 출력한다.
도 11을 참조하면, 로오 제어부(130)는 하이 레벨의 로오 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨의 번인 전압을 워드라인에 인가한다. 그리고 칼럼 제어부(140)는 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 그라운드 전압 GND 레벨의 번인 전압을 워드라인에 인가한다.
그 결과, 각 유닛 셀에 포함된 NMOS 트랜지스터의 게이트 단자에 고전압 VPP 레벨의 번인 전압이 인가되어 NMOS 트랜지스터가 턴 온된다. 한편, NMOS 트랜지스터의 드레인 단자에는 그라운드 전압 GND 레벨의 번인 전압이 인가되므로 드레인 단자와 소스 단자 사이에 전위 차가 0 (V)이 되어 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 12는 본 발명의 제 5 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
이 경우, 번인 활성화 제어부(110)는 로오 제어부(130)로 하이 레벨과 로우 레벨 사이를 토글하는 로오 제어 신호를 출력하고 칼럼 제어부(140)로 로우 레벨의 칼럼 제어 신호를 출력한다.
도 12를 참조하면, 로오 제어부(130)는 하이 레벨과 로우 레벨 사이를 토글하는 로오 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 워드라인에 인가한다. 그리고 칼럼 제어부(140)는 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 그라운드 전압 GND 레벨의 번인 전압을 워드라인에 인가한다.
그 결과, 각 유닛 셀에 포함된 NMOS 트랜지스터의 게이트 단자에 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압이 인가되고 드레인 단자에 그라운드 전압 GND 레벨의 번인 전압이 인가되며, 게이트 단자에 고전압 VPP 레벨의 번인 전압이 인가되는 동안 NMOS 트랜지스터가 턴 온된다. 한편, NMOS 트랜 지스터의 드레인 단자에는 그라운드 전압 GND 레벨의 번인 전압이 인가되므로 드레인 단자와 소스 단자 사이에 전위 차가 0 (V)이 되어 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
또한, NMOS 트랜지스터의 게이트 단자에 그라운드 전압 GND 레벨의 번인 전압이 인가되는 동안 NMOS 트랜지스터가 턴 오프되므로 이 경우에도 유닛 셀에 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 13은 본 발명의 제 6 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
이 경우, 번인 활성화 제어부(110)는 로오 제어부(130)로 하이 레벨의 로오 제어 신호를 출력하고 칼럼 제어부(140)로 하이 레벨과 로우 레벨 사이를 토글하는 칼럼 제어 신호를 출력한다.
도 13을 참조하면, 로오 제어부(130)는 로오 제어 신호를 디코딩하여 활성화 구간 동안 그라운드 전압 GND 레벨의 번인 전압을 워드라인에 인가한다. 그리고 칼럼 제어부(140)는 i) 하이 레벨, ii) 하이 레벨과 로우 레벨 사이를 토글하는 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 i) 고전압 VPP 레벨, ii) 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 비트라인에 인가한다.
각 유닛 셀에 포함된 NMOS 트랜지스터의 게이트 단자에 그라운드 전압 GND 레벨의 번인 전압이 인가되어 NMOS 트랜지스터가 턴 오프되어 유닛 셀에 전류가 흐르지 않는다. 따라서, 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 14는 본 발명에 따른 또 다른 셀 어레이(150)의 내부 회로도이다.
도 14를 참조하면, 셀 어레이(150)는 로오 방향으로 복수 개의 워드라인이 나열되고, 칼럼 방향으로 복수 개의 비트라인이 나열된다. 셀 어레이(150)는 스위칭 소자인 NMOS 트랜지스터 N0, 복수 개의 유닛 셀을 포함한다. 각각의 유닛 셀은 하나의 상 변화 저항 PCR과 하나의 NMOS 트랜지스터를 포함한다.
NMOS 트랜지스터 N0의 게이트 단자는 워드라인 WL0에 연결되고 소스와 드레인 단자는 리드/라이트 비트라인 RWBL과 유닛 셀 UC1에 연결된다. 복수 개의 유닛 셀 각각은 직렬로 연결되고, 유닛 셀 UCn은 소스라인 SL에 연결된다.
리드/라이트 비트라인 RWBL과 소스라인 SL에 인가되는 전압은 칼럼 제어부(140)에 의하여 제어된다.
유닛 셀 UC1은 상 변화 저항 PCR1과 NMOS 트랜지스터 N1를 포함하고, 이들은 서로 병렬로 연결된다.
NMOS 트랜지스터 N1은 스위칭 소자로 사용된다. 상 변화 저항 PCR1의 한쪽 전극은 NMOS 트랜지스터 N1의 소스와 연결되고, 다른 쪽 전극은 NMOS 트랜지스터 N1의 드레인 연결된다. NMOS 트랜지스터 N1~Nn의 게이트 단자는 복수 개의 비트라인 BL1~BLn과 일대일 대응하여 연결된다.
복수 개의 유닛 셀 각각에 포함된 복수 개의 상 변화 저항 PCR1~PCRn은 서로 직렬로 연결된다. 상 변화 저항 PCR1은 NMOS 트랜지스터 N0에 연결되고, 상 변화 저항 PCRn은 소스라인 SL에 연결된다.
도 15은 본 발명의 제 7 실시예 따른 역 바이어스 전압이 인가되는 셀 어레 이의 내부 회로도이다.
도 15를 참조하면, 칼럼 제어부(140)는 리드/라이트 비트라인 RWBL과 소스라인 SL에 그라운드 전압 GND 레벨의 전압을 인가한다. 활성화 제어부(110)는 로오 제어부(130)와 칼럼 제어부(140)로 하이 레벨, 로우 레벨 또는 하이 레벨과 로우 레벨 사이를 토글하는 로오 제어 신호 및 칼럼 제어 신호를 출력한다.
이 경우, 로오 제어부(130)는 하이 레벨의 로오 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨, 그라운드 전압 GND 레벨 또는 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 워드라인에 인가한다.
그리고 칼럼 제어부(140)는 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨 또는 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 비트라인에 인가한다.
상기 모든 경우에, 리드/라이트 비트라인 RWBL과 소스라인 SL에 인가된 전압이 그라운드 전압 GND 레벨을 가지므로 전위 차가 0(V)이다. 따라서, 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 16은 본 발명의 제 8 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 16을 참조하면, 칼럼 제어부(140)는 리드/라이트 비트라인 RWBL과 소스라인 SL에 고전압 VPP 레벨의 전압을 인가한다. 활성화 제어부(110)는 로오 제어부(130)와 칼럼 제어부(140)로 하이 레벨, 로우 레벨 또는 하이 레벨과 로우 레벨 사이를 토글하는 로오 제어 신호 및 칼럼 제어 신호를 출력한다.
이 경우, 로오 제어부(130)는 하이 레벨의 로오 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨, 그라운드 전압 GND 레벨 또는 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 워드라인에 인가한다. 그리고 칼럼 제어부(140)도 칼럼 제어 신호를 디코딩하여 활성화 구간 동안 고전압 VPP 레벨, 그라운드 전압 GND 레벨 또는 고전압 VPP 레벨과 그라운드 전압 GND 레벨 사이를 토글하는 번인 전압을 비트라인에 인가한다.
상기 모든 경우에, 리드/라이트 비트라인 RWBL과 소스라인 SL에 인가된 전압이 고전압 VPP 레벨을 가지므로 전위 차가 0(V)이다. 따라서, 유닛 셀에는 전류가 흐르지 않으면서 번인 테스트가 수행된다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면이다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 상 변화 메모리의 번인 제어 회로의 블록 다이어그램이다.
도 5는 본 발명에 따른 번인 제어 회로의 동작 타이밍을 도시한다.
도 6은 본 발명에 따른 셀 어레이의 내부 회로도이다.
도 7은 본 발명의 제 1 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 8은 본 발명의 제 2 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 9는 본 발명의 제 3 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 10은 본 발명에 따른 다른 셀 어레이의 내부 회로도이다.
도 11은 본 발명의 제 4 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 12는 본 발명의 제 5 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 13은 본 발명의 제 6 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 14는 본 발명에 따른 또 다른 셀 어레이의 내부 회로도이다.
도 15은 본 발명의 제 7 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.
도 16은 본 발명의 제 7 실시예 따른 역 바이어스 전압이 인가되는 셀 어레이의 내부 회로도이다.

Claims (18)

  1. 복수 개의 유닛 셀, 워드라인 및 비트라인을 포함하는 셀 어레이;
    상기 셀 어레이에 역 바이어스 전압을 인가하여 번인 테스트를 수행하는 번인 제어 수단;
    상기 번인 제어 수단에 번인 전압을 공급하는 번인 전압 공급 수단; 및
    상기 번인 전압 공급 수단의 활성화 여부를 제어하고, 상기 번인 제어 수단의 역 바이어스 전압 인가를 제어하는 활성화 제어 수단을 포함하는 번인 제어 회로.
  2. 청구항 1에 있어서,
    상기 복수 개의 유닛 셀 각각은 스위칭 소자 및 상 변환 저항을 포함하는 번인 제어 회로로서,
    상기 워드라인은 상기 스위칭 소자의 일측과 연결되고 상기 스위칭 소자의 타측은 상기 상 변환 저항의 일측에 연결되며, 상기 상 변환 저항의 타측은 상기 비트라인에 연결되는 것을 특징으로 하는 번인 제어 회로.
  3. 청구항 2에 있어서,
    상기 번인 제어 수단은 번인 테스트 구간 동안 상기 워드라인을 통해 상기 스위칭 소자의 일측에 고전압을 인가하고, 상기 비트라인을 통해 상기 스위칭 소자 의 타측에 그라운드 전압을 인가하여 상기 스위칭 소자를 역 바이어스시키는 것을 특징으로 하는 번인 제어 회로.
  4. 청구항 2에 있어서,
    상기 번인 제어 수단은 번인 테스트 구간 동안 상기 워드라인을 통해 상기 스위칭 소자의 일측에 고전압과 그라운드 전압을 토글(Toggle)하여 인가하고, 상기 비트라인을 통해 상기 스위칭 소자의 타측에 그라운드 전압을 인가하여 상기 스위칭 소자를 역 바이어스시키는 것을 특징으로 하는 번인 제어 회로.
  5. 청구항 2에 있어서,
    상기 번인 제어 수단은 번인 테스트 구간 동안 상기 워드라인을 통해 상기 스위칭 소자의 일측에 고전압을 인가하고, 상기 비트라인을 통해 상기 스위칭 소자의 타측에 고전압과 그라운드 전압을 토글하여 인가하여 상기 스위칭 소자를 역 바이어스시키는 것을 특징으로 하는 번인 제어 회로.
  6. 청구항 3 내지 청구항 5 중 어느 한 항에 있어서,
    상기 스위칭 소자는 다이오드이고, 상기 다이오드의 캐소드가 상기 워드라인에 연결되고 상기 다이오드의 애노드가 상기 상 변화 저항의 일측에 연결되는 것을 특징으로 하는 번인 제어 회로.
  7. 청구항 6에 있어서,
    상기 다이오드가 역 바이어스되면 상기 유닛 셀에 전류가 흐르지 않는 것을 특징으로 하는 번인 제어 회로.
  8. 청구항 3 내지 청구항 5 중 어느 한 항에 있어서,
    상기 스위칭 소자는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 게이트 단자가 상기 워드라인에 연결되고 상기 NMOS 트랜지스터의 드레인 단자가 상기 상 변화 저항의 일측에 연결되는 것을 특징으로 하는 번인 제어 회로.
  9. 청구항 6에 있어서,
    상기 NMOS 트랜지스터가 역 바이어스되면 상기 유닛 셀에 전류가 흐르지 않는 것을 특징으로 하는 번인 제어 회로.
  10. 청구항 1에 있어서,
    상기 셀 어레이는
    리드(Read) 동작시 센싱(Sensing) 전압이 인가되고, 라이트(Write) 동작시 라이트 전압이 인가되는 리드/라이트 비트라인;
    상기 리드 동작 또는 라이트 동작시 소스 전압이 인가되는 소스라인; 및
    상기 워드라인을 통해 인가되는 전압 레벨에 의해 스위칭이 제어되는 제 1 스위칭 소자를 더 포함하는 번인 제어 회로로서,
    상기 리드/라이트 라인은 상기 제 1 스위칭 소자의 일측에 연결되고, 상기 제 1 스위칭 소자의 타측은 상기 복수 개의 유닛 셀 중 제 1 유닛 셀의 일측에 연결되고, 상기 복수 개의 유닛 셀은 각각 직렬로 연결되며, 상기 복수 개의 유닛 셀 중 제 N 유닛 셀의 타측이 상기 소스라인에 연결되는 것을 특징으로 하는 번인 제어 회로.
  11. 청구항 10에 있어서,
    상기 복수 개의 유닛 셀 각각은
    상기 비트라인을 통해 인가되는 전압 레벨에 의해 스위칭이 제어되는 제 2 스위칭 소자; 및
    상 변환 저항을 포함하는 번인 제어 회로로서,
    상기 제 2 스위칭 소자와 상 변환 저항은 병렬로 연결되는 것을 특징으로 하는 번인 제어 회로.
  12. 청구항 11에 있어서,
    상기 번인 제어 수단은 번인 테스트 구간 동안 상기 리드/라이트 비트라인 및 소스라인을 통해 고전압 레벨의 신호를 인가하는 것을 특징으로 하는 번인 제어 회로.
  13. 청구항 11에 있어서,
    상기 번인 제어 수단은 번인 테스트 구간 동안 상기 리드/라이트 비트라인 및 소스라인을 통해 그라운드 전압 레벨의 신호를 인가하는 것을 특징으로 하는 번인 제어 회로.
  14. 청구항 12 또는 청구항 13에 있어서,
    상기 번인 제어 수단은 번인 테스트 구간 동안 상기 워드라인에 고전압, 그라운드 전압 또는 고전압과 그라운드 전압을 토글하여 인가하고, 상기 비트라인에 고전압, 그라운드 전압 또는 고전압과 그라운드 전압을 토글하여 인가하여 상기 제 1 및 제 2 스위칭 소자를 역 바이어스시키는 것을 특징으로 하는 번인 제어 회로.
  15. 청구항 11에 있어서,
    상기 제 1 및 제 2 스위칭 소자는 각각 제 1 및 제 2 NMOS 트랜지스터이고, 상기 제 1 NMOS 트랜지스터의 게이트 단자가 상기 워드라인에 연결되고 상기 제 2 NMOS 트랜지스터의 게이트 단자가 상기 비트라인에 연결되는 것을 특징으로 하는 번인 제어 회로.
  16. 청구항 15에 있어서,
    상기 제 1 및 제 2 NMOS 트랜지스터가 역 바이어스되면 상기 유닛 셀에 전류가 흐르지 않는 것을 특징으로 하는 번인 제어 회로.
  17. 청구항 1에 있어서,
    상기 번인 제어 수단은
    상기 워드라인에 역 바이어스 전압을 인가하여 번인 테스트를 수행하는 로오 제어 수단; 및
    상기 비트라인에 역 바이어스 전압을 인가하여 번인 테스트를 수행하는 칼럼 제어 수단을 포함하는 번인 제어 회로.
  18. 청구항 1에 있어서,
    상기 활성화 제어 수단에 번인 명령 신호가 인가되면, 상기 번인 전압 공급 수단으로 번인 전압 제어 신호를 출력하여 상기 번인 전압 공급 수단은 활성화 여부를 제어하는 것을 특징으로 하는 번인 제어 회로.
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