CN112447203B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种实现长寿命化的半导体存储装置。实施方式的半导体存储装置具备：多条第1配线；多条第2配线，与多条第1配线交叉；及多个存储单元，设置在多条第1配线及多条第2配线之间，且具备电阻变化层、及含有硫属元素的非线性元件层。在置位动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给置位脉冲。在复位动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给复位脉冲。在第1动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给第1脉冲。第1脉冲具备比置位脉冲的振幅及复位脉冲的振幅中的较大脉冲的振幅大的振幅，或具备与较大脉冲的振幅相同的振幅及比复位脉冲的脉冲宽度大的脉冲宽度。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-161925号(申请日：2019年9月5日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：多条第1配线；多条第2配线，与多条第1配线交叉；以及多个存储单元，设置在多条第1配线及多条第2配线之间，且具备电阻变化层、及含有硫属元素的非线性元件层。
发明内容
本发明要解决的问题是提供一种实现长寿命化的半导体存储装置。
一实施方式的半导体存储装置具备：多条第1配线；多条第2配线，与多条第1配线交叉；以及多个存储单元，设置在多条第1配线及多条第2配线之间，且具备电阻变化层、及含有硫属元素的非线性元件层。
在置位动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给置位脉冲。在复位动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给复位脉冲。在第1动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给第1脉冲。第1脉冲具备比置位脉冲的振幅及复位脉冲的振幅中的较大脉冲的振幅大的振幅，或者，具备与较大脉冲的振幅相同的振幅及比复位脉冲的脉冲宽度大的脉冲宽度。
一实施方式的半导体存储装置具备：多条第1配线；多条第2配线，与多条第1配线交叉；多个存储单元，设置在多条第1配线及多条第2配线之间，且具备电阻变化层、及含有硫属元素的非线性元件层；以及感测放大器电路，连接于多条第1配线。半导体存储装置执行第1序列，所述第1序列包含：第1动作；n(n为2以上的自然数)次读出动作，在第1动作之后被执行；n次第1动作，在n次读出动作之后被执行；以及n次写入动作，在n次第1动作之后被执行。第1动作中，向多条第1配线中的至少一条、及多条第2配线中的至少两条之间供给第1脉冲，且由感测放大器电路执行侦测。读出动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给读出脉冲，且由感测放大器电路执行侦测。n次第1动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给复位脉冲。n次写入动作中，向多条第1配线中的一条、及多条第2配线中的一条之间供给写入脉冲。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性功能框图。
图2是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
图3是表示第1实施方式的半导体存储装置的构成的示意性立体图。
图4是表示第1实施方式的半导体存储装置的构成的示意性立体图。
图5是表示第1实施方式的半导体存储装置的一部分构成的示意性俯视图。
图6是图5的A所示的部分的示意性放大图。
图7是将图6所示的结构沿着A-A'线切断并沿箭头方向观察的示意性剖视图。
图8是将图7所示的结构沿着B-B'线切断并沿箭头方向观察的示意性剖视图。
图9(a)、(b)是与图7及图8的一部分对应的示意性剖视图。
图10是表示第1实施方式的半导体存储装置的存储单元MC的电流-电压特性的示意性曲线图。
图11是表示读出动作、写入动作等中的选择位线BL及选择字线WL的电压的示意性曲线图。
图12是表示在读出动作时对位线BL及字线WL供给的电压的示意图。
图13是表示在置位动作时对位线BL及字线WL供给的电压的示意图。
图14是表示在复位动作时对位线BL及字线WL供给的电压的示意图。
图15是用来对第1实施方式的恢复序列进行说明的流程图。
图16是表示在检查脉冲施加动作时对位线BL及字线WL供给的电压的示意图。
图17是表示在恢复脉冲施加动作时对位线BL及字线WL供给的电压的示意图。
图18是表示在第2实施方式的恢复脉冲供给动作时对位线BL及字线WL供给的电压的示意图。
图19是表示第3实施方式的读出动作、写入动作等中的选择位线BL及选择字线WL的电压的示意性曲线图。
图20是表示变化例的电压施加方法的示意性曲线图。
图21是表示变化例的电压施加方法的示意性曲线图。
图22是表示变化例的电压施加方法的示意性曲线图。
具体实施方式
接下来，参考附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只是一例，并非意图限定本发明而示出。
另外，本说明书中，将相对于衬底的表面平行的指定方向称为X方向，将相对于衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的表面垂直的方向称为Z方向。
另外，本说明书中，有时将沿着指定面的方向称为第1方向，将沿着该指定面与第1方向交叉的方向称为第2方向，将与该指定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一方向对应，也可不对应。
另外，本说明书中，“上”或“下”等表达是以衬底为基准。例如，在所述第1方向与衬底表面交叉的情况下，将沿着该第1方向从衬底离开的方向称为上，将沿着第1方向朝衬底接近的方向称为下。另外，当针对某一构成提到下表面或下端时，指该构成的衬底侧的面或端部，当提到上表面或上端时，指该构成的与衬底相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，本说明书中提到“半导体存储装置”时，例如，可指存储器芯片或存储器晶粒，也可指除了存储器芯片或存储器晶粒以外还包含控制器芯片或控制器晶粒的构成，还可指搭载着这些构成的装置等。
以下，参考附图对实施方式的半导体存储装置的电路构成进行说明。此外，以下的附图是示意性的图，为了方便说明，有时会省略一部分构成。
[第1实施方式]
[电路构成]
首先，参考图1～图3对第1实施方式的半导体存储装置的电路构成进行说明。图1是表示第1实施方式的半导体存储装置的一部分构成的示意性框图。图2是表示第1实施方式的半导体装置的一部分构成的示意性电路图。图3是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。
如图1所示，本实施方式的半导体存储装置具备多个存储单元阵列MCA、控制这多个存储单元阵列MCA的周边电路PC、以及经由周边电路PC控制存储单元阵列MCA的控制器20。
例如，如图3所示，存储单元阵列MCA具备在Z方向上排列的多个存储器垫MM。存储器垫MM具备：多条位线BL，在X方向上排列且在Y方向上延伸；多条字线WL，在Y方向上排列且在X方向上延伸；以及多个存储单元MC，与位线BL及字线WL对应地在X方向及Y方向上排列。图3所示的示例中，在Z方向上排列的2个存储器垫MM共有字线WL。
图2的示例中，存储单元MC的阴极EC连接于位线BL，存储单元MC的阳极EA连接于字线WL。存储单元MC具备电阻变化元件VR及非线性元件NO。
例如，如图1所示，周边电路PC具备与多个存储单元阵列MCA对应地设置的多个行解码器12(电压传输电路)及多个列解码器13(电压传输电路)。另外，周边电路PC具备：上位块解码器14，对行解码器12及列解码器13供给行地址及列地址；电源电路(电压输出电路)15，输出对位线BL及字线WL供给的电压；列控制电路16，连接于列解码器13；输入输出控制电路17，连接于列控制电路16；以及控制电路18，控制上位块解码器14、电源电路15、列控制电路16及输入输出控制电路17。
行解码器12例如具备连接于多条字线WL及多条电压供给线Vp、VUX之间的多个传输晶体管。行解码器12使对应于所供给的行地址的选择字线WL与电压供给线Vp导通，使其它非选择字线WL与电压供给线VUX导通。
列解码器13例如具备连接于多条位线BL及多条电压供给线Vn、VUB之间的多个传输晶体管。列解码器13使对应于所供给的列地址的选择位线BL与配线LDQ导通，使其它非选择位线BL与电压供给线VUB导通。
电源电路15例如与多条电压供给线Vp、VUX、Vn、VUB对应地具备多个调节器等降压电路。电源电路15按照来自控制电路18的控制信号适当降低电源电压，从而调整这多条电压供给线Vp、VUX、Vn、VUB的电压。
列控制电路16例如具备连接于配线LDQ的感测放大器电路及电压传输电路、以及数据缓冲电路。感测放大器电路按照来自控制电路18的控制信号侦测配线LDQ的电压或电流与指定阈值的大小关系，并以数据“0”或“1”的形式输出到数据缓冲电路。电压传输电路按照来自控制电路18的控制信号，使对应于数据缓冲电路内的“0”比特的配线LDQ与电压供给线Vn导通，使对应于“1”比特的配线LDQ与电压供给线VUB导通。此外，“0”比特与“1”比特的关系也可以相反。
输入输出控制电路17将从列控制电路16内的数据缓冲电路接收的数据输出到控制器20。另外，输入输出控制电路17将从控制器20接收的数据输出到列控制电路16内的数据缓冲电路。
控制器20例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)、ECC(Error Correcting Code，错误校正码)电路等，进行逻辑地址与物理地址的转换、比特错误检测/订正、耗损平均等处理。
[构成例]
接下来，参考图4～图9对本实施方式的半导体存储装置的构成例更具体地进行说明。
图4是表示本实施方式的存储器系统的构成例的示意性俯视图。本实施方式的存储器系统具备安装衬底31、搭载在安装衬底31的多个存储器芯片32、以及搭载在安装衬底31的控制器芯片33。多个存储器芯片32分别包含参考图1等所说明的多个存储单元阵列MCA及周边电路PC。多个存储器芯片32分别经由设置在安装衬底31上的印刷配线等而连接于控制器芯片33。控制器芯片33对应于参考图1所说明的控制器20。控制器芯片33经由设置在安装衬底31上的印刷配线、及设置在安装衬底31端部的端子34等而连接于主机等。
图5是表示存储器芯片32的构成例的示意性俯视图。存储器芯片32具备衬底100。在衬底100设置着存储区域MA及周边区域PA。在存储区域MA，设置着在X方向及Y方向上呈矩阵状排列的多个存储单元阵列MCA。在周边区域PA设置着周边电路PC的一部分。
图6是图5的A所示的部分的示意性放大图。图7是将图6所示的结构沿着A-A'线切断并沿箭头方向观察的示意性剖视图。图8是将图6所示的结构沿着B-B'线切断并沿箭头方向观察的示意性剖视图。图9是与图7及图8的一部分对应的示意性剖视图。
如图7所示，本实施方式的半导体存储装置具备配线层200、设置在配线层200上的存储层300、及设置在存储层300上的存储层400。
配线层200具备触点配线201(图7)、及设置在触点配线201之间的绝缘层202(图7)。
触点配线201在Z方向上延伸，作为连接于位线BL的触点发挥功能。触点配线201例如包含氮化钛(TiN)及钨(W)的积层膜等。
绝缘层202例如含有氧化硅(SiO2)等。
例如，如图9所示，存储层300包含导电层301、阻挡导电层302、电极层303、硫属元素层304、电极层305、阻挡导电层306、硫属元素层307、阻挡导电层308、电极层309、阻挡导电层310、及导电层311。
导电层301设置在绝缘层202的上表面。导电层301在Y方向上延伸，作为位线BL的一部分发挥功能。导电层301例如含有钨(W)等。
阻挡导电层302设置在导电层301的上表面。阻挡导电层302在Y方向上延伸，作为位线BL的一部分发挥功能。阻挡导电层302例如含有氮化钨(WN)等。
电极层303设置在阻挡导电层302的上表面。电极层303作为存储单元MC的阴极EC发挥功能。电极层303例如含有氮化碳(CN)等。
硫属元素层304设置在电极层303的上表面。硫属元素层304作为非线性元件NO发挥功能。例如，在对硫属元素层304施加了低于指定阈值的电压的情况下，硫属元素层304为高电阻状态。当施加到硫属元素层304的电压达到指定阈值时，硫属元素层304成为低电阻状态，在硫属元素层304中流动的电流增大多位数。如果施加到硫属元素层304的电压在一定时间内低于指定电压，那么硫属元素层304再次成为高电阻状态。
硫属元素层304例如含有至少1种以上的硫属元素。硫属元素层304例如可包含含有硫属元素的化合物即硫属化物。另外，硫属元素层304也可含有选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所组成的群中的至少1种元素。
此外，这里提到的硫属元素是属于周期表的第16族的元素中除氧(O)以外的元素。硫属元素例如包含硫(S)、硒(Se)、碲(Te)等。
电极层305设置在硫属元素层304的上表面。电极层305作为连接于电阻变化元件VR及非线性元件NO的电极发挥功能。电极层305例如含有碳(C)等。
阻挡导电层306设置在电极层305的上表面。阻挡导电层306例如含有氮化钨(WN)等。
硫属元素层307设置在阻挡导电层306的上表面。硫属元素层307作为电阻变化元件VR发挥功能。硫属元素层307例如具备结晶区域及相变区域。相变区域设置在比结晶区域更靠阴极侧。相变区域通过熔融温度以上的加热与快速冷却而成为非晶状态(复位状态：高电阻状态)。另外，相变区域通过温度低于熔融温度且高于结晶化温度的过热与平缓的冷却而成为结晶状态(置位状态：低电阻状态)。
硫属元素层307例如含有至少1种以上的硫属元素。硫属元素层307例如可包含含有硫属元素的化合物即硫属化物。硫属元素层307例如可为GeSbTe、GeTe、SbTe、SiTe等。另外，硫属元素层307也可含有选自锗(Ge)、锑(Sb)及碲(Te)中的至少1种元素。
阻挡导电层308设置在硫属元素层307的上表面。阻挡导电层308例如含有氮化钨(WN)等。
电极层309设置在阻挡导电层308的上表面。电极层309作为存储单元MC的阳极EA发挥功能。电极层309例如含有碳(C)等。
阻挡导电层310设置在电极层309的上表面。阻挡导电层310在X方向上延伸，作为字线WL的一部分发挥功能。阻挡导电层310例如含有氮化钨(WN)等。
导电层311设置在阻挡导电层310的上表面。导电层311在X方向上延伸，作为字线WL的一部分发挥功能。导电层311例如含有钨(W)等。
此外，例如像图7所示那样，在存储层300中的构成的X方向的侧面设置着阻挡绝缘层321、及设置在这些构成之间的绝缘层322。阻挡绝缘层321含有氮化硅(SiN)等。绝缘层322例如含有氧化硅(SiO2)等。
另外，例如像图8所示那样，在存储层300中的构成的Y方向的侧面设置着阻挡绝缘层324、及设置在这些构成之间的绝缘层325。阻挡绝缘层324含有氮化硅(SiN)等。绝缘层325例如含有氧化硅(SiO2)等。
例如像图9所示那样，存储层400包含导电层401、阻挡导电层402、电极层403、硫属元素层404、电极层405、阻挡导电层406、硫属元素层407、阻挡导电层408、电极层409、阻挡导电层410、及导电层411。
导电层401设置在导电层311的上表面。导电层401在X方向上延伸，作为字线WL的一部分发挥功能。导电层401例如含有钨(W)等。
阻挡导电层402设置在导电层401的上表面。阻挡导电层402在X方向上延伸，作为字线WL的一部分发挥功能。阻挡导电层402例如含有氮化钨(WN)等。
电极层403设置在阻挡导电层402的上表面。电极层403作为存储单元MC的阳极EA发挥功能。电极层403例如含有氮化碳(CN)等。
硫属元素层404设置在电极层403的上表面。硫属元素层404与硫属元素层304同样地作为非线性元件NO发挥功能。硫属元素层404例如包含与硫属元素层304相同的材料。
电极层405设置在硫属元素层404的上表面。电极层405作为连接于电阻变化元件VR及非线性元件NO的电极发挥功能。电极层405例如含有碳(C)等。
阻挡导电层406设置在电极层405的上表面。阻挡导电层406例如含有氮化钨(WN)等。
硫属元素层407设置在阻挡导电层406的上表面。硫属元素层407与硫属元素层307同样地作为电阻变化元件VR发挥功能。硫属元素层407例如包含与硫属元素层307相同的材料。
阻挡导电层408设置在硫属元素层407的上表面。阻挡导电层408例如含有氮化钨(WN)等。
电极层409设置在阻挡导电层408的上表面。电极层409作为存储单元MC的阴极EC发挥功能。电极层409例如含有碳(C)等。
阻挡导电层410设置在电极层409的上表面。阻挡导电层410在Y方向上延伸，作为位线BL的一部分发挥功能。阻挡导电层410例如含有氮化钨(WN)等。
导电层411设置在阻挡导电层410的上表面。导电层411在Y方向上延伸，作为位线BL的一部分发挥功能。导电层411例如含有钨(W)等。
此外，例如像图8所示那样，在存储层400中的构成的Y方向的侧面设置着阻挡绝缘层421、及设置在这些构成之间的绝缘层422。阻挡绝缘层421含有氮化硅(SiN)等。绝缘层422例如含有氧化硅(SiO2)等。
另外，例如像图7所示那样，在存储层400中的构成的X方向的侧面设置着阻挡绝缘层424、及设置在这些构成之间的绝缘层425。阻挡绝缘层424含有氮化硅(SiN)等。绝缘层425例如含有氧化硅(SiO2)等。
图10是表示本实施方式的存储单元MC的电流-电压特性的示意性曲线图。横轴表示以存储单元MC的阴极EC为基准的阳极EA的电压即单元电压Vcell。纵轴以对数轴表示在存储单元MC中流动的单元电流Icell。
在单元电流Icell小于指定电流值I1的范围内，与单元电流Icell的增大相应地，单元电压Vcell单调递增。在单元电流Icell达到电流值I1的时点，低电阻状态的存储单元MC的单元电压Vcell达到电压V1。另外，高电阻状态的存储单元MC的单元电压Vcell达到电压V2。电压V2大于电压V1。
在单元电流Icell大于电流值I1且小于电流值I2的范围内，与单元电流Icell的增大相应地，单元电压Vcell单调递减。该范围内，高电阻状态的存储单元的单元电压Vcell大于低电阻状态的存储单元MC的单元电压Vcell。
在单元电流Icell大于电流值I2且小于电流值I3的范围内，与单元电流Icell的增大相应地，单元电压Vcell暂时减小，之后增大。该范围内，与单元电流Icell的增大相应地，高电阻状态的存储单元MC的单元电压Vcell急剧减小，成为与低电阻状态的存储单元MC的单元电压Vcell相同程度。
在单元电流Icell大于电流值I3的范围内，与单元电流Icell的增大相应地，单元电压Vcell暂时减小，之后增大。
从该状态使单元电流Icell快速减小到小于电流值I1的大小的情况下，硫属元素层307、407成为高电阻状态。另外，使单元电流Icell在一定以上的时间内维持为电流值I2与电流值I3之间的电流后使单元电流Icell减小到小于电流值I1的大小的情况下，硫属元素层307、407成为低电阻状态。
[动作]
接下来，参考图11～图14对本实施方式的半导体存储装置的读出动作及写入动作进行说明。此外，作为写入动作，对置位动作及复位动作进行说明。
图11是表示读出动作、写入动作等中的选择位线BL及选择字线WL的电压的示意性曲线图。纵轴表示选择位线BL及选择字线WL的电压，横轴表示时间。
[读出动作]
图12是表示在读出动作时对位线BL及字线WL供给的电压的示意图。此外，在图12等中，例示出位线BL1～BL5作为在X方向上排列的多条位线BL。另外，例示出字线WL1～WL5作为在Y方向上排列的多条字线WL。另外，例示出存储单元MC11～MC55作为连接于位线BL1～BL5及字线WL1～WL5的多个存储单元MC。在以下说明中，对存储单元MC33为选择存储单元MC的情况进行例示。
读出动作时，例如，从设置在衬底100上的多个存储器垫MM中选择在X方向上排列的多个存储器垫MM(参考图5)，在这多个存储器垫MM中执行下述动作。即，向选择位线BL3传输电压-Vread/2。例如，使选择位线BL3与电压供给线Vn导通，将电压供给线Vn的电压设定为电压-Vread/2。另外，向非选择位线BL1、BL2、BL4、BL5传输电压0V。例如，使非选择位线BL1、BL2、BL4、BL5与电压供给线VUB导通，将电压供给线VUB的电压设定为电压0V。另外，向选择字线WL3传输电压Vread/2。例如，使选择字线WL3与电压供给线Vp导通，将电压供给线Vp的电压设定为电压Vread/2。另外，向非选择字线WL1、WL2、WL4、WL5传输电压0V。例如，使非选择字线WL1、WL2、WL4、WL5与电压供给线VUX导通，将电压供给线VUX的电压设定为电压0V。
如图11所示，对选择存储单元MC供给振幅Vread、脉冲宽度tread的读出脉冲。选择存储单元MC33为置位状态(低电阻状态：结晶状态)时电流在选择存储单元MC33中流动。另一方面，选择存储单元MC33为复位状态(高电阻状态：非晶状态)时电流几乎不在选择存储单元MC33中流动。
另外，在读出动作时，例如，从所选择的多个存储器垫MM中以1比特为单位读出数据。即，由列控制电路16中的感测放大器电路侦测选择位线BL3的电压或电流与指定阈值的大小关系，并以数据“0”或“1”的形式输出到数据缓冲电路。另外，将数据缓冲电路中的数据经由输入输出控制电路17输出到控制器20。控制器20对接收到的数据进行错误检测/订正等，并输出到主机等。
此外，在读出动作时，对连接于选择位线BL3或选择字线WL3的非选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35(以下称为“半选择存储单元”等)供给电压Vread/2。然而，由于电压Vread/2设定为小于图10的电压V1，所以这些半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35中几乎无电流流动。
[置位动作]
图13是表示在置位动作时对位线BL及字线WL供给的电压的示意图。
置位动作时，例如，从设置在衬底100上的多个存储器垫MM中选择在X方向上排列的多个存储器垫MM(参考图5)，在这多个存储器垫MM中执行下述动作。即，向与数据缓冲电路中的“0”比特(或“1”比特)对应的选择位线BL3传输电压-Vset/2，向除此以外的选择位线BL3传输电压0V。另外，向非选择位线BL1、BL2、BL4、BL5传输电压0V。另外，向选择字线WL传输电压Vset/2。另外，向非选择字线WL1、WL2、WL4、WL5传输电压0V。
如图11所示，对选择存储单元MC供给振幅Vset、脉冲宽度tset的置位脉冲(写入脉冲)。振幅Vset大于振幅Vread。另外，脉冲宽度tset大于脉冲宽度tread。由此，电流在存储单元MC中流动，产生焦耳热，硫属元素层307或硫属元素层407被加热。因此，在选择存储单元MC33为复位状态的情况下，选择存储单元MC33中的硫属元素层307或硫属元素层407所包含的非晶部分结晶化，从而选择存储单元MC33成为置位状态。
图11的示例中，传输到选择字线WL3及选择位线BL3的电压在指定时间期间维持为所述电压(-Vset/2、Vset/2)。之后，在指定的下降时间tsetD期间为0V。
此外，在置位动作时，对半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35供给电压Vset/2。然而，由于电压Vset/2设定为小于图10的电压V1，所以在这些半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35中几乎无电流流动。
[复位动作]
图14是表示在复位动作时对位线BL及字线WL供给的电压的示意图。
复位动作时，例如，从设置在衬底100上的多个存储器垫MM中选择在X方向上排列的多个存储器垫MM(参考图5)，在这多个存储器垫MM中执行下述动作。即，向与数据缓冲电路中的“0”比特(或“1”比特)对应的选择位线BL3传输电压-Vreset/2，向除此以外的选择位线BL3传输电压0V。另外，向非选择位线BL1、BL2、BL4、BL5传输电压0V。另外，向选择字线WL3传输电压Vreset/2。另外，向非选择字线WL1、WL2、WL4、WL5传输电压0V。
如图11所示，对选择存储单元MC供给振幅Vreset、脉冲宽度treset的复位脉冲(写入脉冲)。振幅Vreset大于振幅Vset。另外，脉冲宽度treset小于脉冲宽度tset。由此，电流在存储单元MC中流动，产生焦耳热，硫属元素层307或硫属元素层407成为熔融状态。因此，通过在该状态下使选择位线BL及选择字线WL的电压急剧下降，从而焦耳热的供给停止，硫属元素层307或硫属元素层407急剧冷却，硫属元素层307或硫属元素层407的熔融部分以非晶状态固相化，从而选择存储单元MC33成为复位状态。
图11的示例中，传输到选择字线WL3及选择位线BL3的电压在指定时间期间维持为所述电压(-Vreset/2、Vreset/2)。之后，在指定的下降时间tresetD期间为0V。图11的示例中，复位脉冲的下降时间tresetD小于置位脉冲的下降时间tsetD。另外，复位动作中使电压下降的速度|Vreset/tresetD|大于置位动作中使电压下降的速度|Vset/tsetD|。
此外，在复位动作时，对半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35供给电压Vreset/2。然而，由于电压Vreset/2设定为小于图10的电压V1，所以在这些半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35中几乎无电流流动。
[非线性元件NO的特性变化]
如上所述，本实施方式的半导体存储装置中，采用硫属元素层304及404作为非线性元件NO。此处，硫属元素层304及404虽具有适合作为非线性元件NO的特性，但如果高电阻状态-低电阻状态间的状态转变重复指定次数以上，那么存在特性发生变化的情况。例如，存在单元电压Vcell为图10的电压V1以下时的单元电流Icell(以下称为“漏电流”)增大的情况。如果漏电流增大，那么存在导致比特错误率增大、耗电增大而缩短半导体存储装置的寿命的情况。
此处，这种硫属元素层304及404的特性变化有可能是因硫属元素层304及404中的组成分布的变动所致。例如，在硫属元素层304及404含有锗(Ge)及硒(Se)的情况下，有可能因所述读出动作及写入动作时产生的电场的影响而导致硒离子等阳离子向阴极侧迁移，锗离子等阴离子向阳极侧迁移。
[恢复序列]
本实施方式中，侦测如上所述的硫属元素层304或404的特性变化，使电流在被侦测出特性变化的硫属元素层304或404中流动，从而使硫属元素层304或404熔融。此时，在硫属元素层304或404中的阳离子及阴离子比电场受到更大的扩散影响这样的条件下使电流流动。由此，能够缓和硫属元素层304或404中的阳离子及阴离子的偏倚，使硫属元素层304及404的特性恢复，从而实现半导体存储装置的长寿命化。以下，将这种动作称为“恢复序列”。
接下来，参考图15～图17对本实施方式的半导体存储装置的恢复序列更详细地进行说明。图15是用来对本实施方式的恢复序列进行说明的流程图。图16是表示在检查脉冲施加动作时对位线BL及字线WL供给的电压的示意图。图17是表示在恢复脉冲施加动作时对位线BL及字线WL供给的电压的示意图。
在步骤S101～步骤S103中，执行检查脉冲施加动作。
例如，在步骤S101及步骤S102中，从设置在衬底100上的多个存储器垫MM中选择多个存储器垫MM(参考图5)，在这多个存储器垫MM中执行下述动作。即，例如像图16所示那样，向选择位线BL3传输电压-Vcheck。另外，向非选择位线BL1、BL2、BL4、BL5传输电压0V。另外，向2条以上的字线WL传输电压0V。在图16的示例中，向存储器垫MM中的所有字线WL1-WL5传输电压0V。
对选择存储单元MC供给振幅Vcheck、脉冲宽度tread的检查脉冲。电压Vcheck也可具有例如电压Vread/2左右的大小。在图10的示例中，电压Vcheck设定为小于电压V1。由此，经由连接于选择位线BL3的多个存储单元MC13-MC53(存储单元群)的漏电流在选择位线BL3中流动。
在步骤S103中，将经由存储单元群的漏电流与基准值进行比较。控制电路18可在例如检测出即使1个漏电流较大的存储单元群的情况下执行恢复脉冲施加动作。另外，控制电路18也可在例如漏电流较大的存储单元群为指定数量以上的情况下执行恢复脉冲施加动作。在执行恢复脉冲施加动作的情况下进入步骤S105。在不执行恢复脉冲施加动作的情况下进入步骤S104。
在步骤S104中，判定是否已对作为检查对象的所有位线BL进行了检查脉冲施加动作(步骤S101～S103的处理)。在未进行的情况下，例如，选择其它位线BL作为选择位线BL(例如，使位线BL的地址增加1)，进入步骤S101。在已进行的情况下结束恢复序列。
在步骤S105中，依次读出在检查脉冲施加动作时成为检查对象的多个存储单元中所存储的数据，并将该数据写入到存储单元阵列MCA的ROM区域等其它区域中。例如像参考图16所说明的那样，在步骤S101中对存储器垫MM内的所有字线WL1～WL5供给电压0V的情况下，与步骤S102中的连接于选择位线BL3的所有存储单元MC13～MC53对应地依次执行5次读出动作，将与这5次读出动作对应的数据写入到ROM区域等。
在步骤S106中，执行多次恢复脉冲供给动作。
在恢复脉冲供给动作时，例如，从设置在衬底100上的多个存储器垫MM中选择在检查脉冲施加动作时成为检查对象的多个存储器垫MM(参考图5)，在这多个存储器垫MM中执行下述动作。即，例如像图18所示那样，向与数据缓冲电路中的“0”比特(或“1”比特)对应的选择位线BL3传输电压-Vrecovery/2，向除此以外的选择位线BL3传输电压0V。此外，与数据缓冲电路中的“0”比特(或“1”比特)对应的选择位线BL3对应于在步骤S103中被检测出漏电流的比特。另外，向非选择位线BL1、BL2、BL4、BL5传输电压0V。另外，向选择字线WL3传输电压Vrecovery/2。另外，向非选择字线WL1、WL2、WL4、WL5传输电压0V。
如图11所示，对选择存储单元MC供给振幅Vrecovery、脉冲宽度trecovery的恢复脉冲。
恢复脉冲的振幅Vrecovery能够适当调整。例如，在恢复脉冲供给动作中，通过供给恢复脉冲而在存储单元MC中流通电流，利用因该电流而产生的焦耳热使硫属元素层304及404熔融。为此，例如，也能将恢复脉冲的振幅Vrecovery设定为大于置位脉冲的振幅Vset及复位脉冲的振幅Vreset中的较大脉冲的振幅。另外，也考虑将恢复脉冲的振幅Vrecovery设定为与置位脉冲的振幅Vset及复位脉冲的振幅Vreset中的较大脉冲的振幅相同的程度，进而，将恢复脉冲的脉冲宽度trecovery设定为大于复位脉冲的脉冲宽度treset。此外，在图示的示例中，振幅Vrecovery与振幅Vreset相等。
另外，恢复脉冲的脉冲宽度trecovery能够适当调整。例如，在恢复脉冲供给动作中，理想的是使熔融的硫属元素层304或404中的阳离子及阴离子充分扩散。为此，例如，考虑将恢复脉冲的脉冲宽度trecovery设定为大于复位脉冲的脉冲宽度treset。但是，认为在恢复脉冲的振幅Vrecovery足够大的情况下，硫属元素层304或404的温度变得足够高，因此，即使恢复脉冲的脉冲宽度trecovery短于复位脉冲的脉冲宽度treset，硫属元素层304或404中的离子也会充分地扩散。此外，在图示的示例中，恢复脉冲的脉冲宽度trecovery大于复位脉冲的脉冲宽度treset及置位脉冲的脉冲宽度tset。
另外，恢复脉冲的下降时间也能够适当调整。例如，在图11中的恢复脉冲的脉冲宽度为trecovery的示例中，恢复脉冲的下降时间trecoveryD设定得相对较短，使电压下降的速度|Vrecovery/trecoveryD|是与复位脉冲相同的程度。另一方面，在图11中的恢复脉冲的脉冲宽度为trecovery'(＞trecovery)的示例中，恢复脉冲的下降时间trecoveryD'设定得相对较长，使电压下降的速度|Vrecovery'/trecoveryD'|小于复位脉冲中的速度|Vreset/tresetD|及置位脉冲中的速度|Vset/tsetD|。这样一来，通过减小使电压下降的速度，可使硫属元素层304或404中的阳离子及阴离子逐渐固相化，从而抑制意外的原子排列的紊乱，且抑制随之漏部位的形成。
这种恢复脉冲供给动作是针对在检查脉冲施加动作时成为检查对象的多个存储单元MC依次执行的。例如参考图16所说明的那样，在步骤S101中对存储器垫MM内的所有字线WL1～WL5供给电压0V的情况下，与步骤S102中的连接于选择位线BL3的所有存储单元MC13-MC53对应地依次执行5次恢复脉冲供给动作。
在步骤S107～S109中，再次对在步骤S101～S103的检查脉冲施加动作时成为检查对象的多个存储单元MC执行检查脉冲施加动作，并判定硫属元素层304或404的特性是否已恢复。控制电路18可在例如检测出即使1个漏电流较大的比特的情况下判定为硫属元素层304或404的特性未恢复。另外，控制电路18也可在例如漏电流较大的比特为指定数量以上的情况下判定为硫属元素层304或404的特性未恢复。在判定为已恢复的情况下进入步骤S110。在判定为未恢复的情况下进入步骤S111。
在步骤S110中，依次读出在步骤S105中被写入到ROM区域等其它区域的数据，并将该数据依次写入到原来的存储单元MC中。例如像参考图16所说明的那样，在步骤S101中对存储器垫MM内的所有字线WL1～WL5供给电压0V的情况下，与步骤S102中的连接于选择位线BL3的所有存储单元MC13～MC53对应地依次执行5次写入动作。
在步骤S111中，认定在步骤S101～S103的检查脉冲施加动作时成为检查对象的位线BL为不良列。这种不良列的地址信息例如也可发送给控制器20。
[第2实施方式]
接下来，对第2实施方式的半导体存储装置进行说明。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
图18是表示在第2实施方式的恢复脉冲供给动作时对位线BL及字线WL供给的电压的示意图。
如参考图17所说明的那样，在第1实施方式的恢复脉冲供给动作中，恢复脉冲的极性与读出脉冲(图12)、置位脉冲(图13)及复位脉冲(图14)的极性为相同方向。另一方面，第2实施方式中，如图18所示，恢复脉冲的极性成为与读出脉冲(图12)、置位脉冲(图13)及复位脉冲(图14)的极性相反的方向。
根据这种方法，在恢复脉冲供给动作中，可不仅利用扩散而且还利用电场来缓和硫属元素层304或404中的阳离子及阴离子的偏倚。
[第3实施方式]
接下来，对第3实施方式的半导体存储装置进行说明。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
图19是表示第3实施方式的读出动作、写入动作等中的选择位线BL及选择字线WL的电压的示意性曲线图。纵轴表示选择位线BL及选择字线WL的电压，横轴表示时间。
图11所例示的恢复脉冲的振幅Vrecovery与振幅Vreset相等，脉冲宽度trecovery大于脉冲宽度tset。另一方面，图19所例示的恢复脉冲的振幅Vrecovery大于振幅Vset及振幅Vreset，脉冲宽度trecovery与脉冲宽度treset相等。
此外，本实施方式的恢复脉冲的极性可与第1实施方式同样地与读出脉冲(图12)、置位脉冲(图13)及复位脉冲(图14)的极性为相同方向。另外，也可与第2实施方式同样地为相反方向。
[其它实施方式]
以上，对第1～第3实施方式的半导体存储装置进行了说明。然而，以上的说明只不过是例示，具体构成等能够适当变更。
例如，在第1实施方式中，如参考图12～图14及图17所说明的那样，在读出动作、写入动作及恢复脉冲供给动作中，对与选择字线WL对应的电压供给线Vp供给正极性的电压，对与选择位线BL对应的电压供给线Vn供给负极性的电压，对与非选择字线WL对应的电压供给线VUX及与非选择位线BL对应的电压供给线VUB供给0V。
然而，也可像例如图20所示那样采用不使用负极性电压的方法。该情况下，在读出动作、写入动作及恢复脉冲供给动作中，也可像例如图20所示那样，对与选择字线WL对应的电压供给线Vp供给正极性的电压，对与选择位线BL对应的电压供给线Vn供给0V，对与非选择字线WL对应的电压供给线VUX及与非选择位线BL对应的电压供给线VUB供给电压供给线Vp的电压的一半左右的电压。
另外，在所述示例中，将非选择位线BL的电压与非选择字线WL的电压设定为相同电压。因此，如果将例如对选择存储单元MC供给的电压设为V，那么对半选择存储单元MC供给电压V/2，对其它非选择存储单元MC供给电压0V。
然而，非选择位线BL的电压与非选择字线WL的电压也可设定为不同电压。例如像图21所示那样，如果将选择字线WL3的电压与选择位线BL3的电压的差设为V，那么也可将非选择字线WL1、WL2、WL4、WL5的电压设为比选择位线BL3的电压大V/3的电压，将非选择位线BL1、BL2、BL4、BL5的电压设为比选择字线WL3的电压小V/3的电压。这种方法中，对半选择存储单元MC及其它非选择存储单元MC供给电压V/3。因此，与所述示例相比，能够降低对半选择存储单元MC供给的电压。
此外，采用这种方法的情况下，能够对位线BL及字线WL施加正极性的电压及负极性的电压。因此，例如像图22所示那样，也能像所述第2实施方式那样将恢复脉冲的极性设为与读出脉冲、置位脉冲及复位脉冲的极性相反的方向。
另外，执行所述恢复序列的条件及时序等也能适当调整。例如，所述恢复序列可在由控制器芯片33(图4)等检测出指定以上的错误比特率时执行。另外，所述恢复序列也可根据指定以上的时间的经过(例如数天、数月等)而执行。另外，作为对存储器芯片32执行所述恢复序列的时序，例如，考虑存储器芯片32中未执行读出动作、写入动作等的时序(闲置时)等。
[其它]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
100 衬底
200 配线层
201 触点配线
202 绝缘层
300、400 存储层
301、401 导电层
302、402 阻挡导电层
303、403 电极层
304、404 硫属元素层
305、405 电极层
306、406 阻挡导电层
307、407 硫属元素层
308、408 阻挡导电层
309、409 电极层
310、410 阻挡导电层
311、411 导电层

Claims (5)

1.一种半导体存储装置，具备：
多条第1配线；
多条第2配线，与所述多条第1配线交叉；以及
多个存储单元，设置在所述多条第1配线及所述多条第2配线之间，且具备电阻变化层、及含有硫属元素的非线性元件层；
在置位动作中，向所述多条第1配线中的一条、及所述多条第2配线中的一条之间供给置位脉冲，
在复位动作中，向所述多条第1配线中的一条、及所述多条第2配线中的一条之间供给复位脉冲，
在第1动作中，向所述多条第1配线中的一条、及所述多条第2配线中的一条之间供给第1脉冲，
所述第1脉冲
具备比所述置位脉冲的振幅及所述复位脉冲的振幅中的较大脉冲的振幅大的振幅，或者，
具备与所述较大脉冲的振幅相同的振幅及比所述复位脉冲的脉冲宽度大的脉冲宽度。
2.根据权利要求1所述的半导体存储装置，其中
在读出动作中，向所述多条第1配线中的一条、及所述多条第2配线中的一条之间供给读出脉冲，
在先于所述第1动作执行的第2动作中，向所述多条第1配线中的至少一条、及所述多条第2配线中的至少两条之间供给第2脉冲。
3.根据权利要求2所述的半导体存储装置，其
具备连接于所述多条第1配线的感测放大器电路，
在所述读出动作及所述第2动作中，由所述感测放大器电路执行侦测。
4.根据权利要求2或3所述的半导体存储装置，其
执行第1序列，所述第1序列包含：
所述第2动作；
n次所述读出动作，在所述第2动作之后被执行，且n为2以上的自然数；
所述第1动作，在所述n次读出动作之后被执行；以及
n次写入动作，在所述第1动作之后被执行。
5.一种半导体存储装置，具备：
多条第1配线；
多条第2配线，与所述多条第1配线交叉；
多个存储单元，设置在所述多条第1配线及所述多条第2配线之间，且具备电阻变化层、及含有硫属元素的非线性元件层；以及
感测放大器电路，连接于所述多条第1配线；且
该半导体存储装置执行第1序列，所述第1序列包含：
第1动作，向所述多条第1配线中的至少一条、及所述多条第2配线中的至少两条之间供给第1脉冲，且由所述感测放大器电路执行侦测；
n次读出动作，在所述第1动作之后被执行，向所述多条第1配线中的一条、及所述多条第2配线中的一条之间供给读出脉冲，由所述感测放大器电路执行侦测，且n为2以上的自然数；
n次第1动作，在所述n次读出动作之后被执行，向所述多条第1配线中的一条、及所述多条第2配线中的一条之间供给复位脉冲；以及
n次写入动作，在所述n次第1动作之后被执行，向所述多条第1配线中的一条、及所述多条第2配线中的一条之间供给写入脉冲。
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