JP5524115B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

実施形態は、不揮発性半導体記憶装置に関する。
可変抵抗素子を使用した抵抗変化型メモリが提案されている。抵抗変化型メモリは、ビット線とワード線の交差部に可変抵抗素子とセレクタを直列に接続したメモリセルを配置した、いわゆるクロスポイント型メモリで構成することができる。故に、積層が容易で３次元構造化することにより、大容量化が図れるという利点がある。
可変抵抗素子は、電圧の値と、電圧を印加する時間とを制御することにより、抵抗値の設定を可能とする。セレクタは隣接セルとのディスターブを回避するための整流素子でダイオードやバリスタ等が用いられる。
データ書き換え時にメモリセルに印加される電圧は、可変抵抗素子とセレクタに分配され、その値は可変抵抗素子とセレクタとの抵抗値の比又は容量値の比によって決定される。データ書き込み時において、可変抵抗素子のセット動作が完了した瞬間に可変抵抗素子に分配されていた電圧は減少し、セレクタに分配される電圧が増加することで、メモリセルに印加した電圧のほとんどがセレクタに集中する。データの消去時においては、可変抵抗素子のリセット動作が完了するまでの所定時間、メモリセルに印加した電圧のほとんどがセレクタに集中する。つまり、データ書き換え時にメモリセルに印加される電圧のほとんどがセレクタに集中する。そのため、セレクタには高電圧耐性が求められる。電圧に耐えきれず、セレクタを貫通する電流(リーク電流）が著しく増加すると、セレクタの信頼性の確保が困難になり、ひいては絶縁破壊が生じる恐れがある。
特開２００６−３４４３４９号公報
応用物理 ７５巻９号１１０９ページ
実施形態は、メモリセル内のセレクタの高電圧耐性を向上する技術を提案する。
実施形態によれば、不揮発性半導体記憶装置は、互いに交差する第１及び第２の導電線と、前記第１及び第２の導電線間に直列接続される可変抵抗素子及びキャパシタから構成されるメモリセルと、前記メモリセルに第１又は第２の電圧パルスを印加する制御回路とを備え、前記キャパシタは、前記第１又は第２の電圧パルスの立ち上がりにより充電され、前記第１又は第２の電圧パルスの立ち下がりにより放電され、前記制御回路は、前記第１及び第２の電圧パルスの立ち下り形状を異ならせることにより、前記第１の電圧パルスにより前記可変抵抗素子を第１の抵抗値から第２の抵抗値に変化させ、前記第２の電圧パルスにより前記可変抵抗素子を前記第２の抵抗値から前記第１の抵抗値に変化させる。
不揮発性半導体記憶装置を示す図。 メモリセルアレイを示す図。 図２のＩＩＩ−ＩＩＩ線に沿う断面図。 可変抵抗素子の例を示す図。 セレクタの例を示す図。 メモリセルアレイの等価回路を示す図。 モノポーラ型可変抵抗素子の動作を説明する図。 バイポーラ型可変抵抗素子の動作を説明する図。 ＭＩＭダイオードの電流−電圧特性を示す図。 選択メモリセルに印加される電圧を示す図。 セット／リセット動作の第１の例を示す図。 セット／リセット時の電圧関係を示す図。 セット／リセット時の電圧関係を示す図。 セット動作を説明する波形図。 セット動作を説明する波形図。 リセット動作を説明する波形図。 セット／リセット動作の第２の例を示す図。 リセット時の電圧関係を示す図。 セット／リセット動作の第３の例を示す図。 リセット時の電圧関係を示す図。 セット／リセットパルスの変形例を示す図。
以下、図面を参照しながら実施形態を説明する。
［基本構成］
実施形態では、メモリセルを構成する可変抵抗素子及びキャパシタは、互いに交差する第１及び第２の導電線間に直列接続される。キャパシタは、第１又は第２の電圧パルスの立ち上がりにより充電され、第１又は第２の電圧パルスの立ち下がりにより放電される。そして、制御回路は、第１及び第２の電圧パルスの立ち下り形状を異ならせることにより、第１の電圧パルスにより可変抵抗素子を第１の抵抗値から第２の抵抗値に変化させ、第２の電圧パルスにより可変抵抗素子を第２の抵抗値から第１の抵抗値に変化させる。
ここで、例えば、第１の抵抗値が最も高い抵抗値であり、第２の抵抗値が第１の抵抗値よりも低いとき、第１の抵抗値から第２の抵抗値に変化させる動作を書き込み動作（セット動作）と称し、逆に、第２の抵抗値から第１の抵抗値に変化させる動作を消去動作（リセット動作）と称する。
この時、第１の電圧パルスは、セットパルスとなり、第２の電圧パルスは、リセットパルスとなる。
尚、第１の抵抗値をリセット状態（高抵抗状態）とし、第２の抵抗値をセット状態（低抵抗状態）としたとき、セット状態については複数通りを用意し、多値化を図ることも可能である。例えば、さらに、第３、第４…の電圧パルスを用意し、第３の電圧パルスにより可変抵抗素子を第３の抵抗値に変化させ、第４の電圧パルスにより可変抵抗素子を第４の抵抗値に変化させる、といったことも可能である。
但し、リセット動作については、可変抵抗素子の抵抗状態（第２、第３、第４…の抵抗値）によらず、第２の電圧パルスにより、全ての抵抗状態の可変抵抗素子をまとめて第１の抵抗値に変化させる。
また、第２の電圧パルスの立ち下がり時間は、第１の電圧パルスの立ち下り時間よりも短い。例えば、第１の電圧パルスの立ち下り形状を、階段状及びスロープ状のうちの１つとすることにより、そのようにすることができる。
また、第２の電圧パルスを重ねた複数パルスにすることで、パルスの立下り時間を積算することでリセットさせてもよい。
制御回路は、第１電圧パルスの立ち下り形状を第１及び第２の段を含む階段状とするとき、第１の段から第２の段に変化させるときに発生するキャパシタからの放電電流を利用することにより、可変抵抗素子が第２の抵抗値を有するか否かのベリファイを実行することもできる。
また、制御回路は、第１電圧パルスの立ち下り形状を第１及び第２の段を含む階段状とするとき、第１の段から第２の段に変化させるときに発生するキャパシタからの放電電流を利用することにより、可変抵抗素子を第１の抵抗値に変化させることもできる。
第１電圧パルスの立ち下り形状が、さらに、第３及び第４の段を含むとき、制御回路は、第３の段から第４の段に変化させるときに発生するキャパシタからの放電電流を利用することにより、可変抵抗素子が第１の抵抗値を有するか否かのベリファイを実行することもできる。
ところで、可変抵抗素子は、例えば、第１及び第２の電極と、これらの間の可変抵抗材料とを含む。そして、可変抵抗素子の抵抗値は、第１及び第２の電極間に形成され、第１電極と同じ元素を有するフィラメントの長さや太さ等の形状により決定される。
具体的には、可変抵抗材料は、非晶質シリコン、多結晶シリコン又は硫化金属である。
第１の電極はＡｇ、Ｎｉ、Ｃｏ、Ｐｂ、Ａｌ、Ｇｅ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｕ、Ｚｎのうちの1つを含む。
キャパシタは、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｌａ及びＰｒの少なくとも１つを含む酸化物、又は、the酸化物に、Ｓｉ、Ａｌ及びＮのうちの少なくとも１つを混合した材料を高誘電体膜として使用することが望ましい。
また、キャパシタの容量は、可変抵抗素子が高抵抗状態のときの可変抵抗素子の容量よりも大きいのが望ましい。そのため、キャパシタは、可変抵抗素子よりも薄いことが望ましい。
尚、可変抵抗素子は、第１の電圧パルスの立ち上がりによるキャパシタの充電の過渡電流により第２の抵抗値に変化しても良い。また、可変抵抗素子は、第２の電圧パルスの立ち上がりによるキャパシタの充電の過渡電流により第１の抵抗値に変化しても良い。
可変抵抗素子は、バイポーラ型であっても良いし、モノポーラ型であっても良い。
［不揮発性半導体記憶装置の構成］
図１は、不揮発性半導体記憶装置のブロック図である。不揮発性半導体記憶装置としては、例えばフラッシュメモリが挙げられる。
メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬとの間に配置されるメモリセルＭＣを備える。メモリセルＭＣは、可変抵抗素子と、セレクタの役割をするキャパシタとを備える。可変抵抗素子とキャパシタは、直列接続される。
カラム制御回路２は、ビット線ＢＬが延びる方向のメモリセルアレイ１の端部に配置される。カラム制御回路２は、メモリセルＭＣに対するデータの読み出し、書き込み及び消去において、ビット線ＢＬの電圧を制御する。
ロウ制御回路３は、ワード線ＷＬが延びる方向のメモリセルアレイ１の端部に配置される。ロウ制御回路３は、メモリセルＭＣに対するデータの読み出し、書き込み及び消去において、ワード線ＷＬの電圧を制御する。
データ入出力バッファ４は、外部ホストとの間でデータのやりとりを行う。このデータには、読み出し、書き込み及び消去のコマンドデータ、アドレスデータや、読み出し／書き込みデータなどが含まれる。データ入出力バッファ４は、書き込みデータをカラム制御回路２に転送し、カラム制御回路２からの読み出しデータを外部に出力する。
アドレスデータは、データ入出力バッファ４を経由して、アドレスレジスタ５に一時記憶される。また、アドレスデータは、カラム制御回路２及びロウ制御回路３に転送される。コマンドデータは、データ入出力バッファ４を経由して、コマンドインタフェース６に転送される。コマンドインタフェース６は、外部ホストからの制御信号を受け、データ入出力バッファ４に入力されたデータの種類を判断し、それがコマンドデータであれば、コマンドデータをステートマシン７に転送する。
ステートマシン７は、不揮発性半導体記憶装置全体の動作、例えば、読み出し、書き込み、消去、データの入出力等の管理を行う。また、外部ホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は、書き込み及び消去の制御にも利用される。
また、ステートマシン７によって制御回路の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。
例えば、アドレスデータがアドレスレジスタ５からステートマシン７に供給されるため、ステートマシン７は、読み出し／書き込みの対象となるメモリセルアレイ１内の選択メモリセルを判別可能である。パルスジェネレータ８は、この選択メモリセルに対する電圧パルスを生成する。また、生成された電圧パルスは、カラム制御回路２及びロウ制御回路３により、所定のワード線ＷＬ及びビット線ＢＬに転送可能である。
尚、メモリセルアレイ１は、いわゆるクロスポイント型を有し、例えば、三次元構造にすることも可能である。この場合、メモリセルアレイ１以外の周辺回路は、メモリセルアレイ１の直下のシリコン基板に形成することができる。これにより、不揮発性半導体記憶装置のチップ面積を、メモリセルアレイ１の面積にほぼ等しくすることも可能である。
図２は、メモリセルアレイ１の一部の斜視図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
ビット線ＢＬ０〜ＢＬ２は、カラム方向に延び、ワード線ＷＬ０〜ＷＬ２は、ロウ方向に延びる。メモリセルＭＣは、ビット線ＢＬ０〜ＢＬ２とワード線ＷＬ０〜ＷＬ２の交差部に配置される。ビット線ＢＬ及びワード線ＷＬは、熱に強く、かつ、抵抗値の低い材料が望ましく、例えば、Ｗ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、ＣｏＳｉ等の金属や、カーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。
メモリセルＭＣは、直列接続される可変抵抗素子ＶＲ及びキャパシタＣＰから構成される。可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極ＥＬ２，ＥＬ１が配置される。同様に、キャパシタＣＰの上下にも、バリアメタル及び接着層として機能する電極ＥＬ３，ＥＬ２が配置される。
尚、キャパシタＣＰと可変抵抗素子ＶＲの位置関係は、逆でも良い。また、電極ＥＬ２は、キャパシタＣＰに接触する電極と可変抵抗素子ＶＲに接触する電極との積層から構成されていても良い。
電極ＥＬ１，ＥＬ２，ＥＬ３は、例えば、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｚｎ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等が用いられる。
また、電極ＥＬ１，ＥＬ２，ＥＬ３は、配向性を一様にするためのメタル膜を含んでいても良いし、バッファ層、バリアメタル層、接着層等を含んでいても良い。さらに、電極ＥＬ１、ＥＬ３を介在させず、ＣＰの上側にＷＬ１が直接接し、ＶＲの下側にＢＬ０が直接接していてもよい。なお、ＣＰの上側にＷＬ１が直接接する場合、ＷＬ１はＡｇ、Ｎｉ、Ｃｏ、Ｐｂ、Ａｌ、Ｇｅ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｕ、Ｚｎ等が用いられる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。例えば、可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するものを用いることができる。
図４は、可変抵抗素子ＶＲの例を示している。
この可変抵抗素子ＶＲは、電極ＥＬ２，ＥＬ１間に配置される。例えば、電極ＥＬ１（又はＥＬ２）にｐ型のＳｉを用い、可変抵抗素子ＶＲの本体に非晶質又は多結晶のＳｉを用い、電極ＥＬ２（又はＥＬ１）にＡｇを用いる。
この場合、可変抵抗素子ＶＲの初期状態は高抵抗状態であるが、電極ＥＬ２を正電圧にし、電極ＥＬ１を正電圧よりも低い固定電圧（例えば、接地電圧）にすると、電極ＥＬ２を構成する金属がイオン化され、可変抵抗素子ＶＲの本体中を拡散し、電極ＥＬ１側に移動する。電極ＥＬ１側に移動したイオン化された金属は、電極ＥＬ１からの電子を受け取り、金属として析出するため、金属フィラメントＭＦが形成される。
この金属フィラメントＭＦは、電極ＥＬ１から電極ＥＬ２に向かって次第に延びていくため、電極ＥＬ１，ＥＬ２間の抵抗値は、この金属フィラメントＭＦの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントＭＦの先端は、電極ＥＬ２に接触するため、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
また、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させるリセット動作は、可変抵抗素子ＶＲの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントＭＦは、次第に短くなり、電極ＥＬ２から切断される。これにより、可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へ遷移する。
尚、金属フィラメントＥＦの成長の元になる電極ＥＬ２（又はＥＬ１）の材料としては、Ａｇ以外にも、例えばＦe、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ等が挙げられる。可変抵抗素子ＶＲとしては、Ｓｉ、Ｇｅ、Ｃ等の半導体元素や、遷移金属化合物であるＨｆＯｘ、ＨｆＳｉＯｘ、ＭｎＯｘ、ＭｎＡｌｘＯｙ、ＺｎＭｎＯｘ、ＮｉＯｘ、ＴｉＯｘ、ＷＯｘ等を用いることができる。
本実施形態の不揮発性半導体記憶装置の動作について説明する前に、セレクタとしてＭＩＭダイオード（キャパシタ）を用いる従来の不揮発性半導体記憶装置の動作の問題点を説明する。
このメモリセルにおいて、データ書き込み時にメモリセルに印加される書き込み電圧は、キャパシタの容量値と可変抵抗素子の高抵抗状態の容量値に応じて分配される。可変抵抗素子が高抵抗状態から低抵抗状態へと遷移したとき、書き込み電圧のほとんどがキャパシタに集中する。これは、メモリセルがキャパシタと可変抵抗素子との直列接続で構成されることによって起こるものである。
データ消去時に印加される消去電圧においても、可変抵抗素子が低抵抗状態から高抵抗状態へと遷移するまでの間、消去電圧のほとんどがキャパシタに集中する。
つまり、データ書き込み時においては、キャパシタに高電圧が印加され、キャパシタを貫通する電流である真性リーク電流が流れる。ＭＩＭダイオードは、このようなキャパシタの真性リーク電流を用いた整流素子であるが、可変抵抗素子の抵抗変化に必要な電圧が高く、電流が大きいときには、信頼性を保つことが困難になり、ひいては絶縁破壊の恐れがある。
例えば、可変抵抗素子とキャパシタの比誘電率、素子面積及び厚さの全てが同じで、それぞれ、比誘電率が１０、素子面積が１００ｎｍ２、厚さが１０ｎｍである場合を説明する。
セット動作又はリセット動作が電圧に依存する素子では、セット動作に必要な電圧の値が５Ｖであるとき、キャパシタに印加される電圧の値は５Ｖとなる。可変抵抗素子が高抵抗状態から低抵抗状態に遷移したときに、可変抵抗素子に印加されていた電圧のほとんどがキャパシタに集中し、キャパシタには約１０Ｖの電圧が印加される。
セレクタに印加される電界は１０ＭＶ／ｃｍと非常に大きくなり、絶縁性を維持することが困難となる。リセット動作も、セット動作と同様で、低抵抗状態から高抵抗状態に遷移するまでの所定時間、キャパシタに消去電圧のほとんどが集中するため、絶縁性を維持することが困難となる。
また、セット動作又はリセット動作が電流に依存する素子では、セット動作又はリセット動作に必要な電流量が１０μＡであるとき、これを電流密度に換算すると１０７Ａ／ｃｍ２の大電流密度となる。この大電流密度の電流量では、キャパシタの絶縁性を維持することが困難となる。
このように、従来の不揮発性半導体記憶装置では、可変抵抗素子のセット動作又はリセット動作が、電圧又は電流どちらに依存していると仮定したとしても、キャパシタの絶縁性を維持することが困難であることが分かる。
以下では、このような従来の問題を解決するための不揮発性半導体記憶装置の実施形態について説明する。
本実施形態において、セレクタとして用いるキャパシタＣＰの容量は、可変抵抗素子ＶＲの容量より大きいことが望ましい。キャパシタＣＰの容量が可変抵抗素子ＶＲの容量よりも大きいことで、メモリセルＭＣに印加された電圧のうち、可変抵抗素子ＶＲに相対的に高い電圧が分配され、キャパシタＣＰには相対的に低い電圧が分配される。
つまり、メモリセルＭＣに印加する電圧が可変抵抗素子ＶＲに効率良く分配されることから、結果として、メモリセルＭＣに印加する電圧の値を低く抑えることができる。例えば、可変抵抗素子ＶＲが低抵抗状態に遷移した場合においても、メモリセルＭＣの抵抗状態を変化させるのに必要な電圧の値が低く抑えられることから、キャパシタＣＰにその電圧のほとんどが集中したとしても、キャパシタＣＰの絶縁破壊を避けることができる。
キャパシタＣＰの容量を増やす方法としては、素子面積を広げる、薄膜化する、高誘電体膜を適用する、等が考えられる。素子面積を広げることによって、キャパシタＣＰの容量を可変抵抗素子ＶＲの容量よりも大きくする場合、例えば、図５の（ａ）、（ｂ）、（ｃ）及び（ｄ）に示す構造を採用することが可能である。
また、キャパシタＣＰを薄膜化すると、メモリセルＭＣの全体の高さを低くできることから、メモリセルＭＣの全体のアスペクト比が小さくなり、微細加工が容易になる。さらに、キャパシタＣＰに高誘電体膜を適用すると、素子面積を大きくすることなく、その容量を増やすことができる。
ここで、高誘電体膜としては、チタン酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物等の遷移金属酸化物、ランタン酸化物、プラセオジム酸化物等の希土類酸化物、又は、それらにＳｉ、Ａｌ、Ｎ等を混合した材料を用いることができる。例えば、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ、ＺｒＳｉｘＯｙ、ＺｒＳｉｘＯｙＮｚ、ＬａＡｌｘＯｙ、ＬａＡｌｘＯｙＮｚ、ＬａＡｌｘＳｉｙＯｚ、ＰｒＡｌｘＯｙ，ＰｒＡｌｘＯｙＮｚ、ＰｒＡｌｘＳｉｙＯｚ等は、キャパシタＣＰの高誘電体膜として使用可能である。
尚、大きな容量を持つキャパシタＣＰを用いて、メモリセルＭＣの可変抵抗素子ＶＲに効率よく電圧を分配できたとしても、単に電圧を印加するだけでは、高抵抗状態から低抵抗状態に遷移するセット動作を実現することはできても、低抵抗状態から高抵抗状態に遷移するリセット動作を実現することができない。また、セット動作についても、電界依存型の可変抵抗素子であればセットが可能だが、電流依存型の可変抵抗素子についてはセット動作を実現することができない。
そこで、以下では、セット動作及びリセット動作を実現するための不揮発性半導体記憶装置の動作について説明する。
［不揮発性半導体記憶装置の動作］
図６は、実施形態に係わる動作が適用されるメモリセルアレイの等価回路である。
メモリセルＭＣは、直列接続される可変抵抗素子ＶＲとキャパシタＣＰとから構成される。本例では、可変抵抗素子ＶＲがビット線ＢＬ０〜ＢＬ３側に配置され、キャパシタＣＰがワード線ＷＬ０〜ＷＬ３側に配置されるが、その位置関係は、逆でもよい。
書き込み／消去の対象となる選択メモリセルは、ＭＣ−ｓｅｌとする。この時、選択ワード線は、ＷＬ１となり、選択ビット線は、ＢＬ１となる。カラム制御回路２及びロウ制御回路３は、ビット線ＢＬ０〜ＢＬ３及びワード線ＷＬ０〜ＷＬ３の電圧を制御することにより、選択メモリセルＭＣ−ｓｅｌに対してデータの書き込み及消去を実行する。
選択メモリセルＭＣ−ｓｅｌ以外の残りの全てのメモリセルは、書き込み／消去の対象とならない非選択メモリセルＭＣ−ｕｎｓｅｌである。
ところで、メモリセルＭＣを構成する可変抵抗素子ＶＲには、２種類の形態があることが知られている。一つは、電圧の極性に関係なく、電圧の絶対値と印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするものである。これは、ユニポーラ型又はモノポーラ型と呼ばれる。もう一つは、電圧の極性を替えることにより、高抵抗状態と低抵抗状態とを設定するものである。これは、バイポーラ型と呼ばれる。
図７は、ユニポーラ型のセット／リセット動作の電流−電圧相関図を示している。
データ書き込み動作（セット動作）では、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲに十分に大きなセット電圧｜Ｖｓｅｔ｜を印加することにより、可変抵抗素子ＶＲの抵抗値は、高抵抗状態から低抵抗状態に変化する。
ここで、セット動作では、可変抵抗素子ＶＲが低抵抗状態に変化したさいに、可変抵抗素子ＶＲに大きな電流が流れ過ぎて可変抵抗素子ＶＲが完全に短絡することがあるため、可変抵抗素子ＶＲに流れる電流値を制限する電流リミッタ、いわゆるコンプライアンスを必要とする場合がある。本発明のセレクタとなるキャパシタはキャパシタに充電される電荷量に限りがあるため、可変抵抗素子ＶＲが短絡することを防ぐための、電流リミッタの役割をしてもよい。この電流リミッタの役割はバイポーラ素子も同様である。
また、データ消去動作（リセット動作）では、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲにリセットに必要なリセット電流Ｉｒｓｔが流れるために十分な大きさのリセット電圧｜Ｖｒｓｔ｜を印加する。リセット電圧｜Ｖｒｓｔ｜は、セット電圧｜Ｖｓｅｔ｜よりも小さいことが必要である。これにより、可変抵抗素子ＶＲの抵抗値は、低抵抗状態から高抵抗状態に変化する。
図８は、バイポーラ型のセット／リセット動作の電流−電圧相関図を示している。
データ書き込み動作（セット動作）では、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲに、例えば、正極性のセット電圧Ｖｓｅｔを印加することにより、可変抵抗素子ＶＲの抵抗値は、高抵抗状態から低抵抗状態に変化する。
また、データ消去動作（リセット動作）では、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲに、例えば、負極性のリセット電圧−Ｖｒｓｔを印加することにより、可変抵抗素子ＶＲの抵抗値は、低抵抗状態から高抵抗状態に変化する。
これに対し、実施形態では、ユニポーラ型及びバイポーラ型のいずれの可変抵抗素子に対しても、以下の動作によりセット／リセットを行うことが可能である。
まず、セット動作では、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲにセット電圧｜Ｖｓｅｔ｜を、例えば、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰに貫通電流が大きく流れない値に設定する。これにより、セレクタとしてのキャパシタＣＰに流れる貫通電流を低減し、高信頼性の不揮発性半導体記憶装置を実現する。
ここで、キャパシタＣＰからの放電現象が保証される限りにおいて、貫通電流は許容される。例えば、キャパシタＣＰがＭＩＭダイオードから構成されるとき、キャパシタＣＰは、図９に示すような電流−電圧特性を有する。この時、セット電圧｜Ｖｓｅｔ｜は、例えば、同図の｜Ｖａ｜に設定することができる。
尚、従来の不揮発性半導体記憶装置において、ＭＩＭキャパシタをセレクタとして使用するときは、例えば、図９の｜Ｖｃ｜の領域が使用されるため、ＭＩＭキャパシタに大きな貫通電流が流れる。
セット動作においては、キャパシタＣＰに蓄えられた電荷は、セット電圧｜Ｖｓｅｔ｜を降圧するときに放電される。この放電による誤リセットを防止するため、セット電圧｜Ｖｓｅｔ｜の降圧の形状を、緩やか、例えば、階段状又はスロープ状にする。
また、リセット動作では、リセットに必要なリセット電流をキャパシタＣＰからの放電により実現する。まず、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲにリセット電圧｜Ｖｒｓｔ｜を印加する。この時、例えば、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰに貫通電流を流さない。
これにより、セレクタとしてのキャパシタＣＰに流れる貫通電流を低減し、高信頼性の不揮発性半導体記憶装置を実現する。同時に、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰに電荷を充電する。
キャパシタＣＰに蓄えられる電荷は、電荷放電時にリセット電流となるため、その電荷量はできるだけ多いほうが望ましい。例えば、図５に示す構造によりキャパシタＣＰの容量を増やすと共に、リセット電圧｜Ｖｒｓｔ｜もできるだけ大きいのが望ましい。
ここで、実施形態によれば、リセット電圧｜Ｖｒｓｔ｜をセット電圧｜Ｖｓｅｔ｜よりも大きくすることも可能である。例えば、図９に示す電流−電圧特性を例にとると、リセット電圧｜Ｖｒｓｔ｜は、例えば、同図の｜Ｖｂ｜に設定することができる。
リセット動作においては、キャパシタＣＰに蓄えられた電荷は、リセット電圧｜Ｖｒｓｔ｜を降圧するときに放電される。この放電現象により可変抵抗素子ＶＲのリセットを行うため、リセット電圧｜Ｖｒｓｔ｜の降圧の形状を、急峻、例えば、50nsで０Ｖになるようにする。
［動作説明における記号について］
以下、具体的に不揮発性半導体記憶装置の動作を説明するに当たり、まず、その動作の説明で使用する記号についてここで述べておく。
図１０は、選択メモリセルＭＣ−ｓｅｌを示している。
選択メモリセルＭＣ−ｓｅｌは、選択ビット線ＢＬ１と選択ワード線ＷＬ１との間に直列接続される可変抵抗素子ＶＲとキャパシタＣＰとを備える。
選択メモリセルＭＣ−ｓｅｌに印加される全電圧、即ち、選択ビット線ＢＬ１と選択ワード線ＷＬ１との間の電圧を、Ｖ−ａｌｌとする。また、全電圧Ｖ−ａｌｌのうち、可変抵抗素子ＶＲに分配される電圧を、Ｖ−ｖｒとし、キャパシタＣＰに分配される電圧を、Ｖ−ｃｐとする。
また、キャパシタＣＰの充放電電流を、Ｉｃとする。可変抵抗素子ＶＲは、高抵抗状態と低抵抗状態の２値をとるものとし、その抵抗値は、Ｒ−ｖｒとする。
［第１の例］
図１１を参照しながら、セット／リセット動作の第１の例を説明する。第１の例は、例えば、バイポーラ型可変抵抗素子に適用することができる。
データ書き込み（セット）動作では、まず、図１２に示すように、カラム制御回路２は、選択ビット線ＢＬ１に電圧Ｖ１を印加し、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３に電圧Ｖ２を印加する。また、ロウ制御回路３は、選択ワード線ＷＬ１に０Ｖを印加し、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に電圧Ｖ２を印加する。
即ち、電圧関係を、図１１の状態１から状態２に変更する。
電圧Ｖ１，Ｖ２は、共に、正電圧であり、電圧Ｖ１は、電圧Ｖ２よりも大きい。例えば、Ｖ１＝２×Ｖ２の関係を有するものとする。
このように、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌを、電圧Ｖ１に設定する。ここで、電界依存型の可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態に変化する。
ここで、例えば、図１４に示すように、可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒが高抵抗状態から低抵抗状態に変化すると、全電圧Ｖ−ａｌｌ（＝Ｖ１）のほとんどが電圧Ｖ−ｃｐとしてキャパシタＣＰに分配される。また、電圧Ｖ１を印加する際の昇圧速度を短時間に行うと、選択メモリセルＭＣ−ｓｅｌには充電による過渡電流Ｉｃが短時間流れる。ここで、電流依存型の可変抵抗素子ＶＲであれば、この短時間の過渡電流Ｉｃ、つまり、昇圧時の短時間でメモリセルＭＣのセット動作を行うこともできる。
続いて、図１３に示すように、選択ビット線ＢＬ１の電圧をＶ１からＶ２に降下させ、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３及び非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３をＶ２から０Ｖに降下させる。
即ち、電圧関係を、図１１の状態２から状態３に変更する。
この時、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に接続される非選択メモリセルについては、ワード線及びビット線間に電位差が生じないので、放電が生じないが、選択ワード線ＷＬ１に接続される選択メモリセルについては、キャパシタから放電が起こり、過渡電流Ｉｃが生じる。
また、例えば、図１４に示すように、選択メモリセルＭＣ−ｓｅｌの可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒが低抵抗状態のときは、キャパシタＣＰの放電電流Ｉｃが可変抵抗素子ＶＲに流れる。ここで、可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒは低抵抗状態なので、可変抵抗素子ＶＲにはほとんど電圧が印加されない。
しかし、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌがＶ１からＶ２に変化したことによるキャパシタＣＰからの放電電流Ｉｃは、可変抵抗素子ＶＲをリセットするために十分な放電量を有しない。このため、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒを低抵抗状態に維持できる。
図１１の状態３において、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰからの放電が完了するまで、この状態を維持する。
図１１の状態３において、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰからの放電が完了した後、選択ビット線ＢＬ１に印加されている電圧をＶ２から０Ｖに降圧する。
即ち、電圧関係を、図１１の状態３から状態４に変更する。
この降圧時においても、例えば、図１４に示すように、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰから可変抵抗素子ＶＲに放電電流Ｉｃが流れる。
しかし、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌがＶ２から０Ｖに変化したことによるキャパシタＣＰからの放電電流Ｉｃは、可変抵抗素子ＶＲをリセットするために十分な放電量を有しない。このため、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒを低抵抗状態に維持できる。
以上の動作により、選択メモリセルＭＣ−ｓｅｌのセット動作が完了する。
尚、本例では、セット動作時におけるキャパシタＣＰからの放電による誤リセットを防止するため、例えば、図１４に示すように、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌの降圧の形状を階段状にしているが、これに代えて、例えば、図１５に示すように、スロープ状にしても構わない。
例えば、図１５に示す例の場合も、全電圧Ｖ−ａｌｌをＶ１から０Ｖに変化したことによるキャパシタＣＰからの放電電流Ｉｃは、可変抵抗素子ＶＲをリセットするために十分な放電量を有しない。このため、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒを低抵抗状態に維持できる。
また、図１１の状態３において、この電圧Ｖ２を読み出し電圧として用いてデータの読み出しを行ってもよい。また、素子ばらつきによって、可変抵抗素子ＶＲが誤リセットされる危険性が生じた際には、データ読み出し後に、再度、電圧を印加してセット状態に戻す、いわゆるベリファイを行ってもよい。
次に、データ消去（リセット）動作では、まず、図１２に示すように、カラム制御回路２は、選択ビット線ＢＬ１に電圧Ｖ１を印加し、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３に電圧Ｖ２を印加する。また、ロウ制御回路３は、選択ワード線ＷＬ１に０Ｖを印加し、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に電圧Ｖ２を印加する。
即ち、電圧関係を、図１１の状態１から状態２に変更する。
この電圧関係は、セット動作と同じであるが、リセット動作を行うに当たって何ら問題とならない。
この後、図１１の状態２から、状態３を飛ばして、状態４に直ちに変更する。
即ち、例えば、図１６に示すように、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌを、急峻、例えば、短時間に０Ｖにする。これにより、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰに蓄えられていた電荷が短時間に一気に放電される。
ここで、非選択メモリセルＭＣ−ｕｎｓｅｌには、電圧Ｖ２が印加されているが、放電により抵抗変化を生じる電位差ではないことから、非選択メモリセルＭＣ−ｕｎｓｅｌのデータが消去されることはない。
また、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌがＶ１から０Ｖに一気に降圧したことによるキャパシタＣＰからの放電電流Ｉｃは、可変抵抗素子ＶＲをリセットするために十分な放電量を有する。このため、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒは、低抵抗状態から高抵抗状態に変化する。
以上の動作により、選択メモリセルＭＣ−ｓｅｌのリセット動作が完了する。
尚、本例では、電圧Ｖ２は、電圧Ｖ１の１／２であるが、Ｖ２は、抵抗変化素子ＶＲをリセットさせない値であれば、それに限られることはない。また、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌを階段状に降圧させる場合、上述の例では、２段階で降圧させているが、３段階以上で降圧させることも可能である。
全電圧Ｖ−ａｌｌを階段状又はスロープ状に降圧させるに当たっては、キャパシタＣＰからの放電が追従できることが前提である。なぜなら、キャパシタＣＰからの放電が追従できないときは、リセット動作で説明したように、キャパシタＣＰから放電される電荷量がリセットを生じさせるからである。
ここで、放電が追従できるとは、電圧降下後の一定時間（階段状の場合）又は一定時間に降下する電圧量（スロープ状の場合）に関して、その降下電圧によりキャパシタＣＰから放電される電荷量の全てがその一定期間内に放電されることである。言い換えると、電圧降下においてキャパシタＣＰからの放電が追従できるとき、仮にその放電を途中で止めたとすると、直ちにキャパシタＣＰからの放電が終了することを意味する。
また、本例では、選択メモリセルＭＣ−ｓｅｌに印加する書き込み（セット）電圧及び消去（リセット）電圧は、共に、Ｖ１であるが、両者が異なっていても構わない。特に、消去電圧を書き込み電圧より大きくすることで、より大きな放電電流を利用できることから、消去動作を高速化することができる。また、消去電圧を書き込み電圧より大きくすれば、より大きな放電電流を必要とする可変抵抗素子を使用することもできる。
第１の例によれば、メモリセル内のセレクタとして、高抵抗状態の可変抵抗素子ＶＲの容量よりも大きな容量を持つキャパシタＣＰを使用する。これにより、データ書き換えの際に印加される電圧が可変抵抗素子ＶＲに効率よく分配されることで、メモリセル全体に印加される電圧値を低く抑えられ、かつ、キャパシタＣＰを貫通する電流である真性リーク電流を低減できる。
従って、データ書き換え時におけるセレクタの信頼性の劣化や絶縁破壊などを防ぐことができ、高信頼性の不揮発性半導体記憶装置を実現できる。
また、従来のパイポーラ型の可変抵抗素子を用いたクロスポイント型不揮発性半導体記憶装置では、セット／リセット動作時に、逆極性の電圧をワード線及びビット線間に印加する必要があったため、メモリセルアレイ以外の周辺回路内に逆極性の電圧を発生させるための制御回路が必要であった。
しかし、第１の例によれば、セット／リセット動作時に、メモリセル内のキャパシタＣＰの放電現象を利用するため、周辺回路内に逆極性の電圧を発生させるための制御回路が不要である。このため、不揮発性半導体記憶装置の周辺回路の面積を縮小でき、かつ、チップ面積も小さくできる。
さらに、電位差Ｖ２で充電された非選択メモリセル内のキャパシタＣＰの放電電流では、可変抵抗素子ＶＲをセットできる電流量には達しないことから、データ書き込み時及びデータ消去時に不具合が起こることは無い。
［第２の例］
図１７を参照しながら、セット／リセット動作の第２の例を説明する。第２の例は、例えば、モノポーラ型可変抵抗素子に適用することができる。
データ書き込み（セット）動作では、まず、図１２に示すように、カラム制御回路２は、選択ビット線ＢＬ１に電圧Ｖ１を印加し、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３に電圧Ｖ２を印加する。また、ロウ制御回路３は、選択ワード線ＷＬ１に０Ｖを印加し、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に電圧Ｖ２を印加する。
即ち、電圧関係を、図１１の状態１から状態２に変更する。
第１の例と同様に、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌを、電圧Ｖ１に設定することにより、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態に変化する。但し、電圧Ｖ１は、例えば、図７におけるセット電圧｜Ｖｓｅｔ｜以上であることが必要である。
続いて、図１３に示すように、選択ビット線ＢＬ１の電圧をＶ１からＶ２に降下させ、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３及び非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３をＶ２から０Ｖに降下させる。
即ち、電圧関係を、図１１の状態２から状態３に変更する。
この時、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に接続される非選択メモリセルについては、ワード線及びビット線間に電位差が生じないので、放電が生じないが、選択ワード線ＷＬ１に接続される選択メモリセルについては、放電が起こる。
ここで、第２例が第１例と異なる点は、Ｖ１−Ｖ２が、例えば、図７におけるリセット電圧｜Ｖｒｓｔ｜よりも小さいことにある。
即ち、本例では、第１例と同様に、書き込み電圧（セット電圧）を２段階で降圧することを前提としているため、１回目の降圧のときに、Ｖ１−Ｖ２が｜Ｖｒｓｔ｜以上であると、その降圧時に発生するキャパシタＣＰからの放電電流Ｉｃにより誤リセットが発生してしまうからである。
そこで、Ｖ１−Ｖ２＜｜Ｖｒｓｔ｜とすることで、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌがＶ１からＶ２に変化したことによるキャパシタＣＰからの放電電流Ｉｃは、可変抵抗素子ＶＲをリセットするために十分な放電量を有しない。このため、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒを低抵抗状態に維持できる。
さらに続けて、図１１の状態３において、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰからの放電が完了した後、選択ビット線ＢＬ１に印加されている電圧をＶ２から０Ｖに降圧する。
即ち、電圧関係を、図１１の状態３から状態４に変更する。
この降圧時においても、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰから可変抵抗素子ＶＲに放電電流Ｉｃが流れる。
ここで、第２例が第１例と異なる点は、Ｖ２が、例えば、図７におけるリセット電圧｜Ｖｒｓｔ｜よりも小さいことにある。
即ち、本例では、上述のように、書き込み電圧（セット電圧）を２段階で降圧することを前提としているため、２回目の降圧のときに、Ｖ２が｜Ｖｒｓｔ｜以上であると、その降圧時に発生するキャパシタＣＰからの放電電流Ｉｃにより誤リセットが発生してしまうからである。
そこで、Ｖ２＜｜Ｖｒｓｔ｜とすることで、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌがＶ２から０Ｖに変化したことによるキャパシタＣＰからの放電電流Ｉｃは、可変抵抗素子ＶＲをリセットするために十分な放電量を有しない。このため、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒを低抵抗状態に維持できる。
以上の動作により、選択メモリセルＭＣ−ｓｅｌのセット動作が完了する。
尚、本例では、書き込み電圧（セット電圧）を２段階で降圧しているが、３段階以上で降圧してもよい。書き込み電圧を２段階以上の多段階で降圧するときは、各段階における電圧の降下量をＶｒｓｔ未満にすることが必要である。
また、書き込み電圧を階段状に降圧するのではなく、スロープ状に降圧するときは、書き込み電圧を降圧しているときに発生するキャパシタＣＰからの放電電流Ｉｃが、常に、リセットに必要なリセット電圧Ｉｒｓｔ未満となることが必要である。
次に、データ消去（リセット）動作では、まず、図１８に示すように、カラム制御回路２は、選択ビット線ＢＬ１に電圧Ｖ１’を印加し、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３に電圧Ｖ３を印加する。また、ロウ制御回路３は、選択ワード線ＷＬ１に０Ｖを印加し、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に電圧Ｖ３（Ｖ１’＞Ｖ３）を印加する。
即ち、電圧関係を、図１７の状態１から状態２に変更する。
ここで、電圧Ｖ１’は、例えば、図７におけるリセット電圧｜Ｖｒｓｔ｜以上、セット電圧｜Ｖｓｅｔ｜未満であることが必要である。また、非選択メモリセルＭＣ−ｕｎｓｅｌに対して誤リセットを発生させないために、Ｖ１’−Ｖ３＜｜Ｖｒｓｔ｜、かつ、Ｖ３＜｜Ｖｒｓｔ｜であることも必要である。
この後、図１１の状態２から、状態３を飛ばして、状態４に直ちに変更する。
即ち、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌを、急峻、例えば、短時間に０Ｖにする。これにより、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰに蓄えられていた電荷が短時間に一気に放電される。
ここで、非選択メモリセルＭＣ−ｕｎｓｅｌには、電圧Ｖ１’−Ｖ３又はＶ３が印加されているが、放電により抵抗変化を生じる電位差ではないことから、非選択メモリセルＭＣ−ｕｎｓｅｌのデータが消去されることはない。
また、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌがＶ１’から０Ｖに一気に降圧したことによるキャパシタＣＰからの放電電流Ｉｃは、可変抵抗素子ＶＲをリセットするために十分な放電量を有する。このため、選択メモリセルＭＣ−ｓｅｌ内の可変抵抗素子ＶＲの抵抗値Ｒ−ｖｒは、低抵抗状態から高抵抗状態に変化する。
以上の動作により、選択メモリセルＭＣ−ｓｅｌのリセット動作が完了する。
第２の例によれば、上述の第１の例と同じ効果を得ることができる。また、第２の例によれば、可変抵抗素子ＶＲがモノポーラ型であっても、キャパシタＣＰの放電によってデータの書き換えを行うことができる。
［第３の例］
図１９を参照しながら、セット／リセット動作の第３の例を説明する。第３の例は、上述の第１の例の変形例である。
データ書き込み（セット）動作は、上述の第１の例と同じであるため、ここでの詳細な説明は省略する。第３の例は、データ消去（リセット）動作に特徴を有する。
リセット動作では、まず、図１２に示すように、カラム制御回路２は、選択ビット線ＢＬ１に電圧Ｖ１を印加し、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３に電圧Ｖ２を印加する。また、ロウ制御回路３は、選択ワード線ＷＬ１に０Ｖを印加し、非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に電圧Ｖ２を印加する。
即ち、電圧関係を、図１９の状態１から状態２に変更する。
この後、図１９の状態２から、状態３を飛ばして、状態４に直ちに変更する。
即ち、例えば、図２０に示すように、選択メモリセルＭＣ−ｓｅｌに印加される全電圧Ｖ−ａｌｌを、急峻、例えば、短時間に降下させる。これにより、選択メモリセルＭＣ−ｓｅｌ内のキャパシタＣＰに蓄えられていた電荷が短時間に一気に放電される。
この時、選択ビット線ＢＬ１を電圧Ｖ１から０Ｖに変化させ、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ３及び非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３を電圧Ｖ２から０Ｖに変化させる。また、選択ワード線ＷＬ１については、０Ｖから電圧Ｖ４に変化させる。
選択メモリセルＭＣ−ｓｅｌについてみると、例えば、状態２では、選択ビット線ＢＬ１側が正電圧（Ｖ１）の極性を有するのに対し、状態４では、選択ワード線ＷＬ１側が正電圧（Ｖ４）の極性を有する。即ち、選択メモリセルＭＣ−ｓｅｌには、状態２と状態４とで、互いに逆向きの極性の電圧が印加される。
従って、第３例では、リセット動作を行うに当たって、選択メモリセルＭＣ−ｓｅｌに印加される正極性（ここでは選択ビット線ＢＬ１側が正電圧の場合とする）の電圧Ｖ１を０ＶにすることによるキャパシタＣＰからの放電現象と、これに続けて、選択メモリセルＭＣ−ｓｅｌに負極性（ここでは選択ワード線ＷＬ１側が正電圧の場合とする）の電圧Ｖ４を印加することによるキャパシタＣＰへの充電現象との２つを利用することができる。
結果として、選択メモリセルＭＣ−ｓｅｌに印加される電圧の変化量は、Ｖ１＋Ｖ４となり、その電位差に応じた過渡応答電流を可変抵抗素子ＶＲのリセット動作に利用することができる。これにより、選択メモリセルＭＣ−ｓｅｌに印加する電圧をさらに低減することができる。
尚、非選択メモリセルＭＣ−ｕｎｓｅｌには、電圧Ｖ２が印加されているが、放電により抵抗変化を生じる電位差ではないことから、非選択メモリセルＭＣ−ｕｎｓｅｌのデータが消去されることはない。
以上の動作により、選択メモリセルＭＣ−ｓｅｌのリセット動作が完了する。
第３の例によれば、上述の第１の例と同じ効果を得ることができる。また、第３の例によれば、例えば、キャパシタＣＰに印加される電圧を正極性（負極性）から負極性（正極性）に連続して変えることにより、これら逆極性の電圧による放電現象と充電現象とを用いてリセット電流（キャパシタＣＰの充放電電流）を発生させることができる。
従って、選択メモリセルＭＣ−ｓｅｌに印加する電圧の絶対値を低減でき、周辺回路における一部又は全ての昇圧回路を省略することができる。その結果、周辺回路の面積を削減することができ、最終的にチップ面積を縮小することができる。
［セット／リセットパルスの変形例］
実施形態において使用するセット／リセットパルスの変形例について説明する。
セット動作において、図２１（ａ）及び（ｃ）は、上述の第１乃至第３の例で使用したセットパルスである。これに対し、（ｂ）は、セットパルス（書き込み電圧）の降圧の形状を３段形状（階段状）にしたものである。また、（ｄ）は、セットパルス（書き込み電圧）の降圧の傾きを途中で変化させたものである。
リセット動作において、（ａ）は、上述の第１及び第２の例で使用したリセットパルスであり、（ｄ）は、上述の第３の例で使用したリセットパルスである。これに対し、（ｂ）は、リセットパルス（書き込み電圧）の降圧の形状を２段形状（階段状）にし、最初の降圧（ｘ１で示す）においてリセットを実行するものである。また、（ｃ）は、リセットパルス（書き込み電圧）の降圧の形状を２段形状（階段状）にし、最後の降圧（ｘ２で示す）においてリセットを実行するものである。
なお、図２１に例示したように、本実施形態においては、セットパルスの中で最も急峻に電圧降下する箇所は、リセットパルスの中で最も急峻に電圧降下する箇所に比べてなだらかとなる。
［その他］
以上、実施形態を説明したが、これらに限定されるものではなく、本趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。
例えば、データ消去（リセット）時の電圧パルスの立ち上がりに要する時間及び立ち下がりに要する時間は、等しくても、また、異なっていても、どちらでも構わない。
また、セット動作における電圧パルスの立ち上がりに要する時間と、リセット動作における電圧パルスの立ち上がりに要する時間とは、等しくても、また、異なっていてもよい。両者を異ならせるときは、リセット動作における電圧パルスの立ち上がりに要する時間を、セット動作における電圧パルスの立ち上がりに要する時間よりも短くすることで、リセット動作における電圧パルスの立ち上がり時に生じる充電電流によりリセットを行うことも可能である。
さらに、セット／リセットパルスは、１つに限られない。セット動作及びリセット動作のいずれについても、複数の電圧パルスを連続して与えることにより、可変抵抗素子ＶＲに対するセット／リセットを実行することも可能である。
［むすび］
実施形態によれば、データ書き換え時にメモリセル内のセレクタを貫通する電流を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１： メモリセルアレイ、 ２： カラム制御回路、 ３： ロウ制御回路、 ４： データ入出力バッファ、 ５： アドレスレジスタ、 ６： コマンドインタフェース、 ７： ステートマシン、 ８： パルスジェネレータ、 ＷＬ０〜ＷＬ３： ワード線、 ＢＬ０〜ＢＬ３： ビット線、 ＭＣ： メモリセル、 ＶＲ： 可変抵抗素子、 ＣＰ： キャパシタ、 ＥＬ１〜ＥＬ３： 電極層。

Claims (4)

  1. 互いに交差する第１及び第２の導電線と、前記第１及び第２の導電線間に直列接続される可変抵抗素子及びキャパシタから構成されるメモリセルと、前記メモリセルに第１および第２の電圧パルスを印加する制御回路とを具備し、
    前記制御回路は、前記第１及び第２の電圧パルスの立ち下り形状を異ならせることにより、前記第１の電圧パルスにより前記可変抵抗素子を第１の抵抗値から第２の抵抗値に変化させ、前記第２の電圧パルスにより前記可変抵抗素子を前記第２の抵抗値から前記第１の抵抗値に変化させる
    不揮発性半導体記憶装置。
  2. 前記キャパシタの容量は、前記可変抵抗素子が高抵抗状態のときの前記可変抵抗素子の容量よりも大きい請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第２の電圧パルスの立ち下がり時間は、前記第１の電圧パルスの立ち下り時間よりも短い請求項１に記載の不揮発性半導体記憶装置。
  4. 前記可変抵抗素子は、第１及び第２の電極と、これらの間の可変抵抗材料とを含み、
    前記可変抵抗素子の抵抗値は、前記第１及び第２の電極間に形成され、前記第１電極と同じ金属元素を有するフィラメントにより決定される
    請求項１に記載の不揮発性半導体記憶装置。
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