JP2013235956A - 半導体記憶装置 - Google Patents
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Abstract
【課題】可変抵抗素子に流れるセル電流を適切に制御し、消費電力を削減する。
【解決手段】メモリセルアレイは、第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなる。制御部は、メモリセルアレイに印加される電圧を制御する。第1電極は可変抵抗素子の第1の面に接続される一方、第2電極は可変抵抗素子の第2の面に接続される。第1電極は金属により構成され、第2電極はN型ポリシリコンにより構成される。制御部は、メモリセルのセット動作を行う場合に、第2電極から第1電極に向かう方向に電流が流れるように電圧を印加し、N型ポリシリコンは、第2電極から第1電極に向かう方向に電流が流れるように電圧を印加された場合に第2電極と可変抵抗素子との間に空乏層が形成されるように構成される。
【選択図】図6
【解決手段】メモリセルアレイは、第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなる。制御部は、メモリセルアレイに印加される電圧を制御する。第1電極は可変抵抗素子の第1の面に接続される一方、第2電極は可変抵抗素子の第2の面に接続される。第1電極は金属により構成され、第2電極はN型ポリシリコンにより構成される。制御部は、メモリセルのセット動作を行う場合に、第2電極から第1電極に向かう方向に電流が流れるように電圧を印加し、N型ポリシリコンは、第2電極から第1電極に向かう方向に電流が流れるように電圧を印加された場合に第2電極と可変抵抗素子との間に空乏層が形成されるように構成される。
【選択図】図6
Description
本明細書に記載の実施の形態は、半導体記憶装置に関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
従来知られており、市場にも投入されているDRAM、SRAM、フラッシュメモリ等の半導体記憶装置は、いずれもMOSFETをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
近年、このようなMOSFETをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている(例えば、特許文献1参照)。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
いわゆるバイポーラ型の抵抗変化メモリに対するデータの書き込み動作(セット動作)は、可変抵抗素子に第1の極性のセット電圧を印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。一方、データの消去動作(リセット動作)は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時の第1の極性とは逆の第2の極性のリセット電圧を印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。また、ユニポーラ型の抵抗変化メモリでは、セット電圧とリセット電圧の極性が同じで、その印加時間又は電圧値が異なる値に設定される。
このようなセット動作やフォーミング動作(メモリセルを高抵抗状態と低抵抗状態との間で遷移可能な状態とする動作)を行う場合に、可変抵抗素子に流れるセル電流を適切に制御することは、消費電圧の削減の観点のみならず、安定的な動作を確保する観点からも重要である。
以下に記載する実施の形態は、消費電力の削減を可能とする。
以下に説明する実施の形態の半導体記憶装置は、第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイを備える。制御部は、メモリセルアレイに印加される電圧を制御する。第1電極は可変抵抗素子の第1の面に接続される一方、第2電極は可変抵抗素子の第2の面に接続される。第1電極は金属により構成され、第2電極はP型半導体により構成される。制御部は、メモリセルのセット動作を行う場合に、第1電極から第2電極に向かう方向に電流が流れるように電圧を印加する。第1電極を金属により構成し、 第2電極はN型半導体により構成することもできる。この場合、制御部は、メモリセルのセット動作を行う場合に、第2電極から第1電極に向かう方向に電流が流れるように電圧を印加する。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。
図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述する可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するカラム制御回路2が設けられている。
また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。
データ入出力バッファ4は、外部のホスト9にI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。
データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。
また、ホスト9からデータ入出力バッファ4に供給されたコマンドは、コマンド・インターフェイス6に送られる。コマンド・インターフェイス6は、ホスト9からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。
ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホスト9からのコマンドをコマンド・インターフェース6を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト9は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン7によってパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0〜WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
メモリセルMCは、図3に示すように、可変抵抗素子VRとダイオードDI(双方向ダイオード)の直列接続回路からなる。ダイオードDIは一例として、図3に示すように、p+型層D1、n−型層D2、及びn+型層D3を備えたPINダイオードからなる。ここで、「+」「−」の符号は、不純物濃度の大小を示している。可変抵抗素子VRは、例えば遷移金属の酸化物(例えば酸化ハフニウム(HfOx))の薄膜から構成される。
ハフニウム以外の他の遷移金属(クロム(Cr)、タングステン(W)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、チタン(Ti)、ジルコニウム(Zr)、スカンジウム(Sc)、イットリウム(Y)、トリウム(Tr)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、亜鉛(Zn)、カドミウム(Cd)、アルミニウム(Al)、ガリウム(Ga)、錫(Sn)、鉛(Pb)、アンチモン(Sb)、ビスマス(Bi))の酸化物を用いることも可能である。またランタン(La)からルテチウム(Lu)までの希土類元素の酸化物を用いることも可能である。ただし、酸化ハフニウムを可変抵抗素子VRの材料とした場合、例えば酸化チタン(TiOx)や酸化アルミニウム(Al2O3)を可変抵抗素子VRの材料とした場合と比べ、フォーミング電圧Vformやセット電圧Vsetの値を小さくすることができる。また、酸化ハフニウムの中に窒素(N)が含有されていると、更にフォーミング電圧Vformやセット電圧Vsetの値を小さくすることができる。
ハフニウム以外の他の遷移金属(クロム(Cr)、タングステン(W)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、チタン(Ti)、ジルコニウム(Zr)、スカンジウム(Sc)、イットリウム(Y)、トリウム(Tr)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、亜鉛(Zn)、カドミウム(Cd)、アルミニウム(Al)、ガリウム(Ga)、錫(Sn)、鉛(Pb)、アンチモン(Sb)、ビスマス(Bi))の酸化物を用いることも可能である。またランタン(La)からルテチウム(Lu)までの希土類元素の酸化物を用いることも可能である。ただし、酸化ハフニウムを可変抵抗素子VRの材料とした場合、例えば酸化チタン(TiOx)や酸化アルミニウム(Al2O3)を可変抵抗素子VRの材料とした場合と比べ、フォーミング電圧Vformやセット電圧Vsetの値を小さくすることができる。また、酸化ハフニウムの中に窒素(N)が含有されていると、更にフォーミング電圧Vformやセット電圧Vsetの値を小さくすることができる。
この可変抵抗素子VRの上下の面には、第1電極EL1,第2電極EL2が配置される。第1電極EL1、第2電極EL2は、可変抵抗素子への接着層及びバリアメタルとして機能する。
また、ダイオードDIとビット線BLとの間には、バリアメタル及び接着層として機能する電極EL3が形成されている。メモリセルMCは、図3に示すように、可変抵抗素子VRとダイオードDIの直列接続回路からなる。
また、ダイオードDIとビット線BLとの間には、バリアメタル及び接着層として機能する電極EL3が形成されている。メモリセルMCは、図3に示すように、可変抵抗素子VRとダイオードDIの直列接続回路からなる。
電極EL2及びEL3の電極の材料としては、Pt,Au,Ag,TiAlN,SrRuO,Ru,RuN,Ir,Co,Ti,TiN,TaN,LaNiO,Al,PtIrOx, PtRhOx,Rh/TaAlN、W等が用いられる。また、電極EL1は、電極EL2及びEL3とは異なり、N型のポリシリコンが用いられる。
また、図4に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図5は、図4のII−II′断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0,MC1で共有され、ビット線BL1iがその上下のメモリセルMC1,MC2で共有され、ワード線WL1jがその上下のメモリセルMC2,MC3で共有されている。
また、このような配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ1は、幾つかのメモリセル群のMATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、MAT毎、セクタ毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線BLで共有することも可能である。
図6は、第1の実施の形態のメモリセルの断面形状を示す概略図である。前述のように、本実施の形態では、電極EL1及びEL3については窒化チタン(TiN)等の金属電極が用いられる一方、電極EL2についてはN型ポリシリコンが用いられる。電極EL2の材料としてN型ポリシリコンを用いる場合、電極EL1及びEL2をいずれも金属電極とする場合に比べ、セット動作完了後にメモリセルMCを流れる電流Isetaf(以下、「セット後電流Isetaf」という)を低下させることができ、その後のリセット動作において必要な電流及び電圧も減少させることができ、結果としてメモリ装置の消費電力を低減することができる。
更に、本実施の形態では、セット後電流Isetafの更なる低減を図るため、セット電圧Vsetの電圧極性を以下のように設定している。すなわち、第1の実施の形態のステートマシン7は、メモリセルMCのセット動作時において、電極EL2から電極EL1へ向かう方向にセット電流Isetを流すようなセット電圧Vset(電極EL2の電位が、電極EL1の電位よりも大きくなるようなセット電圧Vset)をパルスジェネレータ9を介してメモリセルMCに印加させる。この場合、電極EL1及びEL2がいずれも金属電極の場合よりもセット電圧Vsetの電圧値を高い値に設定する必要があるが、電極EL1から電極EL2へ向かう方向にセット電流Isetを流すようなセット電圧Vset(電極EL1の電位が、電極EL2の電位よりも大きくなるようなセット電圧Vset)を印加する場合に比べセット後電流Isetafを更に低下させることができる。結果としてメモリ装置の消費電力を低減することができる。
図7は、電極EL1及びEL2をいずれも金属である窒化チタンTiNで形成した場合におけるセット電圧Vsetとセット後電流Isetafとの関係を示している(丸印と三角印)。また図7は、本実施の形態の如く電極EL1を窒化チタンTiNで形成する一方電極EL2はN型ポリシリコンで形成した場合におけるセット電圧Vsetとセット後電流Isetafとの関係も示している(四角形と星形)。なお、図7はダイオードDIを除いた構造での検討結果である。
図7に示すように、電極EL1及びEL2をいずれも窒化チタンTiNで形成した場合には、セット電圧Vsetの電圧値はその極性に拘わらず略一定である。セット後電流Isetafは、セット電圧Vsetの極性に拘わらず大きく、消費電力の増大の原因となる。
一方、電極EL1をTiNで形成する一方で電極EL2の材料をN型ポリシリコンとした場合には、電極EL1及びEL2の材料をいずれもTiNとした場合に比べ、セット電圧Vsetの極性に拘わらず、セット後電流Isetafの値を小さい値に抑えることができる。そして、セット電圧Vsetの極性を、上述のように電極EL2側の電位が大で、電極EL1側が小となるようにした場合には、逆の場合に比べ、更にセット後電流Isetafを低減させることができる(図7の星印のドット)。図7では、セット動作時のセット電圧Vsetを電極EL1から電極EL2へ向かう方向にセット電流Isetが流れるような極性とした場合、セット後電流Isetafは、電極EL1及びEL2をいずれも窒化チタンTiNで形成した場合よりも若干小さい程度の値になる(図7の四角形のドット)。一方、セット電圧Vsetを第1の実施の形態(図6)のように電極EL2からEL1に向かう方向に電流が流れるような極性とした場合、セット後電流Isetafは極めて小さい値に抑制することができる(図7の星印)。
このように、電極EL2をN型ポリシリコンで形成した場合に、セット電圧Vsetの極性によってセット後電流Isetafの電流値が大幅に異なるのは、空乏層の影響によるものである。すなわち、電極EL2をN型ポリシリコンにより形成し、電極EL2の電位が電極EL1よりも大となるようセット電圧Vsetを印加した場合、可変抵抗素子VRと電極EL2との界面(HfOx/N型ポリシリコン界面)に空乏層が発生する。このような空乏層は、電極EL2を金属により形成した場合には形成されない。
図6のメモリセル構造において、セット電圧Vsetを電極EL2から電極EL1へ向かって電流が流れるような極性とした場合、電極EL2を構成するN型ポリシリコンの多数キャリアである電子はビット線BL側に引き寄せられ、このため、電極EL2と可変抵抗素子VRとの界面には空乏層が形成される。
また、電極EL2がN型ポリシリコンにより形成されると、電極EL2とビット線BLとの間にショットキ障壁が形成される。このショットキ障壁も、セット後電流Isetafの低減に貢献する。
空乏層が形成され、更にショットキ障壁が形成されると、可変抵抗素子VRに印加される電圧は小さくなり、その結果、セット電圧Vsetそれ自体は、電極EL1及びEL2がいずれも金属電極の場合よりも高い値に設定する必要がある。しかし、このような空乏層やショットキ障壁の存在により、セット動作時の過渡電流の流れ込みが抑制され、その結果としてセット後電流Isetafを低下させることができる。これにより、消費電力はセット電圧Vsetの上昇にも拘わらず、全体として小さくなる。
図6のメモリセル構造において、セット電圧Vsetを電極EL1から電極EL2へ向かう方向に電流が流れるような極性とした場合、電極EL2を構成するN型ポリシリコンの多数キャリアである電子は、可変抵抗素子VRを構成する酸化ハフニウム(HfOx)の側に引き寄せられる。このため、電極EL2と可変抵抗素子VRとの界面に空乏層は形成されない。また、電極EL2とビット線BLとの間のショットキ障壁も小さくなる。このように、セット電圧Vsetの極性によって、空乏層が形成されたり、形成されなかったりする。セット後電流Isetafが、セット電圧Vsetの極性によって大きく異なるのはこのためである。
なお、図8に示すように、電極EL2中のN型ポリシリコン中の不純物濃度(例えばリン(P))が小さくなるほど、空乏層の厚さは大きくなる。空乏層の厚さが増加すると、その分だけ過渡電流抑制効果は大きくなる。N型ポリシリコンの不純物濃度は、必要とされるセット後電流Isetafの値に応じて設定することができる。
なお、過渡電流の抑制効果は、例えば電極EL1及びEL3の電極材料を、より抵抗率の高い金属に変更することによっても得られる(例えば、TiNをWSiに変更する)。しかし、この場合には、セット動作時の過渡電流を低減することができても、メモリセルの直列抵抗成分が増加するため、セット動作時のセット電圧とリセット動作時のリセット電圧の両方が増加し、却って全体として消費電力を増大させる結果となってしまう。一方、本実施の形態によれば、空乏層が形成されるのは、電圧が電極EL2からEL1に向かう方向に電流が流れるような極性とされる場合だけであり、逆の場合には空乏層は形成されない。したがって、大きな電圧印加が必要となるのは、セット動作、リセット動作のいずれか一方のみである。この点、電極EL1及びEL3の材料を高抵抗とする場合には、電圧印加方向に拘わらず抵抗値が上昇するため、セット動作、リセット動作のいずれの場合にも高い電圧の印加が必要となる。したがって、本実施の形態によれば、セット電圧又はリセット電圧のいずれかをを低い値に抑えつつ、セット後電流Isetafを抑制することができるので、メモリ装置全体としても消費電力の低減を図ることができる。
なお、セット動作時のセット電圧Vset、リセット動作時のリセット電圧Vresetは互いに逆特性であれば良く、どちらの電圧の極性をダイオードDIの順方向と合わせてもよい。ただし、リセット動作時の方がより大きな電流を必要とするため、リセット電圧Vresetの極性をダイオードDIの順方向と合わせるのが好ましい。
なお、セット動作時のセット電圧Vset、リセット動作時のリセット電圧Vresetは互いに逆特性であれば良く、どちらの電圧の極性をダイオードDIの順方向と合わせてもよい。ただし、リセット動作時の方がより大きな電流を必要とするため、リセット電圧Vresetの極性をダイオードDIの順方向と合わせるのが好ましい。
また、本実施の形態のように電極EL1を金属により形成する一方、電極EL2をN型ポリシリコンにより形成すると、両者を金属にする場合に比べ、メモリセルMCのデータ保持特性を向上させることができる。
図9は、電極EL1及びEL2の両者を金属例えば窒化チタン(TiN)で形成した場合のデータ保持特性の測定結果である。図9において(1)セット動作直後、(2)5時間経過後、(3)周辺温度85℃で12時間経過後、(4)周辺温度125度で12時間経過後のそれぞれにおいて読出し動作を実行した場合における読み出し電流Ireadの値をプロットした。読出し電流Ireadが6μA程度の値となるよう、各種電圧の値を設定した。電極EL1、EL2の両者を窒化チタン(TiN)で形成した場合には、時間の経過により読出し電流Ireadの値が大きく変化(低下)しているのが判る。
図9は、電極EL1及びEL2の両者を金属例えば窒化チタン(TiN)で形成した場合のデータ保持特性の測定結果である。図9において(1)セット動作直後、(2)5時間経過後、(3)周辺温度85℃で12時間経過後、(4)周辺温度125度で12時間経過後のそれぞれにおいて読出し動作を実行した場合における読み出し電流Ireadの値をプロットした。読出し電流Ireadが6μA程度の値となるよう、各種電圧の値を設定した。電極EL1、EL2の両者を窒化チタン(TiN)で形成した場合には、時間の経過により読出し電流Ireadの値が大きく変化(低下)しているのが判る。
図10は、電極EL2をN型ポリシリコンで形成し、電極EL1を金属例えばTiNで形成した場合のデータ保持特性の測定結果である。図9の場合と同様に、(1)セット動作直後、(2)5時間経過後、(3)周辺温度85℃で12時間経過後、及び(4)周辺温度125度で12時間経過後のそれぞれにおいて読出し動作を実行した場合における読み出し電流Ireadの値をプロットした。読出し電流Ireadが1.5μA程度の値となるよう、各種電圧の値を設定した。電極EL2をN型ポリシリコンで形成した場合には、時間の経過による読出し電流Ireadの変動が、図9の場合に比べて小さくなっているのが判る。すなわち、データ保持特性が向上している。
このように、電極EL2の材料にN型ポリシリコンを用いることにより、電極EL2に金属を用いる場合に比べ、データ保持特性を向上させることができる。
また、電極EL1は金属例えばTiNにより形成する。TiN以外にも、例えばクロム(Cr)、タングステン(W)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)銅(Cu)など様々な金属を用いることができる。この際、ギブス自由エネルギーが小さい金属を用いるのが、メモリセルMCの抵抗率を低減し、消費電力を低減する観点からは好ましい。ギブス自由エネルギーが大きい金属を電極EL1の材料として用いると、電極EL1と可変抵抗素子を形成する酸化ハフニウムとの間に酸化膜が形成されやすくなり、これが抵抗率の上昇に原因になるからである。
図11は、各種金属原子のギブスの自由エネルギーを原子1個当たりに換算したグラフである。図11に示すように、チタン(Ti)は比較的酸化しやすく、グラフ中で右側にある物質ほど酸化し難い。
図11は、各種金属原子のギブスの自由エネルギーを原子1個当たりに換算したグラフである。図11に示すように、チタン(Ti)は比較的酸化しやすく、グラフ中で右側にある物質ほど酸化し難い。
[第1の実施の形態の効果]
以上説明したように、第1の実施の形態の構成によれば、セット動作完了後のセット後電流を低減させることができるとともに、リセット動作時の電圧、電流も低減させることができ、これにより消費電力を低減させることができる。
以上説明したように、第1の実施の形態の構成によれば、セット動作完了後のセット後電流を低減させることができるとともに、リセット動作時の電圧、電流も低減させることができ、これにより消費電力を低減させることができる。
[第2の実施の形態]
図12は、第2の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
図12は、第2の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
この第2の実施の形態では、電極EL2及びEL3については窒化チタン(TiN)等の金属電極が用いられる一方、電極EL1についてはN型ポリシリコンが用いられる。そして、ステートマシン7は、メモリセルMCのセット動作時において、電極EL1から電極EL2へ向かう方向にセット電流Isetが流れるようなセット電圧Vsetをパルスジェネレータ9を介してメモリセルMCに印加する。N型ポリシリコンにより形成される電極(EL1)の方が、金属で形成される電極(EL2)よりも大きい電位を与えられるという点で、第1の実施の形態と共通している。このようにすることにより、セット動作完了後にメモリセルMCを流れるセット後電流Isetafの電流値を低下させるるとともに、リセット動作完了後のリセット後電流を低減させることができ、結果としてメモリ装置の消費電力を低減することができる。
[第3の実施の形態]
図13は、第3の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
図13は、第3の実施の形態のメモリセルの断面形状を示す概略図である。前述のように、本実施の形態では、電極EL1及びEL3については窒化チタン(TiN)等の金属電極が用いられる一方、電極EL2についてはP型ポリシリコンが用いられる。この点、第1及び第2の実施の形態では、N型ポリシリコンが電極EL1又はEL2に用いられていたのと異なっている。
図13は、第3の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
図13は、第3の実施の形態のメモリセルの断面形状を示す概略図である。前述のように、本実施の形態では、電極EL1及びEL3については窒化チタン(TiN)等の金属電極が用いられる一方、電極EL2についてはP型ポリシリコンが用いられる。この点、第1及び第2の実施の形態では、N型ポリシリコンが電極EL1又はEL2に用いられていたのと異なっている。
そして、ステートマシン7は、メモリセルMCのセット動作時において、電極EL1から電極EL2へ向かう方向にセット電流Isetが流れるようにセット電圧Vsetをパルスジェネレータ9を介してメモリセルMCに印加する。このようにすることにより、セット動作完了後にメモリセルMCを流れるセット後電流Isetafを低下させることができ、結果としてメモリ装置の消費電力を低減することができる。
[第4の実施の形態]
図14は、第4の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
図14は、第4の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
この第4の実施の形態では、電極EL2及びEL3については窒化チタン(TiN)等の金属電極が用いられる一方、電極EL1についてはP型ポリシリコンが用いられる。そして、ステートマシン7は、メモリセルMCのセット動作時において、電極EL2から電極EL1へ向かう方向にセット電流Isetが流れるようにセット電圧Vsetをパルスジェネレータ9を介してメモリセルMCに印加する。P型ポリシリコンにより形成される電極(EL1)の方が、金属で形成される電極(EL2)よりも小さい電位を与えられるという点で、第3の実施の形態と共通している。このようにすることにより、セット動作完了後にメモリセルMCを流れるセット後電流Isetafの電流値を低下させることができ、結果としてメモリ装置の消費電力を低減することができる。
[第5の実施の形態]
図15は、第5の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
図15は、第5の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
この第5の実施の形態では、P型ポリシリコンからなる電極EL2と可変抵抗素子VRとの間に、SiONからなる絶縁層N1が挿入されている点において、第3の実施の形態(図13)とは異なる。なお、絶縁層N1の材料として、SiONの代りにSiNを用いても良い。すなわち、絶縁層N1の材料は、Si−Nの結合を含有する材料とすることができる。この構成によれば、第3の実施の形態と同様の効果を得ることが出来るとともに、下記のようにフォーミング電圧Vformを低下させることもできる。なお、図15の構成の場合、フォーミング電圧Vformは、セット電圧Vsetとは逆極性の、電極EL2から電極EL1へ向かう方向にフォーミング電流Iformを流すような極性(電極EL2の電位が、電極EL1の電位よりも高い)とされる。
図16A及び図16Bは、P型ポリシリコンからなる電極EL2と可変抵抗素子VRとの間にSiONからなる絶縁層N1を挿入すると、フォーミング電圧Vformを大幅に低下させることができることを示す実験結果の一例である。
図16Aでは、電極EL2と可変抵抗素子VRとの間にSiONの膜が挿入されていない場合のグラフであり、図16Bは、電極EL2と可変抵抗素子VRとの間にSiONの膜が挿入されている場合のグラフである。図16A、図16Bとも、横軸のスケールは合せてある。
図16Aに示すように、電極EL2と可変抵抗素子VRとの間にSiONの膜が挿入されていない場合には、電極EL2がP型ポリシリコンの場合とN型ポリシリコンの場合とでフォーミング電圧Vformに大きな違いは無い。
一方、図16Bに示すように、電極EL2と可変抵抗素子VRとの間にSiONの膜が挿入されている場合には、電極EL2がN型ポリシリコンの場合よりも、電極EL2がP型ポリシリコンの場合の方が、フォーミング電圧Vformの大きさを小さくすることができる。
電極EL2と可変抵抗素子VRとの間に挿入するSiONの絶縁層N1を形成する方法としては、例えば次の方法が挙げられる。
(i)ALDやCVDにより成膜する方法
(ii)Siの熱酸化
(iii)ALDやCVDで形成したSiO2をプラズマ窒化する方法
これら成膜方法は、電極EL2と可変抵抗素子VRとの成膜順序に合わせて変更することも可能である。
(i)ALDやCVDにより成膜する方法
(ii)Siの熱酸化
(iii)ALDやCVDで形成したSiO2をプラズマ窒化する方法
これら成膜方法は、電極EL2と可変抵抗素子VRとの成膜順序に合わせて変更することも可能である。
[第6の実施の形態]
図17は、第6の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
図17は、第6の実施の形態に係る不揮発性メモリのメモリセルMCの断面構造を示す概略図である。この実施の形態の全体構造は、第1の実施の形態(図1〜図5)と同一であり、メモリセルMCの構造、及びステートマシン7における制御が異なる。
この第6の実施の形態では、P型ポリシリコンからなる電極EL1と可変抵抗素子VRとの間に、SiONからなる絶縁層N1が挿入されている点において、第4の実施の形態(図14)とは異なる。P型ポリシリコンからなる電極と可変抵抗素子VRとの間にSiONの膜が形成されているという点では第5の実施の形態と共通している。したがって、第5の実施の形態と同様の効果を奏することができる。なお、図17の構成の場合、フォーミング電圧Vformは、セット電圧Vsetとは逆極性の、電極EL1から電極EL2へ向かう方向にフォーミング電流Iformを流すような極性(電極EL1の1電位が、電極EL2の電位よりも高い)とされる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、セット動作時とリセット動作時で電圧の極性が逆であるバイポーラ動作を行うメモリ装置を例に挙げて説明したが、本発明はユニポーラ動作を行うメモリ装置にも適用可能である。すなわち、ユニポーラ動作のメモリ装置において、メモリセルの構成を上記の実施の形態と同様にし、セット動作時のセット電圧を上記実施の形態と同様とすることにより、上記の効果を実現できる。
1・・・メモリセルアレイ、 2・・・カラム制御回路、 3・・・ロウ制御回路、 4・・・データ入出力バッファ、 5・・・アドレスレジスタ、 6・・・コマンド・インターフェイス、 7・・・ステートマシン、 9・・・パルスジェネレータ、 WL・・・ワード線、 BL・・・ビット線、 MC・・・メモリセル、 VR・・・可変抵抗素子、 DI・・・ダイオード、 EL1〜3・・・電極、 N1・・・絶縁膜。
Claims (7)
- 第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と、
前記可変抵抗素子の第1の面に接続される第1電極と、
前記可変抵抗素子の第2の面に接続される第2電極と
を備え、
前記第1電極は金属により構成され、
前記第2電極はN型ポリシリコンにより構成され、
前記制御部は、前記メモリセルのセット動作を行う場合に、前記第2電極から前記第1電極に向かう方向に電流が流れるように電圧を印加し、
前記N型ポリシリコンは、前記第2電極から前記第1電極に向かう方向に電流が流れるように電圧を印加された場合に前記第2電極と前記可変抵抗素子との間に空乏層が形成されるように構成された
ことを特徴とする半導体記憶装置。 - 第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と、
前記可変抵抗素子の第1の面に接続される第1電極と、
前記可変抵抗素子の第2の面に接続される第2電極と
を備え、
前記第1電極は金属により構成され、
前記第2電極はN型半導体により構成され、
前記制御部は、前記メモリセルのセット動作を行う場合に、前記第2電極から前記第1電極に向かう方向に電流が流れるように電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。 - 前記N型半導体は、N型ポリシリコンである請求項2記載の半導体記憶装置。
- 前記N型半導体は、前記第2電極から前記第1電極に向かう方向に電流が流れるように電圧を印加された場合に前記第2電極と前記可変抵抗素子との間に空乏層が形成されるように構成された請求項2記載の半導体記憶装置。
- 第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と、
前記可変抵抗素子の第1の面に接続される第1電極と、
前記可変抵抗素子の第2の面に接続される第2電極と
を備え、
前記第1電極は金属により構成され、
前記第2電極はP型半導体により構成され、
前記制御部は、前記メモリセルのセット動作を行う場合に、前記第1電極から前記第2電極に向かう方向に電流が流れるように電圧を印加する
ことを特徴とする半導体記憶装置。 - 前記P型半導体は、P型ポリシリコンである請求項5記載の半導体記憶装置。
- 前記第2電極と前記可変抵抗素子との間に形成され、Si−Nの結合を含有する絶縁膜を更に備えた請求項5記載の半導体記憶装置。
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