JP2013122985A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセル間の特性のバラつきを抑制する。
【解決手段】メモリセルアレイは、互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に、可変抵抗素子を備えたメモリセルを配列して構成される。制御回路は、第１配線及び第２配線を選択駆動する。可変抵抗素子は、遷移金属酸化膜により構成される。可変抵抗素子に接続される電極はポリシリコンからなるポリシリコン電極を含む。ポリシリコン電極と可変抵抗素子との間にブロック層が形成される。
【選択図】図６

Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。抵抗変化メモリは、通常、複数のビット線と、これと交差する複数のワード線との交点に、可変抵抗素子と整流素子とを備えたメモリセルをマトリクス状に配列して構成される。

このような抵抗変化メモリのメモリセルは、電圧の印加等により抵抗値が変化する性質を有する可変抵抗素子と、ダイオード等の選択素子とを直列接続して形成される。このようなメモリセルでは、可変抵抗素子や選択素子の特性が変化することが生じ、メモリセル間で特性がばらつくことが生じ得る。したがって、そのような特性変化を抑制したメモリセルが望まれている。

特開２０１１−５４７５８号公報

以下に記載の実施の形態は、メモリセル間の特性のバラつきを抑制することが可能な半導体記憶装置を提供することを目的とする。

以下に説明する実施の形態の半導体記憶装置は、互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイを備える。制御回路は、第１配線及び第２配線を選択駆動する。可変抵抗素子は、遷移金属酸化膜により構成される。可変抵抗素子に接続される電極はポリシリコンからなるポリシリコン電極を含む。ポリシリコン電極と可変抵抗素子との間にブロック層が形成される。

第１の実施の形態に係る不揮発性半導体記憶装置の概略図である。 メモリセルアレイ１０の積層構造１０Ａを示す斜視図である。 メモリセルアレイ１０の積層構造１０Ｂを示す斜視図である。 メモリセルアレイ１０の積層構造１０Ｃを示す斜視図である。 比較例のメモリ層６０の構成を示す断面図である。 第１の実施の形態のメモリ層６０の構成を示す断面図である。 比較例の問題を説明するグラフである。 比較例の問題を説明するグラフである。 第１の実施の形態の効果を説明するグラフである。 第１の実施の形態の効果を説明するグラフである。 第１の実施の形態の効果を説明するグラフである。 第１の実施の形態の効果を説明する。 第１の実施の形態の効果を説明する。 第１の実施の形態の効果を説明する。 第１の実施の形態に係る不揮発性半導体記憶装置の概略図である。

以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、図中の矢印Ｘ、矢印Ｙ、矢印Ｚは互いに直交する方向を表している。

［第１の実施の形態］
先ず、図１を参照して、第１の実施形態に係る不揮発性半導体記憶装置の概略について説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置の概略図である。

図１に示すように、不揮発性半導体記憶装置は、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。

メモリセルアレイ１０は、互いに交差するワード線ＷＬ（ＷＬ１、ＷＬ２）及びビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬとビット線ＢＬとの交差部に配置されたメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）を有する。

ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。メモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）は、Ｘ方向及びＹ方向に形成される面上にマトリクス状に配置されている。

メモリセルＭＣは、直列接続されたダイオードＤＩと可変抵抗素子ＶＲを有する。ダイオードＤＩは、選択されたメモリセルＭＣのみに所望の電流を流すための選択素子として機能するものである。

可変抵抗素子ＶＲは、電圧の印加または電流の供給により低抵抗状態と高抵抗状態とを繰り返し変化させることができる。この２つの状態における抵抗値に基づいて、メモリセルＭＣはデータを不揮発的に記憶する。ダイオードＤＩのアノードは、ワード線ＷＬに接続され、ダイオードＤＩのカソードは、可変抵抗素子ＶＲの一端に接続されている。可変抵抗素子ＶＲの他端は、ビット線ＢＬに接続されている。

ワード線選択回路２０ａは、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）を有する。選択トランジスタＴｒａの一端は、ワード線ＷＬの一端に接続され、選択トランジスタＴｒａの他端は、ワード線駆動回路２０ｂに接続されている。選択トランジスタＴｒａのゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。信号Ｓａの制御により、ワード線選択回路２０ａは、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。

ワード線駆動回路２０ｂは、メモリセルＭＣに記憶されているデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しに必要な電圧をワード線ＷＬへ印加する。また、ワード線駆動回路２０ｂは、データの消去、データの書き込み、データの読み出しに必要な電流をワード線ＷＬへ供給する。

ビット線選択回路３０ａは、複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）を有する。選択トランジスタＴｒｂの一端は、ビット線ＢＬの一端に接続され、選択トランジスタＴｒｂの他端は、ビット線駆動回路３０ｂに接続されている。選択トランジスタＴｒｂのゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。信号Ｓｂの制御により、ビット線選択回路３０ａは、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。

ビット線駆動回路３０ｂは、メモリセルＭＣに記憶されているデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しに必要な電圧をビット線ＢＬへ印加する。ビット線駆動回路３０ｂは、データの消去、データの書き込み、データの読み出しに必要な電流をビット線ＢＬへ供給する。また、ビット線駆動回路３０ｂは、ビット線ＢＬを介して読み出されたデータを外部に出力する。

［積層構造］
次に、図２〜図４を参照して、メモリセルアレイ１０の積層構造について説明する。図２〜図４は、メモリセルアレイ１０の積層構造を示す概略斜視図である。

メモリセルアレイ１０は、図２に示す積層構造１０Ａにて構成されている。積層構造１０Ａは、基板４０の面上に下層から上層へとＺ方向に積層された第１導電層５０、メモリ層６０、及び第２導電層７０を有する。ここで、第１導電層５０は、前述したワード線ＷＬとして機能する。

メモリ層６０は、前述したメモリセルＭＣとして機能する。第２導電層７０は、前述したビット線ＢＬとして機能する。すなわち、積層構造１０Ａ（メモリセルアレイ１０）は、第１導電層５０（ワード線ＷＬ）と第２導電層７０（ビット線ＢＬ）との交差部にメモリ層６０（メモリセルＭＣ）を配置した、所謂、クロスポイント型の構成を有している。

第１導電層５０は、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、導電性材料（例えば、金属など）から形成されている。第１導電層５０は、耐熱性が高く、且つ抵抗値の低い材料から形成されることが望ましい。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。

メモリ層６０は、第１導電層５０上に設けられ、Ｘ方向及びＹ方向においてマトリクス状に配置されている。

第２導電層７０は、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面と接するように形成されている。第２導電層７０は、耐熱性が高く、且つ抵抗値の低い材料から形成されることが望ましい。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。なお、第１導電層５０と第２導電層７０とを同じ材料から形成することもできるし、異なる材料から形成することもできる。

図２に例示をした積層構造１０Ａは、第１導電層５０、メモリ層６０、第２導電層７０を一層ずつ有するものである。すなわち、メモリセルアレイを多層に亘り構成する場合、この第１導電層５０、メモリ層６０、第２導電層７０が交互に形成される。しかしながら、メモリセルアレイ１０は、積層構造１０Ａに限定されない。
例えば、メモリセルアレイ１０は、図３に示す積層構造１０Ｂにて構成されていてもよい。積層構造１０Ｂは、積層構造１０Ａの構成に加えて、さらに上層（Ｚ方向）に絶縁層（図示略）を介して積層された第１導電層５０、メモリ層６０、及び第２導電層７０を有する。

また、メモリセルアレイ１０は、図４に示す積層構造１０Ｃにて構成されていてもよい。積層構造１０Ｃは、積層構造１０Ａの第２導電層７０の上層（Ｚ方向）に形成されたメモリ層６０、及びこのメモリ層６０の上層（Ｚ方向）に形成された第１導電層５０を有する。すなわち、積層構造１０Ｃにおいて、上下のメモリ層６０は、その間の第２導電層７０を共有する。
この第１の実施の形態では、図２の構造を有するものとして説明を行う。

次に、メモリ層６０の構成を説明する。図５は、比較例のメモリ層の構成を示す断面図である。なお、図６は、第１の実施の形態のメモリ層６０の構成を示す断面図である。

図５に示す比較例のメモリ層は、下層から上層へと、電極層６１、ダイオード層６２、電極層６３、ポリシリコン層６４、可変抵抗層６６、可変抵抗層６７、及び電極層６８を有する。可変抵抗層６６、６７の２つの層により、可変抵抗素子ＶＲが形成されている。

電極層６１は、例えば窒化チタン（ＴｉＮ）により形成されている。
ダイオード層６２は、電極層６１の上層に形成されている。ダイオード層６２は、前述したダイオードＤＩとして機能する。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）を有するものとすることができる。

電極層６３は、ダイオード層６２の上層に形成されている。電極層６３は、電極層６１と同様に、窒化チタンにより形成され得る。電極層６１及び６３は、以下に示す「元素群ｇ１」から選択される少なくとも１種類以上の金属、もしくは、「化合物ｇ１」のような「元素群ｇ１」の窒化物、炭化物の何れかから形成してもよい。或いは、電極層６１、６３は、これらの混合体から形成してもよい。

元素群ｇ１：タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）

化合物群ｇ１：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｗ−Ｎ

ポリシリコン層６４は、電極層６３の上層に形成されている。可変抵抗層６６がこのポリシリコン層６４の上層に形成され、更にこの可変抵抗層６６の上層に可変抵抗層６７が形成されている。可変抵抗層６６は遷移金属酸化物により形成される。遷移金属は、例えばハフニウム（Ｈｆ）、マンガン（Ｍｎ）、ジルコニウム（Ｚｒ）などである。ここでは、一例としてハフニウムを選択した例を図示して説明するが、他の遷移金属が用いられた場合にも同様の効果が期待できることは、下記の説明から明らかである。可変抵抗層６６は、酸化ハフニウム（ＨｆＯｘ）により、膜厚５０Ａ程度に形成され得る。可変抵抗層６７は無くても良いが、形成する場合には、酸化チタン（ＴｉＯｘ）により、膜厚８Ａ程度に形成され得る。可変抵抗層６６及び６７は、一体として図１の可変抵抗素子ＶＲとして機能する。可変抵抗層６７の上層には、電極層６８が形成される。電極層６８は、電極層６１及び６３と同一の材料により形成され得る。

次に、図６を参照して、第１の実施の形態のメモリ層６０の構造を説明する。この第１の実施の形態のメモリ層６０は、ポリシリコン層６４と可変抵抗層６６との間に、ブロック層６５を備えている点で、図５の比較例と異なっている。その他は比較例の構成と同一である。図６において、図５と同一の構成要素については同一の符号を付している。
このバリア層６５は、ポリシリコン層６４中のシリコン（Ｓｉ）が、可変抵抗層６６中のハフニウム（Ｈｆ）と結合してハフニウムシリサイド（ＨｆＳｉ）が形成されることを防止するために設けられている。ブロック層６５は、一例として、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、又は酸化シリコン（ＳｉＯ_２）等を材料として、１ｎｍ程度の膜厚を有するように形成され得る。

図５の比較例では、ブロック層６５が無いために、ポリシリコン層６４中のシリコン（Ｓｉ）が、可変抵抗層６６中のハフニウム（Ｈｆ）と結合し、これによりポリシリコン層６４と可変抵抗層６６との界面付近に、ハフニウムシリサイド（ＨｆＳｉ）の層が形成される。
図７は、この図５の比較例における組成物の変化（深さ方向）を示している。可変抵抗層６６のＨｆＯｘ膜を成膜する場合、スパッタリングによりハフニウム（Ｈｆ）を成膜した後にラジカル酸化によりハフニウムを酸化させる工程を用いるのが好ましい。この成膜方法によれば、図７に示すように、深さ方向に酸素の濃度勾配ができる。このような濃度勾配を与えることにより、可変抵抗膜６６において抵抗変化が引き起こされる動作マージンを拡大させることができる。

しかし、スパッタリング及びラジカル酸化によって可変抵抗層６６のＨｆ０_２膜を成膜する場合、次のような問題が生じる。すなわち、図７に示すように、ポリシリコン層６４と可変抵抗層６６との界面付近から離れた可変抵抗層６６では、酸化ハフニウム（ＨｆＯｘ）が形成されているが、界面に近い領域ではＨｆＳｉＯが形成され、更に界面に近い領域では、ハフニウムシリサイド（ＨｆＳｉ）が形成される。ハフニウムシリサイドが多く形成されると、可変抵抗層６６の特性が変化し、所望のスイッチング特性が得られなくなるおそれがある。

また、ポリシリコン層６４と可変抵抗層６６との界面にハフニウムシリサイド（ＨｆＳｉ）が形成されると、フォーミング動作に必要なフォーミング電圧が各メモリセルで大きくばらつく。図８は、Ｈｆのスパッタリング及びラジカル酸化により可変抵抗層６６を形成した場合におけるフォーミング電圧Ｖｆｏｒｍと、その際のフォーミング動作が完了するメモリセルの割合との関係を示したグラフである。図８から明らかなように、Ｈｆのスパッタリング及びラジカル酸化により可変抵抗層６６を形成した場合には、低いフォーミング電圧によりフォーミングが可能になってはいる。しかし、その一方で、ハフニウムシリサイドの影響で、高いフォーミング電圧でもフォーミングが完了しないメモリセルの数が多くなり、メモリセル間でバラツキが大きくなるという問題も生じている。フォーミング電圧のばらつきは、メモリセルアレイのフォーミング動作を行う上で問題となる。

そこで、本実施の形態では、図６のように、ポリシリコン層６４と可変抵抗層６６との間にブロック層６５を形成し、ハフニウムシリサイドの形成を抑制している。これにより、低いフォーミング電圧でフォーミングが可能になるとともに、メモリセル間の特性のバラつきも小さくすることができる。

図９は、Ｘ線光電子分光装置（ＸＰＳ）を用いて、図５、図６のメモリ層の分光特性を計測した結果を示している。図９右側の拡大図に示すように、図５のメモリ層では、ハフニウムシリサイドの結合エネルギーに相当する１４ｅＶ付近にピークが観測されるが、図６のメモリ層ではピークが観測されない。これは、ハフニウムシリサイドが形成されていないことを示している。

図１０は、図５のようにブロック層６５の無いメモリ層と、図６のようにブロック層６５を形成したメモリ層との間のフォーミング動作に関する特性の違いを示すグラフである。図１０から明らかなように、ブロック層６５がある場合（図６）は、無い場合（図５）に比べ、より低いフォーミング電圧によりフォーミング動作を完了することができる。

図１１は、図５のようにブロック層６５の無いメモリ層と、図６のようにブロック層６５を形成したメモリ層との間のリセット動作（メモリセルを高抵抗状態から低抵抗状態に切り替える動作）に関する特性の違いを示すグラフである。図１１から明らかなように、ブロック層６５がある場合（図６）は、無い場合（図５）に比べ、より低いリセット電圧によりリセット動作を完了することができる。

図１２及び図１３を参照して、ブロック層６５の別の効果を説明する。ブロック層６５が形成されることにより、ポリシリコン層６４に、いわゆるバーズビークが形成されることを防止することができ、これによりメモリ層６０の特性のバラつきを抑制することができる。すなわち、メモリ層６０をマトリクス状にエッチングすると、エッチング後のトレンチには層間絶縁膜が埋め込まれる。この層間絶縁膜の影響により、ダイオード層６２、電極層６３、ポリシリコン層６４の側壁に酸化膜６９が形成される。この場合、ブロック層６５が無いと、ポリシリコン層６４では、その側面だけでなく、上面（可変抵抗層６６との界面）にも酸化膜６９Ｂ(バーズビーク）が形成される。このようなバーズビークの形成は、可変抵抗素子ＶＲの特性のバラつきを大きくするので好ましくない。

これに対し、図６のようにブロック層６５を備えたメモリ層の場合、このようなバーズビークは形成されない。したがって、可変抵抗素子ＶＲの特性のバラつきを抑制することができる。

次に、図１４を参照して、このブロック層６５の更に別の効果を説明する。ブロック層６５を設けることで、可変抵抗層６６の酸化ハフニウムの電位障壁が低下させ、これにより動作電圧を低減させることができる。すなわち、図１４に示すように、シリコン窒化膜等で形成されたブロック層６５が無い場合には、酸化ハフニウムの電位障壁が大きく、トンネル電流は流れにくい。このため、フォーミング動作、セット動作、リセット動作ともに高電圧の印加が必要であり、このため消費電力が高止まりするという問題がある。

一方、シリコン窒化膜等で形成されたブロック層６５がある場合、酸化ハフニウムの電位障壁が低下し、可変抵抗層６６とポリシリコン層６４との間には、ブロック層６５のシリコン窒化膜の電位障壁のみが残る。ブロック層６５はその膜厚は１ｎｍ程度と非常に薄いため、トンネル電流を容易に流す。このため、フォーミング動作、セット動作、リセット動作における印加電圧を低減させることができ、消費電力を低減させることができる。

以上説明したように、本実施の形態によれば、ポリシリコン層６４と可変抵抗層６６との間にブロック層６５を形成することにより、メモリセル間の特性のバラつきを抑制することができる。また、動作電圧を低減させ、これにより消費電力を低減することができる。

[第２の実施の形態]
次に、第２の実施の形態に係る半導体記憶装置を図１５を参照して説明する。この実施の形態の半導体記憶装置は、図４のように、ワード線ＷＬとビット線ＢＬとが交互に積層され、その間にメモリセルアレイが形成される構造を有する。すなわち、積層方向で隣接する２つのメモリセルアレイは、ビット線ＢＬ又はワード線を共有する。

図１５は、複数層に亘るメモリセルアレイのうち、２つのメモリセルアレイＬ０、Ｌ１と、それらのメモリセルアレイに接続されるビット線ＢＬ、ワード線ＷＬを示している。メモリセルアレイＬ０、Ｌ１は、ビット線ＢＬを共有している。

メモリセルアレイＬ０、Ｌ１はそれぞれダイオード層６１を含む。メモリセルアレイＬ０、Ｌ１に含まれるダイオード層６１は、いずれもワード線ＢＬからビットＢＬに向かう方向を順方向として形成されている。換言すれば、下層のメモリセルアレイＬ０では、ダイオード層６１は、下層側（ワード線側）から順にｐ型半導体層６１ａ、ｉ型半導体層６１ｂ、ｎ型半導体層６１ｃを備えている。逆に、上層のメモリセルアレイＬ１では、ダイオード層６１は、上層側（ワード線側）から順にｐ型半導体層６１ａ、ｉ型半導体層６１ｂ、ｎ型半導体層６１ｃを備えている。

また、下層のメモリセルアレイＬ０では、ダイオード層６１の上層において、ポリシリコン層６４、ブロック層６５可変抵抗層６６、及び可変抵抗層６７が下から順に形成されている。逆に、上層のメモリセルアレイＬ１では、ダイオード層６１の上層において、ポリシリコン層６４、ブロック層６５可変抵抗層６６、及び可変抵抗層６７が上から順に形成されている。各層のメモリセルアレイの特性を揃えるために、各メモリセルアレイ毎に積層の順序が変えられることがある。

下層のメモリセルアレイＬ０では、ポリシリコン層６４の上に、ＡＬＤ法、及びラジカル窒化を用いることで窒化シリコンのブロック膜６５４を形成することが可能である。
一方、上層のメモリセルアレイＬ１では、酸化ハフニウム（ＨｆＯｘ）からなる可変抵抗膜６６の上層にＳｉＮのブロック膜６５が形成される。この場合、上記のＡＬＤ法及びラジカル窒化を用いる代りに、ＡＬＤ法により薄いＳｉＯ２膜を最初に形成し、その上にプラズマ窒化により窒化シリコン又は酸化窒化シリコンを形成することによりブロック膜６５を形成するのが好ましい。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…メモリセルアレイ、 ２０ａ…ワード線選択回路、 ２０ｂ…ワード線駆動回路、 ３０ａ…ビット線選択回路、 ３０ｂ…ビット線駆動回路、 ６０…メモリ層、 ６１、６３、６６、６８…電極層、 ６２…ダイオード層、 ６４…ポリシリコン層、 ６５…バリア層、 ６６、６７…可変抵抗層、５０、７０…導電層。

Claims (8)

1. 互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、
   前記第１配線及び前記第２配線を選択駆動する制御回路と
   を備え、
   前記可変抵抗素子は、遷移金属酸化膜により構成され、
   前記可変抵抗素子に接続される電極はポリシリコンからなるポリシリコン電極を含み、
   前記ポリシリコン電極と前記可変抵抗素子との間に形成されたブロック層と
   を備え、
   前記遷移金属酸化膜は、ハフニウム（Ｈｆ）の酸化膜であり、
   前記ブロック層は、窒化シリコン、酸化窒化シリコン、又は酸化シリコンにより構成され、
   前記ブロック膜は、前記ポリシリコン電極中のシリコンが前記遷移金属酸化膜中の遷移金属と結合することを防止する機能を有する材料により構成される膜であり、
   前記第１配線及び前記第２配線は、半導体基板に垂直な方向に沿って交互に配設され、
   １本の前記第１配線の下層に形成される第１のメモリセルアレイにおいては、前記ポリシリコン層の上層に第１の前記ブロック層が形成され、更に前記ブロック層上に前記遷移金属酸化膜が形成され、
   前記１本の前記第１配線の上層に形成される第２のメモリセルアレイにおいては、前記遷移金属酸化膜の上層に第２の前記ブロック層が形成され、更に前記ブロック層上に前記ポリシリコン層が形成される
   ことを特徴とする半導体記憶装置。
2. 互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、
   前記第１配線及び前記第２配線を選択駆動する制御回路と
   を備え、
   前記可変抵抗素子は、遷移金属酸化膜により構成され、
   前記可変抵抗素子に接続される電極はポリシリコンからなるポリシリコン電極を含み、
   前記ポリシリコン電極と前記可変抵抗素子との間に形成されたブロック層と
   を備えたことを特徴とする半導体記憶装置。
3. 前記遷移金属酸化膜は、ハフニウム（Ｈｆ）の酸化膜である請求項２記載の半導体記憶装置。
4. 前記ブロック層は、窒化シリコン、酸化窒化シリコン、又は酸化シリコンにより構成される請求項３記載の半導体記憶装置。
5. 前記ブロック膜は、前記ポリシリコン電極中のシリコンが前記遷移金属酸化膜中の遷移金属と結合することを防止する機能を有する材料により構成される膜である請求項２記載の半導体記憶装置。
6. 前記第１配線及び前記第２配線は、半導体基板に垂直な方向に沿って交互に配設され、
   １本の前記第１配線の下層に形成される第１のメモリセルアレイにおいては、前記ポリシリコン層の上層に第１の前記ブロック層が形成され、更に前記ブロック層上に前記遷移金属酸化膜が形成され、
   前記１本の前記第１配線の上層に形成される第２のメモリセルアレイにおいては、前記遷移金属酸化膜の上層に第２の前記ブロック層が形成され、更に前記ブロック層上に前記ポリシリコン層が形成される
   ことを特徴とする請求項２記載の半導体記憶装置。
7. 前記遷移金属酸化膜は、ハフニウム（Ｈｆ）の酸化膜である請求項６記載の半導体記憶装置。
8. 前記ブロック層は、窒化シリコン、酸化窒化シリコン、又は酸化シリコンにより構成される請求項７記載の半導体記憶装置。

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