KR20100041155A - 저항성 메모리 소자 - Google Patents

저항성 메모리 소자 Download PDF

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KR20100041155A
KR20100041155A KR1020080100195A KR20080100195A KR20100041155A KR 20100041155 A KR20100041155 A KR 20100041155A KR 1020080100195 A KR1020080100195 A KR 1020080100195A KR 20080100195 A KR20080100195 A KR 20080100195A KR 20100041155 A KR20100041155 A KR 20100041155A
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oxide
intermediate electrode
memory device
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안승언
김기환
김창정
이명재
강보수
이창범
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삼성전자주식회사
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Abstract

저항성 메모리 소자에 관해 개시되어 있다. 개시된 저항성 메모리 소자에서 저항변화층과 스위칭소자는 동일 수직선 상에 배치되지 않고, 수평 방향으로 이격 배치될 수 있다. 그리고 상기 저항변화층과 상기 스위칭소자 사이에는 이들을 전기적으로 연결하는 중간전극이 구비될 수 있다.

Description

저항성 메모리 소자{Resistive memory device}
본 개시는 저항성 메모리 소자에 관한 것이다.
저항성 메모리 소자(Resistive memory device)는 저항이 특정 전압에서 크게 달라지는 물질, 예컨대 전이 금속 산화물의 저항변화 특성을 이용한 비휘발성 메모리 소자이다. 즉, 저항변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다. 저항성 메모리 소자 중에서 다층 교차점(multi-layer cross point) 메모리 소자는 고집적화에 유리한 이점이 있다.
일반적으로, 저항성 메모리 소자는 저항변화층을 포함하는 스토리지노드(storage node)와 상기 스토리지노드에 전기적으로 연결된 스위칭소자를 포함한다. 여기서 스위칭소자는 그에 연결된 스토리지노드로의 신호 접근(access)을 제어하는 역할을 한다. 그런데 종래의 저항성 메모리 소자에서는 프로그래밍 동작시 스위칭소자가 손상될 수 있다. 이로 인해 소자의 신뢰성이 떨어질 수 있고, 집적도 향상이 어려울 수 있다.
본 발명의 일 측면(aspect)은 저항변화층을 정보 저장 요소로 사용하는 저항성 메모리 소자를 제공한다.
본 발명의 일 실시예는 적어도 하나의 제1 전극; 상기 적어도 하나의 제1 전극과 이격된 적어도 하나의 제2 전극; 및 상기 제1 및 제2 전극 사이에 구비된 것으로, 제1 저항변화층, 제1 스위칭소자 및 이들 사이의 제1 중간전극을 갖는 제1 적층구조물;을 포함하고, 상기 제1 저항변화층은 유효한 저항변화영역인 제1 저항변화영역을 갖고, 상기 제1 저항변화영역과 상기 제1 스위칭소자는 수평 방향으로 이격된 저항성 메모리 소자를 제공한다.
상기 제1 저항변화영역은 상기 제1 전극과 상기 제1 중간전극 사이에 구비될 수 있고, 상기 제1 스위칭소자는 상기 제1 중간전극과 상기 제2 전극 사이에 구비될 수 있다. 이 경우, 상기 제1 전극 상에 상기 제1 전극의 일부를 노출시키는 홀(hole)을 갖는 절연층이 더 구비될 수 있고, 상기 제1 저항변화층은 상기 홀을 통해 노출된 제1 전극과 접촉되도록 구비될 수 있다.
상기 제1 스위칭소자는 상기 제1 전극과 상기 제1 중간전극 사이에 구비될 수 있고, 상기 제1 저항변화영역은 상기 제1 중간전극과 상기 제2 전극 사이에 구비될 수 있다. 이 경우, 상기 제1 중간전극 상에 상기 제1 중간전극의 일부를 노출시키는 홀(hole)을 갖는 절연층이 더 구비될 수 있고, 상기 제1 저항변화층은 상 기 홀을 통해 노출된 제1 중간전극과 접촉되도록 구비될 수 있다.
상기 제1 중간전극은 단차부를 갖거나, 전체적으로 기판에 평행할 수 있다.
상기 제1 중간전극이 상기 단차부를 갖는 경우, 상기 제1 저항변화영역과 상기 제1 스위칭소자는 상기 단차부 양측에 구비될 수 있다.
상기 제1 저항변화층은 금속 산화물을 포함할 수 있다.
상기 금속 산화물은 Ni 산화물, Cu 산화물, Ti 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물 및 이들의 혼합물 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 스위칭소자는 다이오드, 문턱 스위칭 소자 및 바리스터 중 어느 하나일 수 있다.
상기 제1 스위칭소자는 산화물 다이오드일 수 있다.
다수의 상기 제1 전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있고, 상기 제1 전극들과 교차하도록, 다수의 상기 제2 전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있으며, 상기 제1 및 제2 전극의 교차점에 상기 제1 적층구조물이 구비될 수 있다.
본 실시예의 저항성 메모리 소자는 상기 적어도 하나의 제2 전극 위로 이격된 적어도 하나의 제3 전극; 상기 제2 및 제3 전극 사이에 구비된 것으로, 제2 저항변화층, 제2 스위칭소자 및 이들 사이의 제2 중간전극을 갖는 제2 적층구조물;을 더 포함할 수 있고, 상기 제2 저항변화층은 유효한 저항변화영역인 제2 저항변화영 역을 갖고, 상기 제2 저항변화영역과 상기 제2 스위칭소자는 수평 방향으로 이격될 수 있다.
상기 제2 스위칭소자는 상기 제2 전극과 상기 제2 중간전극 사이에 구비될 수 있고, 상기 제2 저항변화영역은 상기 제2 중간전극과 상기 제3 전극 사이에 구비될 수 있다. 이 경우, 상기 제2 스위칭소자는 상기 제1 스위칭소자의 위쪽에 구비될 수 있다.
상기 제2 저항변화영역은 상기 제2 전극과 상기 제2 중간전극 사이에 구비될 수 있고, 상기 제2 스위칭소자는 상기 제2 중간전극과 상기 제3 전극 사이에 구비될 수 있다.
상기 제2 중간전극은 단차부를 갖거나, 전체적으로 기판에 평행할 수 있다.
상기 제2 중간전극이 상기 단차부를 갖는 경우, 상기 제2 저항변화영역과 상기 제2 스위칭소자는 상기 단차부 양측에 구비될 수 있다.
상기 제2 저항변화층은 상기 제1 저항변화층과 동일 물질로 형성될 수 있다.
상기 제2 스위칭소자는 다이오드, 문턱 스위칭 소자 및 바리스터 중 어느 하나일 수 있다.
상기 제2 스위칭소자는 산화물 다이오드일 수 있다.
상기 제1 및 제2 스위칭소자가 다이오드인 경우, 상기 제1 및 제2 스위칭소자의 정류 방향이 동일하거나 반대일 수 있다.
다수의 상기 제2 전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있고, 상기 제2 전극들과 교차하도록, 다수의 상기 제3 전극이 배선 형태를 갖고 서로 평 행하게 배열될 수 있으며, 상기 제2 및 제3 전극의 교차점에 상기 제2 적층구조물이 구비될 수 있다.
본 실시예의 저항성 메모리 소자는 1S(switch)-1R(resistor) 셀 구조를 갖는 다층 교차점 메모리 소자일 수 있다.
본 발명의 실시예에 따른 저항성 메모리 소자에서는 프로그래밍 동작시 스위칭소자의 특성이 열화되는 것이 방지 또는 억제될 수 있다. 따라서 정보 재생시 오류가 방지될 수 있고, 소자의 신뢰성이 향상될 수 있다. 부가해서, 본 발명의 실시예에 따른 저항성 메모리 소자의 구조는 집적도 향상에 유리할 수 있다.
이하, 본 발명의 실시예에 따른 저항성 메모리 소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 소자를 보여주는 사시도이다.
도 1을 참조하면, 기판(미도시) 상에 제1 전극(E11)이 구비되어 있다. 상기 기판은 유리 기판, 하드 플라스틱(hard plastic) 기판 및 플렉시블 플라스틱(flexible plastic) 기판, 실리콘 기판 등으로 구성된 다양한 기판 중 어느 하나일 수 있다. 제1 전극(E11)은 소정 방향, 예컨대, X축 방향으로 연장된 배선 형태를 가질 수 있다. 제1 전극(E11) 위쪽으로 제1 전극(E11)과 이격된 제2 전극(E21) 이 구비될 수 있다. 제2 전극(E21)은 제1 전극(E11)과 교차하는 배선 형태를 가질 수 있다. 예컨대, 제2 전극(E21)은 Y축 방향으로 연장되어 제1 전극(E11)과 수직 교차할 수 있다. 그러나 제1 및 제2 전극(E11, E21)의 연장 방향은 서로 바뀔 수 있고, 제1 및 제2 전극(E11, E21)의 형태도 다양하게 변형될 수 있다. 한편 제1 및 제2 전극(E11, E21)은 반도체 소자 분야에서 사용되는 일반적인 전극 물질로 형성할 수 있고, 단층 또는 다층 구조로 형성할 수 있다. 제1 및 제2 전극(E11, E21)의 물질과 구조는 같거나 다를 수 있다.
제1 및 제2 전극(E11, E21) 사이에 적층구조물(S11)이 구비될 수 있다. 제1 및 제2 전극(E11, E21)이 교차하는 배선 형태를 갖는 경우, 적층구조물(S11)은 제1 및 제2 전극(E11, E21)의 교차부에 구비된 것이라 할 수 있다. 적층구조물(S11)은 저항변화층(R11), 스위칭소자(D11) 및 이들(R11, D11) 사이의 중간전극(M11)을 포함할 수 있다. 저항변화층(R11)은 제1 및 제2 전극(E11, E21) 중 어느 하나, 예컨대, 제1 전극(E11)에 접촉될 수 있고, 스위칭소자(D11)는 제1 및 제2 전극(E11, E21) 중 다른 하나, 예컨대, 제2 전극(E21)에 접촉될 수 있다. 이 경우, 스위칭소자(D11)와 제2 전극(E21) 사이에 콘택전극층(미도시)이 더 구비될 수도 있다. 저항변화층(R11)과 스위칭소자(D11)는 동일한 수직선 상에 배열되지 않고, 수평 방향으로 이격하여 배치될 수 있다. 예컨대, 저항변화층(R11)의 중심과 스위칭소자(D11)의 중심은 Y축 방향으로 이격되어 있을 수 있다. 위에서 보았을 때, 저항변화층(R11)과 스위칭소자(D11) 사이의 최소 거리를 이들 사이의 간격(w1)이라고 하면, 상기 간격(w1)은 0이거나, 0보다 클 수 있다. 본 상세한 설명에서는 상기 간격(w1) 이 0인 경우도 저항변화층(R11)과 스위칭소자(D11)가 수평 방향으로 이격 배치된 것으로 본다. 중간전극(M11)은 저항변화층(R11)과 스위칭소자(D11)를 전기적으로 연결하는 것으로, 저항변화층(R11)의 상면에서 스위칭소자(D11)의 하면까지 연장된 형태를 가질 수 있다. 중간전극(M11)은 전체적으로 상기 기판(미도시)과 평행한 형태를 가질 수 있지만, 다양하게 변형될 수 있다. 저항변화층(R11)과 스위칭소자(D11)의 형태도 다양하게 변화될 수 있다. 예컨대, 도 1에서 저항변화층(R11)은 제1 전극(E1)과 중간전극(M11)의 교차 지점에만 구비된 것으로 도시되어 있지만, 저항변화층(R11)은 상기 교차 지점에서 그 외측으로 확장된 형태를 가질 수 있다. 이 경우, 중간전극(M11)의 하면 전체에 저항변화층(R11)이 구비될 수 있다. 그러나 제1 전극(E1)과 중간전극(M11)의 교차 지점에 존재하는 저항변화층(R11) 영역만 유효한 저항변화영역일 수 있고, 교차 지점에서 벗어난 나머지 영역은 유효하게 작용하지 않는 영역일 수 있다. 따라서 저항변화층(R11)이 제1 전극(E1)과 중간전극(M11)의 교차 지점에서 그 외측으로 확장된 형태를 갖는다고 하더라도 저항변화층(R11)의 유효한 영역과 스위칭소자(D11)는 수평 방향으로 이격된 것이라 할 수 있다. 또한 도 1에서 저항변화층(R11)과 스위칭소자(D11)는 Y축 방향으로 이격 배치되도록 도시되어 있지만, Y축 방향이 아닌 X축 방향으로 이격 배치될 수도 있다. 이 경우, 중간전극(M11)은 X축 방향으로 연장된 형태를 가질 수 있고, 제2 전극(21)의 위치도 바뀔 수 있다. 또한 저항변화층(R11)과 스위칭소자(D11)의 위치는 서로 바뀔 수 있다.
저항변화층(R11)은 가변 저항특성을 갖는 물질, 예컨대, 전이금속 산화 물(TMO : transition metal oxide)로 형성할 수 있다. 보다 구체적으로는, 저항변화층(R11)은 Ni 산화물, Cu 산화물, Ti 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물 및 이들의 혼합물 중 적어도 어느 하나로 형성할 수 있다. 스위칭소자(D11)는 다이오드, 문턱 스위칭 소자(threshold switching device) 또는 바리스터(varistor) 등으로 형성할 수 있다. 스위칭소자(D11)를 다이오드 구조로 형성하는 경우, 상기 다이오드는 pn 다이오드, 백-투-백(back-to-back) pn 다이오드, 쇼트키(schottky) 다이오드, 백-투-백(back-to-back) 쇼트키 다이오드, 터널 다이오드, 버랙터(varactor) 다이오드 또는 제너(zener) 다이오드일 수 있다. 보다 구체적으로 설명하면, 스위칭소자(D11)를 다이오드 구조로 형성하는 경우, 스위칭소자(D11)는 p형 반도체층과 n형 반도체층의 이중층(bilayer) 구조를 가질 수 있다. 여기서, 상기 p형 반도체층과 n형 반도체층은 산화물층일 수 있다. 예컨대, 스위칭소자(D11)는 CuO층과 같은 p형 산화물층과 InZnO층와 같은 n형 산화물층이 순차로 적층된 구조이거나, NiO와 같은 p형 산화물층과 TiO2과 같은 n형 산화물층이 차례로 적층된 구조일 수 있다. CuO층의 경우, 자연적으로 발생한 Cu 결핍(deficiency)에 의해, Cu와 결합하지 못한 O2 -가 도너(donor)로 작용하여 p형 반도체층이 될 수 있다. InZnO층의 경우, 자연적으로 발생한 Zn 간극(interstitial) 및 O 공공(vacancy)에 의해, 격자 외에 존재하거나 O와 결합하지 못한 Zn2 +가 억셉터(acceptor)로 작용하여 n형 반도체가 될 수 있다. 상온에서 용이하게 형성되는 비정질의 산화물층들로 스위칭소자(D11)를 제조할 수 있지만, 결정상의 산화물층으로도 스위칭소자(D11)를 제조할 수 있다. 실리콘 다이오드의 경우, 800℃ 정도의 고온 공정으로 형성해야 하므로, 기판을 선택하는데 제약이 있고, 고온 공정에 따른 다양한 문제들이 발생할 가능성이 있다. 따라서, 상온에서 용이하게 형성되는 산화물층으로 스위칭소자(D11)를 구성할 때, 다양한 이점을 기할 수 있다. 그러나 본 발명에서 스위칭소자(D11)의 물질로 실리콘을 배제하는 것은 아니다. 스위칭소자(D11)는 실리콘이나 그 밖의 다양한 다른 물질로 구성될 수도 있다. 한편, 중간전극(M11)은 반도체 소자에서 사용되는 일반적인 전극 물질로, 단층 또는 다층 구조로 형성할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 저항성 메모리 소자를 보여주는 사시도이다. 본 실시예는 도 1에서 변형된 것이다.
도 2를 참조하면, 중간전극(M12)은 저항변화층(R12)과 스위칭소자(D12) 사이에 단차부를 갖는다. 이때, 중간전극(M12)에서 스위칭소자(D12)가 구비된 일단의 높이가 저항변화층(R12)이 구비된 타단의 높이보다 낮을 수 있다. 따라서 도 2에서 스위칭소자(D12)의 상면의 높이는 도 1의 스위칭소자(D11) 상면의 높이보다 낮을 수 있다. 또한 저항변화층(R12)의 적어도 일부와 스위칭소자(D12)의 적어도 일부는, 측면에서 보았을 때, 오버랩(overlap)될 수 있다. 이와 같이, 중간전극(M12)이 단차부를 가질 때, 메모리 셀(cell)의 높이를 낮출 수 있으므로 집적도 향상에 유리할 수 있다. 도 2의 중간전극(M12)은 도 1의 중간전극(M11)이 변형된 것이고, 도 2에서 제1 전극(E12), 저항변화층(R12), 스위칭소자(D12) 및 제2 전극(E22)의 물 질, 구조 및 형태는 각각 도 1의 제1 전극(E11), 저항변화층(R11), 스위칭소자(D11) 및 제2 전극(E21)의 그것에 대응될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 저항성 메모리 소자를 보여주는 단면도이다.
도 3을 참조하면, 기판(SUB1) 상에 제1 전극(E13)이 구비되어 있다. 기판(SUB1)은 유리 기판, 하드 플라스틱(hard plastic) 기판 및 플렉시블 플라스틱(flexible plastic) 기판, 실리콘 기판 등으로 구성된 다양한 기판 중 어느 하나일 수 있다. 제1 전극(E13)은 도전층을 소정의 모양, 예컨대, 라인 형태로 패터닝하여 형성할 수 있다. 기판(SUB1)과 제1 전극(E13) 상에 제1 전극(E13)의 상면 일부를 노출시키는 홀(hole)(G1)을 갖는 절연층(IL1)이 구비될 수 있다. 절연층(IL1)은 알루미늄 산화물, 티타늄 산화물, 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 형성된 층일 수 있다. 홀(G1)은 경사 식각 공정으로 형성될 수 있고, 그러므로 홀(G1)의 폭은 제1 전극(E13)에 가까워질수록 좁아질 수 있다. 홀(G1)의 폭은 높이에 따라 변화되지 않고, 일정할 수도 있다. 홀(G1)에 의해 노출된 제1 전극(E13)과 접촉된 저항변화층(R13)이 구비될 수 있다. 저항변화층(R13)은 홀(G1) 주위의 절연층(IL1) 상으로 확장될 수 있다. 따라서 저항변화층(R13)의 측면, 즉, 식각면은 제1 전극(E13)과 접촉되지 않을 수 있다. 저항변화층(R13)에서 저항변화 특성에 실제로 기여하는 유효 영역은 제1 전극(E13)과 접촉된 부분이다. 절연층(IL1)의 상면 상에 존재하는 저항변화층(R13)은 제1 전극(E1)과 접촉되어 있지 않으므로 유효하게 작용하지 않을 수 있다. 따라서 저항변화층(R13)의 측면부가 식 각에 의해 손상되더라도 저항변화층(R13)의 저항변화 특성은 열화되지 않고 유지될 수 있다. 절연층(IL1) 상에 저항변화층(R13)과 접촉된 중간전극(M13)이 구비될 수 있다. 중간전극(M13)은 저항변화층(R13) 상부에서 제1 전극(E13)의 일측으로(Y축 방향) 확장된 형태를 가질 수 있다. 따라서 중간전극(M13)의 전체적인 형태는 도 2의 중간전극(M12)과 유사할 수 있다. 중간전극(M13)의 양단 중 저항변화층(R13)과 이격된 일단 상에 스위칭소자(D13)가 구비될 수 있다. 그러므로 저항변화층(R13)은 스위칭소자(D13)와 수평 방향으로 이격되어 있다. 중간전극(M13)에서 스위칭소자(D13)가 구비된 영역을 제외한 나머지 영역과 절연층(IL1) 상에 스위칭소자(D13) 높이의 층간절연층(ILD1)이 구비될 수 있다. 층간절연층(ILD1) 상에 스위칭소자(D13)와 접촉된 제2 전극(E23)이 구비될 수 있다. 제2 전극(E23)은 도전층을 소정의 모양, 예컨대, 라인 형태로 패터닝하여 형성할 수 있고, 제1 전극(E13)과 교차하는 방향으로 연장될 수 있다. 도 3의 저항변화층(R13) 및 중간전극(R13)은 도 1의 저항변화층(R11) 및 중간전극(R11)이 변형된 것이라 할 수 있고, 도 3에서 제1 전극(E13), 스위칭소자(D13) 및 제2 전극(E23)의 물질, 구조 및 형태는 각각 도 1의 제1 전극(E11), 스위칭소자(D11) 및 제2 전극(E21)의 그것에 대응될 수 있다.
도 3의 구조는 다양하게 변형될 수 있다. 예컨대, 절연층(IL1)을 형성하기 전에, 제1 전극(E13) 양측의 기판(SUB1) 상에 제1 전극(E13)과 동일한 높이의 하부절연층을 형성하고, 상기 하부절연층과 제1 전극(E13) 상에 절연층(IL1)을 형성할 수 있다. 또 저항변화층(R13)을 스위칭소자(D13) 아래까지 확장되도록 형성할 수 있다. 이와 같이, 상기 하부절연층을 구비시키고, 저항변화층(R13)을 스위칭소 자(D13) 아래까지 확장시킨 경우, 중간전극(M13)은 전체적으로 기판(SUB1)과 평행한 곧은 형태를 가질 수 있다. 또한, 만약 제1 전극(E13) 상에 스위칭소자(D13)가 구비되고, 스위칭소자(D13) 상에 중간전극(M13)이 구비되며, 중간전극(M13) 상에 저항변화층(R13)이 구비되는 경우, 중간전극(M13) 상에 중간전극(M13)의 상면 일부를 노출시키는 홀(hole)을 갖는 절연층이 형성될 수 있고, 저항변화층(R13)은 상기 노출된 중간전극(M13)과 접촉되도록 구비될 수 있다. 그 밖에도 다양한 변형예가 가능하다.
도 4는 본 발명의 다른 실시예에 따른 저항성 메모리 소자를 보여주는 단면도이다. 본 실시예는 도 3에서 변형된 것이다.
도 4를 참조하면, 기판(SUB2) 상에 제1 전극(E14)이 구비되고, 기판(SUB2)과 제1 전극(E14)을 덮는 저항변화층(R14)이 구비될 수 있다. 저항변화층(R14) 상에 중간전극(M14)이 구비될 수 있다. 중간전극(M14)은 제1 전극(E14)의 위쪽에서 제1 전극(E14)의 일측으로 연장된 형태를 가질 수 있다. 저항변화층(R14)에서 제1 전극(E14)과 접촉된 영역 중 제1 전극(E14)과 중간전극(M14)의 교차부에 존재하는 영역만 유효한 저항변화영역일 수 있다. 중간전극(M14)의 양단 중 제1 전극(E14)과 이격된 일단 상에 스위칭소자(D14)가 구비될 수 있다. 따라서 저항변화층(R14)은 스위칭소자(D14)와 수평 방향으로 이격되어 있다. 도 3에서와 유사하게 층간절연층(ILD2) 및 제2 전극(E24)이 구비될 수 있다. 도 4의 저항변화층(R14) 및 중간전극(R14)은 도 3의 저항변화층(R13) 및 중간전극(R13)이 변형된 것이라 할 수 있고, 도 4에서 기판(SUB2), 제1 전극(E14), 스위칭소자(D14) 및 제2 전극(E24)의 물질, 구조 및 형태는 각각 도 3의 기판(SUB1), 제1 전극(E13), 스위칭소자(D13) 및 제2 전극(E23)의 그것에 대응될 수 있다.
도 4에서도 제1 전극(E14) 양측의 기판(SUB2)과 저항변화층(R14) 사이에 하부절연층이 개재(interpose)될 수 있고, 저항변화층(R14) 및 중간전극(R14)은 기판(SUB2)과 평행한 형태로 구비될 수 있다.
한편, 도 1 내지 도 4에 도시하지는 않았지만, 제2 전극(E21∼E24) 상에 제3 전극이 더 구비될 수 있고, 제2 전극(E21∼E24)과 상기 제3 전극 사이에 저항변화층, 스위칭소자 및 이들 사이의 중간전극을 포함하는 적층구조물(이하, 제2 적층구조물)이 더 구비될 수 있다. 상기 제2 적층구조물에서도 저항변화층과 스위칭소자는 수평 방향으로 이격될 수 있고, 제2 중간전극은 전체적으로 기판과 평행한 곧은 형태를 갖거나, 단차부가 있는 휘어진 형태를 가질 수 있다. 상기 제2 적층구조물 및 상기 제3 전극 등에 대해서는, 차후 도 8 및 도 11을 참조하여 보다 자세하게 설명한다.
도 1 내지 도 3에서 저항변화층(R11∼R13)과 스위칭소자(D11∼D13)의 평면적 크기, 즉, 이들을 위에서 보았을 때의 크기는 서로 유사할 수 있다. 도 4에서도 저항변화층(R14)의 유효한 저항변화영역과 스위칭소자(D14)의 평면적 크기는 유사할 수 있다. 그러나 본 발명의 다른 실시예에 따르면, 저항변화층(R11∼R14)의 유효한 저항변화영역과 스위칭소자(D11∼D14)의 평면적 크기 비는 달리질 수 있다. 예컨대, 스위칭소자(D11∼D14)를 저항변화층(R11∼R14)의 유효한 저항변화영역보다 상대적으로 크게 형성할 수 있다. 이 경우, 스위칭소자(D11∼D14)는 제2 전극(E21∼ E24) 외측으로 확장될 수 있고, 스위칭소자(D11∼D14)가 형성되는 중간전극(M11∼M14)의 일단도 크게 형성될 수 있다. 또한 스위칭소자(D11∼D14)와 제2 전극(E21∼E24) 사이에 스위칭소자(D11∼D14)의 상면 전체를 덮는 콘택전극층이 더 구비될 수 있다. 이렇게, 스위칭소자(D11∼D14)를 크게 형성하면, 스위칭소자(D11∼D14)의 순방향 전류가 커지고 스위칭 특성이 향상될 수 있다. 이러한 변형예에 관련된 도면은 도 10이다. 이에 대해서는 차후에 도 10을 참조하여 다시 설명한다.
이상에서 설명한 바와 같이, 도 1 내지 도 4에서 저항변화층(R11∼R14)의 유효한 저항변화영역은 스위칭소자(D11∼D14)와 수평 방향으로 이격되어 있다. 이렇게, 저항변화층(R11∼R14)의 유효 저항변화영역과 스위칭소자(D11∼D14)를 수평 방향으로 분리시켜 형성하면, 스위칭소자(D11∼D14)의 특성 열화를 억제 또는 방지할 수 있다. 만약, 저항변화층의 유효 저항변화영역과 스위칭소자(다이오드)를 동일 수직선 상에 일렬로 배치시키면, 스위칭소자(다이오드)의 특성, 예컨대, 정류 특성이 쉽게 열화될 수 있다. 보다 구체적으로는, 스위칭소자(다이오드)의 역방향 누설 전류가 증가할 수 있고, 이로 인해, 저항성 메모리 소자는 여러 가지 악영향을 받을 수 있다. 그러나 본 발명의 실시예에서와 같이, 저항변화층(R11∼R14)의 유효 저항변화영역과 스위칭소자(D11∼D14)를 수평 방향으로 서로 이격하여 배치시키면, 스위칭소자(D11∼D14)의 특성 열화를 억제 또는 방지할 수 있다.
도 5는 비교예에 따른 저항성 메모리 소자의 전압(V)-전류(A) 특성을 보여준다. 상기 비교예에 따른 저항성 메모리 소자는 도 1에서 스위칭소자(D11)를 저항변화층(R11) 바로 위쪽에 구비시킨 구조를 갖는다. 이때 중간전극(M11)은 저항변화 층(R11)과 동일한 평면 구조를 갖는다. 이러한 비교예에서 저항변화층으로는 Ni 산화물층을 사용하였고, 중간전극으로는 Pt층을 사용하였으며, 스위칭소자로는 CuO층과 IZO층이 적층된 다이오드를 사용하였다.
도 5에서 양(+)의 전압 쪽에 위치하는 제1 및 제2 그래프(G1, G2)는 각각 저항변화층의 오프(OFF) 및 온(ON) 상태에서의 특성을 나타낸다. 한편, 음(-)의 전압 쪽에서의 제3 및 제4 그래프(G3, G4)는 각각 상기 저항변화층의 프로그래밍 전과 후의 다이오드의 역방향 특성을 나타낸다.
도 5를 참조하면, 제4 그래프(G4)는 제3 그래프(G3)보다 상당히 높은 곳에 위치한다. 이것은 상기 저항변화층의 프로그래밍 후, 스위칭소자(다이오드)의 역방향 누설 전류가 크게 증가되었음을 의미한다. 이는 곧 스위칭소자(다이오드)의 정류 특성이 열화된 것이다. 이와 같이 스위칭소자(다이오드)의 정류 특성이 열화되면, 저항성 메모리 소자의 정보 재생(읽기) 동작시, 센싱 마진(sensing margin)이 작아지고, 재생(읽기) 전류가 원치 않는 방향으로 흐를 가능성이 커진다. 따라서 재생 오류가 발생할 수 있고, 소자의 신뢰성이 저하될 수 있다. 부가적으로, 센싱 마진이 작기 때문에, 하나의 전극 라인에 많은 수의 메모리 셀을 구비시키기 어렵다. 이는 전극 라인이 길어질수록 그 자체의 전기 저항이 커지기 때문에, 센싱이 더욱 어려워지기 때문이다. 따라서 상기 비교예에 따른 저항성 메모리 소자를 어레이 구조로 제조하고자 할 때, 집적도 향상이 용이하지 않을 수 있다.
도 6은 도 1의 구조를 갖는 본 발명의 실시예에 따른 저항성 메모리 소자의 전압(V)-전류(A) 특성을 보여준다. 이때, 저항변화층(R11)으로는 Ni 산화물층을 사 용하였고, 중간전극(M11)으로는 Pt층을 사용하였으며, 스위칭소자(D11)로는 CuO층과 IZO층이 적층된 다이오드를 사용하였다. 즉, 물질 구성은 도 5의 비교예와 동일하다. 다만, 저항변화층(R11)과 스위칭소자(D11)가 수평 방향으로 이격되었다는 점에서 상기 비교예와 차이가 있다.
도 6에서 양(+)의 전압 쪽에 위치하는 제1 및 제2 그래프(G1', G2')는 각각 저항변화층(R11)의 오프(OFF) 및 온(ON) 상태에서의 특성을 나타낸다. 그리고 음(-)의 전압 쪽에서의 제3 및 제4 그래프(G3', G4')는 각각 저항변화층(R11)의 프로그래밍 전 및 후의 스위칭소자(다이오드)(D11)의 역방향 특성을 나타낸다.
도 6을 참조하면, 제3 및 제4 그래프(G3', G4')의 위치는 거의 동일하여 서로 구분하기 어려운 것을 알 수 있다. 이로부터, 도 1과 같이 저항변화층(R11)과 스위칭소자(D11)를 수평 방향으로 이격하여 형성한 경우, 스위칭소자(D11)의 정류 특성의 열화는 방지될 수 있음을 알 수 있다. 즉, 저항변화층(R11)의 프로그래밍 이후에도, 스위칭소자(D11)의 역방향 누설 전류가 증가하지 않고, 낮은 수준에서 유지된다. 따라서 본 발명의 실시예에 따른 저항성 메모리 소자는 비교적 큰 센싱 마진을 가질 수 있다. 또한, 본 발명의 실시예에 따른 저항성 메모리 소자에서는 재생(읽기) 전류가 원치 않는 방향으로 흐르는 것이 억제 또는 방지될 수 있다. 따라서 재생 오류 발생이 억제되고, 소자의 신뢰성이 향상될 수 있다. 부가해서, 하나의 전극 라인에 많은 수의 메모리 셀을 구비시키더라도 용이한 센싱이 가능할 수 있으므로, 소자의 집적도를 향상시키는데 유리할 수 있다.
도 1 내지 도 4의 구조는 본 발명의 실시예에 따른 저항성 메모리 소자의 단 위 셀 구조일 수 있다. 본 발명의 실시예에 따른 저항성 메모리 소자는 도 1 내지 도 4의 구조를 단위 셀 구조로 포함하는 어레이 구조를 가질 수 있다. 그 예들이 도 7, 도 8, 도 10 및 도 11에 도시되어 있다. 도 7, 도 8, 도 10 및 도 11에 도시된 메모리 어레이는 1S(switch)-1R(resistor) 셀 구조, 예컨대, 1D(diode)-1R(resistor) 셀 구조를 갖는 다층 교차점 저항성 메모리 소자일 수 있다.
도 7을 참조하면, 기판(미도시) 상에 다수의 제1 전극(E1)이 구비될 수 있다. 다수의 제1 전극(E1)은 X축 방향으로 연장된 배선 형태를 가질 수 있고, 등간격으로 배열될 수 있다. 다수의 제1 전극(E1)의 상면과 일정 간격 이격된 다수의 제2 전극(E2)이 구비될 수 있다. 다수의 제2 전극(E2)은 Y축 방향으로 연장된 배선 형태를 가질 수 있고, 등간격으로 배열될 수 있다. 각각의 제1 전극(E1)과 제2 전극(E2)은 도 1의 제1 전극(E11)과 제2 전극(E21)에 대응될 수 있고, 이들(E1, E2)의 연장 방향은 서로 바뀔 수 있다.
제1 전극(E1)과 제2 전극(E2)의 교차점에 제1 적층구조물(S1)이 구비될 수 있다. 제1 적층구조물(S1)은 제1 전극(E1) 상에 차례로 적층된 제1 저항변화층(R1), 제1 중간전극(M1) 및 제1 스위칭소자(D1)를 포함할 수 있다. 제1 적층구조물(S1)은 도 1의 적층구조물(S11)에 대응될 수 있다. 도 1의 구조가 다양하게 변형될 수 있듯이 도 7의 구조도 다양하게 변형될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 저항성 메모리 소자를 보여준다. 본 실시예는 도 7에서 변형된 것이다. 도 8의 소자는 도 7의 구조에 제3 전극(E3) 및 제2 적층구조물(S2)이 부가된 구조를 갖는다.
도 8을 참조하면, 다수의 제2 전극(E2)의 상면과 일정 간격 이격하여 다수의 제3 전극(E3)이 구비될 수 있다. 다수의 제3 전극(E3)은 X축 방향으로 연장된 배선 형태를 갖고 등간격으로 구비될 수 있다. 제3 전극(E3)은 제1 전극(E1)의 위쪽, 즉, 제1 저항변화층(R1)들의 위쪽을 지나도록 배치될 수 있다. 제2 전극(E2)과 제3 전극(E3)의 교차점에 제2 적층구조물(S2)이 구비될 수 있다. 제2 적층구조물(S2)은 순차로 적층된 제2 스위칭소자(D2), 제2 중간전극(M2) 및 제2 저항변화층(R2)을 포함할 수 있다. 제2 스위칭소자(D2)는 제1 스위칭소자(D1) 위쪽의 제2 전극(E2) 상에 구비될 수 있고, 제2 저항변화층(R2)은 제1 저항변화층(R1) 위쪽의 제3 전극(E3) 하면에 구비될 수 있다. 제2 중간전극(M2)은 제2 스위칭소자(D2)와 제2 저항변화층(R2) 사이에 그들(D2, R2)을 연결하도록 구비될 수 있다. 제2 저항변화층(R2) 및 제2 중간전극(M2)은 각각 제1 저항변화층(R1) 및 제1 중간전극(M1)과 동일한 물질로 형성될 수 있다. 제2 스위칭소자(D2)는 제1 스위칭소자(D1)와 동일한 적층 구조 또는 제1 스위칭소자(D1)의 역 적층 구조를 가질 수 있다. 따라서 제1 전극(E1), 제1 적층구조물(S1), 제2 전극(E2), 제2 적층구조물(S2) 및 제3 전극(E3)은 회로적으로 도 9a 또는 도 9b와 같은 구조를 가질 수 있다. 도 9a 및 도 9b에서 제1 및 제2 스위칭소자(D1, D2)의 정류 방향은 달라질 수 있다. 또한 도 9a 및 도 9b의 제1 저항변화층(R1)과 제1 스위칭소자(D1)의 위치는 서로 바뀔 수 있고, 제2 저항변화층(R2)과 제2 스위칭소자(D2)의 위치도 서로 바뀔 수 있다.
부가적으로, 도 9a의 구조에서는 제2 전극(E2)을 기준으로 제1 및 제2 스위칭소자(D1, D2)가 회로적으로 상하 대칭적이므로, 제2 전극(E2)을 공통 비트라인으 로 사용해서 제1 및 제2 저항변화층(R1, R2)에 동시에 정보를 기록할 수 있다. 한편, 도 9b의 구조에서는 제1 및 제2 스위칭소자(D1, D2)의 정류 방향이 같기 때문에, 한 번의 프로그래밍 동작으로 제1 및 제2 저항변화층(R1, R2) 중 어느 하나에 정보를 기록할 수 있다.
다시 도 7 및 도 8을 참조하면, 제1 중간전극(M1)은 도 2의 중간전극(M12)과 같이 휘어질 수 있다. 또한, 도 8에서 제2 중간전극(M2)도 도 2의 중간전극(M12)과 유사하게 휘어질 수 있다. 이 경우, 제2 중간전극(M2)의 양단 중 제2 저항변화층(R2)과 접촉된 일단이 제2 스위칭소자(D2)와 접촉된 타단보다 낮게 형성될 수 있다. 또한 제2 저항변화층(R2)의 적어도 일부와 제2 스위칭소자(D2)의 적어도 일부는 측면에서 볼 때 오버랩(overlap)될 수 있다. 이와 같이, 제1 및 제2 중간전극(M1, M2) 중 적어도 하나가 단차부를 갖는 경우, 단위 메모리 셀이 차지하는 공간이 작아지기 때문에 집적도 향상에 유리할 수 있다.
한편, 도 8에 도시하지는 않았지만, 본 발명의 실시예에 따른 다층 교차점 저항성 메모리 소자는 제3 전극(E3) 상에 상기 제1 적층구조물(S1)과 제2 전극(E2)의 적층구조체와 동일한 구조를 갖는 구조체를 더 포함할 수 있다.
또는, 본 발명의 실시예에 따른 다층 교차점 저항성 메모리 소자는 제3 전극(E3) 상에 상기 제1 적층구조물(S1), 제2 전극(E2), 제2 적층구조물(S2) 및 제3 전극(E3)의 적층구조체와 동일한 구조를 갖는 구조체를 적어도 한 세트 이상 더 포함할 수 있다.
또는, 본 발명의 실시예에 따른 다층 교차점 저항성 저항성 메모리 소자는 제3 전극(E3) 상에 상기 제1 적층구조물(S1), 제2 전극(E2), 제2 적층구조물(S2), 제3 전극(E3), 제1 적층구조물(S1) 및 제2 전극(E2)이 차례로 적층된 적층구조체와 동일한 구조를 갖는 구조체를 적어도 한 세트 이상 더 포함할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 저항성 메모리 소자를 보여준다. 본 실시예는 도 7에서 제1 중간전극(M1) 및 제1 스위칭소자(S1)가 변형된 구조를 갖는다.
도 10을 참조하면, 제1 스위칭소자(D1a)의 평면적 크기가 제1 저항변화층(R1)의 평면적 크기보다 상대적으로 크다. 제1 중간전극(M1a)에서 제1 스위칭소자(D1a)가 형성되는 일단의 크기도 제1 저항변화층(R1)이 형성되는 타단의 크기보다 클 수 있다. 이 경우, 제1 스위칭소자(D1a)와 제1 중간전극(M1a)은 제2 전극(E2)의 일측 방향(X축 방향)으로 확장될 수 있다. 이때, 제1 스위칭소자(D1a)와 제2 전극(E2) 사이에는 제1 스위칭소자(D1a)의 상면 전체를 덮는 콘택전극층(미도시)이 더 구비될 수 있다. 이렇게, 제1 스위칭소자(D1a)를 크게 형성하면, 제1 스위칭소자(D1a)의 순방향 전류가 커지고 스위칭 특성이 향상될 수 있다. 도 8의 제1 및 제2 스위칭소자(D1, D2)와 제1 및 제2 중간전극(M1, M2)도 도 10의 제1 스위칭소자(D1a) 및 제1 중간전극(M1a)과 같이 확장된 구조를 가질 수 있다.
도 11은 본 발명의 다른 실시예에 따른 어레이 구조를 갖는 저항성 메모리 소자를 보여주는 단면도이다.
도 11을 참조하면, 기판(SUB1') 상에 다수의 제1 전극(E1')이 구비될 수 있다. 제1 전극(E1')은 소정 방향, 예컨대, X축 방향으로 연장된 배선 형태를 가질 수 있다. 기판(SUB1') 및 다수의 제1 전극(E1') 상에 각 제1 전극(E1')의 다수의 영역을 노출시키는 제1 홀(G1')들을 갖는 제1 절연층(IL1')이 구비될 수 있다. 제1 절연층(IL1')은 알루미늄 산화물, 티타늄 산화물, 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 형성된 층일 수 있다. 각 제1 전극(E1')의 노출된 부분에 접촉된 제1 저항변화층(R1')이 구비될 수 있다. 제1 저항변화층(R1')은 제1 홀(G1') 주위의 제1 절연층(IL1') 상으로 확장된 형태를 가질 수 있다. 제1 절연층(IL1') 상에 제1 저항변화층(R1')과 접촉된 제1 중간전극(M1')이 구비될 수 있다. 제1 중간전극(M1')은 제1 저항변화층(R1') 위쪽에서 제1 전극(E1')의 일측 방향, 예컨대, Y축 방향으로 확장된 형태를 가질 수 있다. 제1 중간전극(M1')의 양단 중 제1 절연층(IL1')과 직접 접촉하는 일단 상에 제1 스위칭소자(D1')가 구비될 수 있다. 제1 스위칭소자(D1') 주위의 제1 중간전극(M1')과 제1 절연층(IL1') 상에 제1 스위칭소자(D1') 높이의 제1 층간절연층(ILD1')이 구비될 수 있다. 제1 층간절연층(ILD1') 상에 제1 스위칭소자(D1')와 접촉된 제2 전극(E2')이 구비될 수 있다. 제2 전극(E2')은 제1 전극(E1')과 교차하는 배선 형태를 가질 수 있다. 도 11에서 제2 전극(E2')은 하나만 도시되어 있지만, 실제로는 다수의 제2 전극(E2')이 구비될 수 있다. 제1 전극(E1'), 제1 절연층(IL1'), 제1 저항변화층(R1'), 제1 중간전극(M1'), 제1 스위칭소자(D1') 및 제2 전극(E2')은 각각 도 3의 제1 전극(E13), 절연층(IL1), 저항변화층(R13), 중간전극(M13), 스위칭소자(D13) 및 제2 전극(E23)에 대응될 수 있다.
각 제2 전극(E2') 상에 다수의 제2 스위칭소자(D2')가 구비될 수 있다. 제2 스위칭소자(D2')는 제1 스위칭소자(D1') 위쪽에 구비될 수 있다. 제2 전극(E2')에서 제2 스위칭소자(D2')가 형성된 영역을 제외한 나머지 영역 및 제1 층간절연층(ILD1') 상에 제2 층간절연층(ILD2')이 구비될 수 있다. 제2 층간절연층(ILD2')의 높이는 제2 스위칭소자(D2')와 같을 수 있다. 제2 층간절연층(ILD2') 상에 각각의 제2 스위칭소자(D2')와 접촉된 제2 중간전극(M2')이 구비될 수 있다. 제2 중간전극(M2')은 제2 스위칭소자(D2') 위쪽에서 그의 일측 방향, 예컨대, Y축의 역방향으로 연장된 형태를 가질 수 있다. 따라서 제2 중간전극(M2')의 연장부는 제1 전극(E1') 위쪽에 위치할 수 있다. 제2 층간절연층(ILD2') 상에 제2 중간전극(M2')을 덮되, 제2 중간전극(M2')의 상면 일부를 노출시키는 제2 홀(G2')을 갖는 제2 절연층(IL2')이 구비될 수 있다. 각 제2 중간전극(M2')의 노출된 부분에 접촉된 제2 저항변화층(R2')이 구비될 수 있다. 제2 저항변화층(R2')은 제2 홀(G2') 주위의 제2 절연층(IL2')으로 확장된 형태를 가질 수 있다. 제2 저항변화층(R2')과 접촉된 제3 전극(E3')이 구비될 수 있다. 제3 전극(E3')은 제2 전극(E2')과 교차하는 배선 형태를 가질 수 있다. 제2 중간전극(M2')과 제3 전극(E3')의 교차부에서 제2 중간전극(M2')에 접촉된 제2 저항변화층(R2') 부분만 유효한 저항변화영역이기 때문에, 제2 저항변화층(R2')의 형태는 다양하게 변화될 수 있다. 따라서 제2 저항변화층(R2')은 도트(dot) 형태 또는 라인 형태로 패터닝되거나, 판상형 구조를 가질 수도 있다. 제2 저항변화층(R2')이 라인 패턴인 경우, 제3 전극(E3')과 동일한 라인 형태를 갖도록 제3 전극(E3')과 함께 패터닝될 수 있다.
도 11에서 제2 전극(E2'), 제2 스위칭소자(D2'), 제2 중간전극(M2'), 제2 저 항변화층(R2') 및 제3 전극(E3')이 구성하는 메모리 셀의 구조도 그 자체로 본 발명의 실시예에 따른 저항성 메모리 소자의 일례가 될 수 있다. 도 11에서 제2 스위칭소자(D2'), 제2 중간전극(M2') 및 제2 저항변화층(R2')의 물질은 각각 도 8의 제2 스위칭소자(D2), 제2 중간전극(M2) 및 제2 저항변화층(R2)의 그것과 동일할 수 있다. 또한 도 11에서 제1 전극(E1')과 제3 전극(E3') 및 이들(E1', E3') 사이의 구성요소들은 도 9a 또는 도 9b와 같은 회로 구성을 가질 수 있다.
도 11에서 제2 중간전극(M2')은 기판(SUB1')에 평행한 곧은 형태로 도시되어 있지만, 제2 중간전극(M2')은 단차부가 있는 휘어진 형태로 형성할 수도 있다. 이를 위해, 제2 층간절연층(ILD2')의 일부를 리세스(recess)하여, 제2 층간절연층(ILD2')에 단차를 만든 후, 단차부에 제2 중간전극(M2')을 형성할 수 있다. 이 경우, 제2 중간전극(M2')의 양단 중 제2 저항변화층(R2')이 형성되는 일단이 타단보다 아래쪽에 위치할 수 있다. 이렇게, 제2 중간전극(M2')을 휘어진 형태로 형성하면, 집적도 향상에 유리할 수 있다.
여기서, 도시하지는 않았지만, 도 11의 제3 전극(E3') 상에 저항변화층, 중간전극 및 스위칭소자를 포함하는 적층구조물과 상기 적층구조물과 접촉된 전극이 한 세트 이상 더 구비될 수 있다. 또한, 도 4의 구조를 단위 셀 구조로 갖는 메모리 어레이 소자의 구현도 가능하다.
부가적으로, 이상에서 설명한 본 발명의 실시예들에 따른 저항성 메모리 소자는 재기록형(rewritable) 메모리나 OTP(one-time programmable) 메모리로 사용될 수 있다. 보다 구체적으로 설명하면, 저항변화층(R11∼R14, R1, R1', R2, R2')이 고저항 상태에서 저저항 상태로 또는 저저항 상태에서 고저항 상태로 가역적으로(reversibly) 변환되는 제1 요소를 포함하는 경우, 본 발명의 실시예에 따른 저항성 메모리 소자는 재기록형(rewritable) 메모리일 수 있다. 상기 제1 요소의 예로는 전술한 가변 저항 특성을 갖는 물질층과 필라멘트 퓨즈(filament fuse) 등을 들 수 있다. 한편, 저항변화층(R11∼R14, R1, R1', R2, R2')이 고저항 상태에서 저저항 상태로 비가역적으로(irreversibly) 변환되는 제2 요소를 포함하는 경우, 한번 프로그램된 메모리 셀은 다시 원상태로 되돌릴 수 없기 때문에, 본 발명의 실시예에 따른 저항성 메모리 소자는 OTP(one-time programmable) 메모리일 수 있다. 상기 제2 요소의 일례로 안티퓨즈(antifuse)가 있고, 이러한 안티퓨즈는 유전 물질, 예컨대, 실리콘 산화물 또는 실리콘 질화물 등으로 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 저항성 메모리 소자의 구성 요소를 보다 다양화할 수 있을 것이고, 구조를 다양하게 변형할 수 있을 것이다. 구체적인 예로, 당업자라면 도 1에서 저항변화층(R11)과 스위칭소자(D11)는 위에서 보았을 때 일부 오버랩(overlap)될 수도 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 저항성 메모리 소자를 보여주는 사시도이다.
도 3 및 도 4는 본 발명의 다른 실시예들에 따른 저항성 메모리 소자를 보여주는 단면도이다.
도 5는 본 발명과 비교되는 비교예에 따른 저항성 메모리 소자의 전압(V)-전류(A) 특성을 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 저항성 메모리 소자의 전압(V)-전류(A) 특성을 보여주는 그래프이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 어레이 구조를 갖는 저항성 메모리 소자를 보여주는 사시도이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 저항성 메모리 소자의 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 어레이 구조를 갖는 저항성 메모리 소자를 보여주는 사시도이다.
도 11은 본 발명의 다른 실시예에 따른 어레이 구조를 갖는 저항성 메모리 소자를 보여주는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
D1, D1' : 제1 스위칭소자 D2, D2' : 제2 스위칭소자
D11∼D14 : 스위칭소자 E1, E1', E11∼E14 : 제1 전극
E2, E2', E21∼E24 : 제2 전극 E3, E3' : 제3 전극
G1, G1', G2' : 홀 IL1, IL1', IL2' : 절연층
M1, M1' : 제1 중간전극 M2, M2' : 제2 중간전극
M11∼M14 : 중간전극 R1, R1' : 제1 저항변화층
R2, R2' : 제2 저항변화층 R11∼R14 : 저항변화층
S1 : 제1 적층구조물 S2 : 제2 적층구조물
S11∼S14 : 적층구조물 SUB1, SUB1', SUB2 : 기판

Claims (22)

  1. 적어도 하나의 제1 전극;
    상기 적어도 하나의 제1 전극과 이격된 적어도 하나의 제2 전극; 및
    상기 제1 및 제2 전극 사이에 구비된 것으로, 제1 저항변화층, 제1 스위칭소자 및 이들 사이의 제1 중간전극을 갖는 제1 적층구조물;을 포함하고,
    상기 제1 저항변화층은 유효한 저항변화영역인 제1 저항변화영역을 갖고,
    상기 제1 저항변화영역과 상기 제1 스위칭소자는 수평 방향으로 이격된 저항성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 저항변화영역은 상기 제1 전극과 상기 제1 중간전극 사이에 구비되고,
    상기 제1 스위칭소자는 상기 제1 중간전극과 상기 제2 전극 사이에 구비된 저항성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제1 스위칭소자는 상기 제1 전극과 상기 제1 중간전극 사이에 구비되고,
    상기 제1 저항변화영역은 상기 제1 중간전극과 상기 제2 전극 사이에 구비된 저항성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 제1 전극 상에 상기 제1 전극의 일부를 노출시키는 홀(hole)을 갖는 절연층이 더 구비되고,
    상기 제1 저항변화층은 상기 홀을 통해 노출된 제1 전극과 접촉되도록 구비된 저항성 메모리 소자.
  5. 제 3 항에 있어서,
    상기 제1 중간전극 상에 상기 제1 중간전극의 일부를 노출시키는 홀(hole)을 갖는 절연층이 더 구비되고,
    상기 제1 저항변화층은 상기 홀을 통해 노출된 제1 중간전극과 접촉되도록 구비된 저항성 메모리 소자.
  6. 제 1 내지 5 항 중 어느 한 항에 있어서,
    상기 제1 중간전극은 단차부를 갖거나, 전체적으로 기판에 평행하고,
    상기 제1 중간전극이 상기 단차부를 갖는 경우, 상기 제1 저항변화영역과 상기 제1 스위칭소자는 상기 단차부 양측에 구비되는 저항성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 제1 저항변화층은 금속 산화물을 포함하는 저항성 메모리 소자.
  8. 제 7 항에 있어서,
    상기 금속 산화물은 Ni 산화물, Cu 산화물, Ti 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물 및 이들의 혼합물 중 적어도 어느 하나를 포함하는 저항성 메모리 소자.
  9. 제 1 항에 있어서,
    상기 제1 스위칭소자는 다이오드, 문턱 스위칭 소자 및 바리스터 중 어느 하나인 저항성 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제1 스위칭소자는 산화물 다이오드인 저항성 메모리 소자.
  11. 제 1 항에 있어서,
    다수의 상기 제1 전극이 배선 형태를 갖고 서로 평행하게 배열되고,
    상기 제1 전극들과 교차하도록, 다수의 상기 제2 전극이 배선 형태를 갖고 서로 평행하게 배열되며,
    상기 제1 및 제2 전극의 교차점에 상기 제1 적층구조물이 구비된 저항성 메모리 소자.
  12. 제 1 항 또는 제 11 항에 있어서,
    상기 적어도 하나의 제2 전극 위로 이격된 적어도 하나의 제3 전극;
    상기 제2 및 제3 전극 사이에 구비된 것으로, 제2 저항변화층, 제2 스위칭소자 및 이들 사이의 제2 중간전극을 갖는 제2 적층구조물;을 더 포함하고,
    상기 제2 저항변화층은 유효한 저항변화영역인 제2 저항변화영역을 갖고,
    상기 제2 저항변화영역과 상기 제2 스위칭소자는 수평 방향으로 이격된 저항성 메모리 소자.
  13. 제 12 항에 있어서,
    상기 제2 스위칭소자는 상기 제2 전극과 상기 제2 중간전극 사이에 구비되고,
    상기 제2 저항변화영역은 상기 제2 중간전극과 상기 제3 전극 사이에 구비된 저항성 메모리 소자.
  14. 제 13 항에 있어서,
    상기 제2 스위칭소자는 상기 제1 스위칭소자의 위쪽에 구비되는 저항성 메모리 소자.
  15. 제 12 항에 있어서,
    상기 제2 저항변화영역은 상기 제2 전극과 상기 제2 중간전극 사이에 구비되고,
    상기 제2 스위칭소자는 상기 제2 중간전극과 상기 제3 전극 사이에 구비된 저항성 메모리 소자.
  16. 제 12 항에 있어서,
    상기 제2 중간전극은 단차부를 갖거나, 전체적으로 기판에 평행하고,
    상기 제2 중간전극이 상기 단차부를 갖는 경우, 상기 제2 저항변화영역과 상기 제2 스위칭소자는 상기 단차부 양측에 구비되는 저항성 메모리 소자.
  17. 제 12 항에 있어서,
    상기 제2 저항변화층은 상기 제1 저항변화층과 동일 물질로 형성된 저항성 메모리 소자.
  18. 제 12 항에 있어서,
    상기 제2 스위칭소자는 다이오드, 문턱 스위칭 소자 및 바리스터 중 어느 하나인 저항성 메모리 소자.
  19. 제 18 항에 있어서,
    상기 제2 스위칭소자는 산화물 다이오드인 저항성 메모리 소자.
  20. 제 12 항에 있어서,
    상기 제1 및 제2 스위칭소자는 다이오드이고,
    상기 제1 및 제2 스위칭소자는 정류 방향이 동일하거나 반대인 저항성 메모리 소자.
  21. 제 12 항에 있어서,
    다수의 상기 제2 전극이 배선 형태를 갖고 서로 평행하게 배열되고,
    상기 제2 전극들과 교차하도록, 다수의 상기 제3 전극이 배선 형태를 갖고 서로 평행하게 배열되며,
    상기 제2 및 제3 전극의 교차점에 상기 제2 적층구조물이 구비된 저항성 메모리 소자.
  22. 제 21 항에 있어서,
    상기 저항성 메모리 소자는 1S(switch)-1R(resistor) 셀 구조를 갖는 다층 교차점 메모리 소자인 저항성 메모리 소자.
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