KR20110072921A - 메모리소자 및 그 동작방법 - Google Patents

메모리소자 및 그 동작방법 Download PDF

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KR20110072921A
KR20110072921A KR1020090130035A KR20090130035A KR20110072921A KR 20110072921 A KR20110072921 A KR 20110072921A KR 1020090130035 A KR1020090130035 A KR 1020090130035A KR 20090130035 A KR20090130035 A KR 20090130035A KR 20110072921 A KR20110072921 A KR 20110072921A
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안승언
김영배
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삼성전자주식회사
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Abstract

메모리소자 및 그 동작방법에 관해 개시되어 있다. 개시된 메모리소자는 메모리셀에 서로 접합된 강유전층과 반도체층을 포함할 수 있다. 상기 강유전층은 p형일 수 있고, 상기 반도체층은 n형일 수 있다. 상기 강유전층과 상기 반도체층의 접합부에 존재하는 공핍영역에 의해 상기 메모리셀은 스위칭 특성을 가질 수 있다. 상기 메모리소자는 상기 강유전층의 분극 변화를 이용하여 정보를 기록하는 소자일 수 있다.

Description

메모리소자 및 그 동작방법{Memory device and method of operating the same}
메모리소자 및 그 동작방법에 관한 것이다.
다양한 비휘발성(non-volatile) 메모리소자 중 저항성 메모리소자는 저항이 특정 전압에서 크게 달라지는 물질, 예컨대, 전이금속 산화물의 저항변화 특성을 이용한 메모리소자이다. 즉, 저항변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다.
일반적으로, 저항성 메모리소자는 저항변화층을 포함하는 스토리지노드(storage node)와 이에 전기적으로 연결된 스위칭소자를 포함한다. 스토리지노드와 스위칭소자는 중간전극을 통해 연결된다. 스위칭소자는 그에 연결된 스토리지노드로의 신호 접근(access)을 제어하는 역할을 한다.
전술한 저항성 메모리소자를 비롯한 다양한 비휘발성 메모리소자의 고집적화 및 고성능화에 대한 요구가 증가하고 있다.
고집적화에 유리하고 우수한 성능을 갖는 메모리소자 및 그 동작방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 서로 접합된 p형 강유전층과 n형 산화물 반도체층을 포함하고, 이들의 접합부에 존재하는 공핍영역에 의해 스위칭 특성을 갖는 제1 메모리셀; 상기 p형 강유전층에 연결된 제1 전극; 및 상기 n형 산화물 반도체층에 연결된 제2 전극;을 포함하는 메모리소자가 제공된다.
상기 p형 강유전층은 산화물을 포함할 수 있다.
상기 p형 강유전층은, 예컨대, PbZrTiO, BaTiO, PbTiO, BiLaTiO, BiTiNbO, PbGeO, PbMnTeO, PbMnTeO, PbCoTeO, PbMnReO 및 PbMnNbO 로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 n형 산화물 반도체층은 이성분계 산화물을 포함할 수 있다.
상기 n형 산화물 반도체층은, 예컨대, Zn 산화물, Ti 산화물, Ta 산화물, Hf 산화물, W 산화물, Al 산화물, Nb 산화물 및 Zr 산화물로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 n형 산화물 반도체층은 삼성분계 이상의 비정질의 복합 산화물을 포함할 수 있다.
상기 p형 강유전층의 두께는 상기 n형 산화물 반도체층보다 두꺼울 수 있다. 예컨대, 상기 p형 강유전층의 두께는 상기 n형 산화물 반도체층 두께의 2배 내지 20배 정도일 수 있다.
상기 제1 전극은 상기 p형 강유전층과 오믹(ohmic) 콘택될 수 있다.
상기 제2 전극은 상기 n형 산화물 반도체층과 오믹 콘택될 수 있다.
다수의 상기 제1 전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있고, 상기 제1 전극들과 교차하도록, 다수의 상기 제2 전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있으며, 상기 제1 및 제2 전극의 교차점에 상기 제1 메모리셀이 구비될 수 있다.
상기 다수의 제2 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 다수의 제3 전극이 더 구비될 수 있고, 상기 제2 및 제3 전극의 교차점에 제2 메모리셀이 더 구비될 수 있다. 상기 제2 메모리셀은 서로 접합된 p형 강유전층과 n형 산화물 반도체층을 포함할 수 있다.
상기 제2 메모리셀은 상기 제1 메모리셀과 동일한 적층 구조 또는 그의 역구조를 가질 수 있다.
본 발명의 다른 측면에 따르면, 서로 접합된 p형 강유전층과 n형 산화물 반도체층을 포함하고, 이들의 접합부에 존재하는 공핍영역에 의해 스위칭 특성을 갖는 제1 메모리셀과, 상기 p형 강유전층에 연결된 제1 전극, 및 상기 n형 산화물 반도체층에 연결된 제2 전극을 포함하는 메모리소자 메모리소자의 동작방법에 있어서, 상기 p형 강유전층이 제1 분극 상태를 갖도록 상기 제1 메모리셀에 제1 전압을 인가하는 단계; 및 상기 p형 강유전층이 제2 분극 상태를 갖도록 상기 제1 메모리 셀에 제2 전압을 인가하는 단계;를 포함하는 메모리소자의 동작방법이 제공된다.
상기 제1 및 제2 전압 중 하나는 양(+)의 전압, 다른 하나는 음(-)의 전압일 수 있다.
상기 제1 전압을 인가하는 단계와 상기 제2 전압을 인가하는 단계는 정보의 기록 단계 또는 소거 단계일 수 있다.
상기 제1 메모리셀의 정보를 읽는 단계를 더 포함하되, 상기 제1 메모리셀의 정보를 읽는 단계는 상기 제1 메모리셀의 전기 저항을 측정하는 단계를 포함할 수 있다. 상기 제1 메모리셀의 전기 저항은 상기 p형 강유전층의 분극 상태에 따라 변할 수 있다.
고집적화에 유리하고 우수한 성능을 갖는 메모리소자를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 메모리소자 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 메모리소자의 단위 구조체를 보여주는 단면도이다.
도 1을 참조하면, 메모리소자는 제1 및 제2 전극(E1, E2) 사이에 메모리셀(MC1)을 포함할 수 있다. 메모리셀(MC1)은 p형 강유전층(10)과 n형 산화물 반도 체층(이하, n형 산화물층)(20)이 적층된 구조를 가질 수 있다. 도시된 바와 같이, 제1 전극(E1) 상에 p형 강유전층(10), n형 산화물층(20) 및 제2 전극(E2)이 순차로 적층될 수 있다. p형 강유전층(10)과 n형 산화물층(20)의 위치는 서로 바뀔 수 있다.
메모리셀(MC1)의 전기 저항은 그에 인가된 전압에 따라 달라질 수 있다. 예컨대, 메모리셀(MC1)은 그에 인가된 전압에 따라 저저항 상태 및 고저항 상태를 가질 수 있다. 이 경우, 상기 저저항 상태는 데이터 '0'에, 상기 고저항 상태는 데이터 '1'에 대응될 수 있다. 이러한 메모리셀(MC1)의 저항 변화는 적어도 p형 강유전층(10)의 유전분극(이하, 분극)의 변화에 기인한 것일 수 있다. 이 같이, 본 실시예의 메모리소자는 p형 강유전층(10)의 분극에 따라 메모리셀(MC1)의 전기 저항이 달라지는 현상을 이용하여 정보를 저장하는 소자일 수 있다. 또한, 메모리셀(MC1)은 p형 강유전층(10)과 n형 산화물층(20)의 접합부에 존재하는 공핍영역(depletion region)에 기인한 스위칭 특성(즉, 정류 특성)을 가질 수 있다. 즉, p형 강유전층(10)과 n형 산화물층(20)이 접합된 구조는 pn 다이오드와 유사하게 정류 작용을 할 수 있다. 따라서 메모리셀(MC1)은 메모리 기능 및 스위칭 기능을 모두 갖는 다기능(multi-function) 유닛이라 할 수 있다.
p형 강유전층(10)은 산화물을 포함할 수 있다. 예컨대, p형 강유전층(10)은 산화물층일 수 있다. 이 경우, p형 강유전층(10)은 PbZrTiO, BaTiO, PbTiO, BiLaTiO, BiTiNbO, PbGeO, PbMnTeO, PbMnTeO, PbCoTeO, PbMnReO 및 PbMnNbO 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 이 물질들은 산소(O) 결핍(deficiency)에 의해, 정공(hole)이 다수 캐리어(majority carrier)가 되는 p형 강유전성 물질들이다. n형 산화물층(20)은, 예컨대, 이성분계 산화물을 포함할 수 있다. 이 경우, n형 산화물층(20)은 Zn 산화물, Ti 산화물, Ta 산화물, Hf 산화물, W 산화물, Al 산화물, Nb 산화물 및 Zr 산화물 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 이 물질들은 다수 캐리어(majority carrier)가 전자인 n형 반도체의 특징을 갖는다. 전술한 이성분계 산화물은 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다. n형 산화물층(20)을 이성분계 산화물로 형성하는 경우, p형 강유전층(10) 상에 적층하는 공정이 용이할 수 있다. n형 산화물층(20)은 삼성분계 이상의 비정질의 복합 산화물을 포함할 수도 있다. 이 경우, n형 산화물층(20)은 상기 이성분계 산화물에 적어도 하나의 원소가 추가된(도핑된) 물질, 예컨대, GaInZnO, HfInZnO 등을 포함할 수 있다. 여기서 구체적으로 개시한 p형 강유전층(10)과 n형 산화물층(20)의 물질들은 예시적인 것에 불과하다. 개시된 물질 이외에 다양한 p형 강유전성 물질 및 n형 반도체 물질들을 사용할 수 있다. 예컨대, p형 강유전층(10)은 비산화물로 구성되거나, 산화물과 비산화물이 복합된 물질로 구성될 수 있다. 또한 n형 산화물층(20)은 서로 다른 복수의 산화물을 포함하도록 구성될 수 있다. 또한, p형 강유전층(10)과 n형 산화물층(20) 각각은 단층 또는 다층 구조를 가질 수 있다.
p형 강유전층(10) 및 n형 산화물층(20)의 두께는 수십 내지 수백 나노미터(nm) 정도일 수 있다. p형 강유전층(10)의 두께는 n형 산화물층(20)의 두께보다 클 수 있다. 예컨대, p형 강유전층(10)은 n형 산화물층(20)보다 수 내지 수십 배 정도 큰 두께를 가질 수 있다. 보다 구체적으로, p형 강유전층(10)은 n형 산화물층(20)보다 2배 내지 20배 정도 두꺼울 수 있다. 만약, p형 강유전층(10)이 200∼800nm 정도의 두께를 갖는 경우, n형 산화물층(20)의 두께는 10∼400nm 정도일 수 있다. p형 강유전층(10)과 n형 산화물층(20)의 두께는 메모리셀(MC1)의 특성(메모리 및 스위칭 특성)에 영향을 줄 수 있다. 앞서 언급한 바와 같이, p형 강유전층(10)을 n형 산화물층(20)보다 상대적으로 두껍게 형성하는 경우, 다시 말해, n형 산화물층(20)을 상대적으로 얇게 형성하는 경우, 메모리셀(MC1)의 특성이 좋아질 수 있다. 이는 p형 강유전층(10)의 유전상수(예컨대, 500∼1000 정도)가 n형 산화물층(20)의 유전상수(예컨대, 50∼100 정도)보다 크기 때문에, n형 산화물층(20)을 상대적으로 얇게 형성함으로써, p형 강유전층(10)과 n형 산화물층(20)에 걸리는 커패시턴스의 차이를 줄일 수 있기 때문이다. 만약, p형 강유전층(10)을 n형 산화물층(20)보다 얇게 형성하는 경우, n형 산화물층(20) 대비 p형 강유전층(10)의 커패시턴스가 과도하게 커질 수 있다. 이 경우, n형 산화물층(20)으로 인한 전기적 특성이 제대로 나타나지 않을 수 있다. 따라서 본 실시예에서는 p형 강유전층(10)을 n형 산화물층(20)보다 상대적으로 두껍게 형성하여, p형 강유전층(10)과 n형 산화물층(20)에 걸리는 커패시턴스의 차이를 줄여줄 수 있다.
제1 전극(E1)은 p형 강유전층(10)과 오믹 콘택(ohmic contact)될 수 있고, 제2 전극(E2)은 n형 산화물층(20)과 오믹 콘택될 수 있다. 이를 위해, 제1 전극(E1)은 p형 강유전층(10)과 오믹 콘택되는 물질로 형성하고, 제2 전극(E2)은 n형 산화물층(20)과 오믹 콘택되는 물질로 형성할 수 있다. 혹은, 제1 전극(E1)과 p형 강유전층(10) 사이에 오믹 콘택층(미도시)을 구비시키거나, 제2 전극(E2)과 n형 산화물층(20) 사이에 오믹 콘택층(미도시)을 구비시킬 수 있다. 제1 및 제2 전극(E1, E2)의 물질은 반도체소자 분야에서 전극 물질로 일반적으로 사용하는 금속이나 도전성 금속화합물(예컨대, 금속산화물) 또는 이들의 혼합물일 수 있다. 제1 및 제2 전극(E1, E2)의 물질은 같을 수 있지만, 다를 수도 있다. 또한 제1 및 제2 전극(E1, E2)은 단층 또는 다층 구조를 가질 수 있다. 제1 및 제2 전극(E1, E2)은 메모리셀(MC1)의 일부로 여길 수도 있다.
앞서 언급한 바와 같이, 본 실시예에 따른 메모리소자는 메모리 기능 및 스위칭 기능을 모두 갖는 다기능(multi-function) 메모리셀(MC1)을 포함한다. 일반적인 메모리소자에서는 메모리요소와 스위칭요소 사이에 이들을 전기적으로 연결하기 위한 중간전극이 요구된다. 즉, 메모리요소와 스위칭요소 사이에 중간전극이 개재(interpose)되는 것이 일반적이다. 상기 중간전극이 없을 때, 스위칭요소가 저항체와 같이 작용하여 소자 동작에 문제가 발생할 수 있다. 그러나 본 실시예에서는 상기 중간전극 없이 메모리 기능 및 스위칭 기능을 모두 갖는 메모리셀(MC1)을 구성할 수 있다. 이때, 메모리셀(MC1)은 그 전체가 산화물로 구성된 산화물 유닛일 수 있다. 이와 같이, 중간전극을 사용하지 않을 경우, 그로 인한 다양한 이점을 얻을 수 있다. 종래와 같이 상기 중간전극을 사용하는 경우, 메모리요소와 스위칭요소의 특징이 개별적이므로, 이들의 특징을 맞춰 주는 것이 용이하지 않을 수 있다. 이러한 문제는 소자가 고집적화될수록 심화될 수 있다. 예컨대, 고집적 소자에서 메모리요소의 정상적인 저항 변화 특성을 확보하기 위해, 스위칭요소의 사이즈(너 비)를 증가시켜 그의 순방향 전류 밀도를 높여줄 필요가 있다. 그래야만 메모리요소의 프로그래밍이 가능할 수 있다. 이와 같이, 스위칭요소의 사이즈(너비)를 증가시켜야 하는 경우, 소자의 스케일 다운(scale down)이 어려울 수 있고, 제조 공정이 용이하지 않을 수 있다. 이렇듯 메모리요소와 스위칭요소를 개별적으로 형성할 때, 스위칭요소의 요구조건(requirement)을 충족시키기 어려우므로, 고집적화가 어려워지고 제조 공정상 문제가 생길 수 있다. 그러나 본 실시예에서는 p형 강유전층(10)과 n형 산화물층(20)을 직접 접촉시켜 메모리 및 스위칭 기능을 모두 갖는 메모리셀(MC1)을 구성한다. 따라서 메모리요소와 스위칭요소를 개별적으로 형성하는데 따른 전술한 문제점으로부터 자유로울 수 있다. 즉, 메모리요소와 개별적인 스위칭요소의 요구조건(requirement) 충족에 대한 부담이 없어질 수 있다. 메모리셀(MC1)의 크기를 줄이더라도, 메모리셀(MC1) 자체의 복합 기능, 즉, 메모리 및 스위칭 기능이 유지될 수 있다. 따라서 메모리소자의 스케일 다운(scale down) 및 고집적화가 쉬워질 수 있다. 또한 중간전극을 형성하지 않으므로, 제조 공정이 단순화되고, 메모리셀의 높이도 낮출 수 있다.
도 2는 도 1의 메모리셀(MC1)에 전압을 인가하기 전, 초기 상태의 p형 강유전층(10)과 n형 산화물층(20)의 에너지밴드 다이어그램의 일례를 보여준다. 도 2에서 참조부호 EC 및 EV 는 각각 전도대(conduction band)의 최하위 에너지레벨 및 가전대(valence band)의 최상위 에너지레벨을 나타낸다. 또한 EF 는 페르미 에너지레벨을 나타낸다. 이러한 참조부호는 도 3에서도 동일하게 사용된다.
도 2를 참조하면, p형 강유전층(10)과 n형 산화물층(20)이 접합됨에 따라, 이들의 접합부에 공핍영역(depletion region)이 형성됨을 알 수 있다.
도 3은 도 1의 메모리셀(MC1)에 역방향 전압을 인가했을 때, p형 강유전층(10)과 n형 산화물층(20)의 에너지밴드 다이어그램의 일례를 보여준다. 즉, 도 3은 도 1의 제1 및 제2 전극(E1, E2)에 각각 음(-)의 전압 및 양(+)의 전압을 인가했을 때, p형 강유전층(10)과 n형 산화물층(20)의 에너지밴드 다이어그램이다.
도 3을 참조하면, 상기 역방향 전압에 의해 n형 산화물층(20)의 에너지밴드가 낮아짐에 따라, 공핍영역이 확대되어 전위 장벽(potential barrier)이 더 높아지게 된다. 따라서 p형 강유전층(10)과 n형 산화물층(20) 사이의 전류의 흐름이 방지/억제되는 정류 현상이 나타난다.
한편, 도 1의 메모리셀(MC1)에 순방향 전압을 인가하면, 즉, 제1 및 제2 전극(E1, E2)에 각각 양(+)의 전압 및 음(-)의 전압을 인가하면, n형 산화물층(20)의 에너지밴드가 높아짐에 따라, p형 강유전층(10)과 n형 산화물층(20) 사이의 전위 장벽(potential barrier)이 낮아져 전류의 흐름이 용이해진다.
도 4는 도 1의 메모리셀(MC1)에 역방향 전압을 인가했을 때, p형 강유전층(10)의 분극 상태를 보여주는 단면도이고, 도 5는 도 1의 메모리셀(MC1)에 순방향 전압을 인가했을 때, p형 강유전층(10)의 분극 상태를 보여주는 단면도이다.
도 4를 참조하면, 메모리셀(MC1)에 소정의 역방향 전압을 인가하면, p형 강유전층(10)은 제1 분극 상태를 갖는다. 여기서, 상기 제1 분극 상태는 쌍극자(1)의 (+)극이 제1 전극(E1) 쪽으로 배열되고, (-)극이 제2 전극(E2) 쪽으로 배열된 상태 이다. 한편, p형 강유전층(10)에 인접한 n형 산화물층(20) 영역은 (+) 전하를 띄게 된다. 또한, 도시하지는 않았지만, n형 산화물층(20)에 인접한 p형 강유전층(10) 영역은 (-) 전하를 띄게 된다. 따라서 p형 강유전층(10)과 n형 산화물층(20)의 접합부에 공핍영역이 형성되고, p형 강유전층(10)과 n형 산화물층(20) 사이에 전류의 흐름은 방지/억제된다.
도 5를 참조하면, 메모리셀(MC1)에 소정의 순방향 전압을 인가하면, p형 강유전층(10)은 제2 분극 상태를 갖는다. 여기서, 상기 제2 분극 상태는 쌍극자(1)의 (-)극이 제1 전극(E1) 쪽으로 배열되고, (+)극이 제2 전극(E2) 쪽으로 배열된 상태이다. 한편, 상기 순방향 전압에 의해 전자가 n형 산화물층(20)으로 공급되고, 정공은 p형 강유전층(10)으로 공급되어 제2 전극(E2)에서 제1 전극(E1) 방향으로 전자가 흐를 수 있다. 이는 제1 전극(E1)에서 제2 전극(E2)으로 전류가 흐른다는 것을 의미한다.
도 4의 메모리셀(MC1)과 도 5의 메모리셀(MC1)은 서로 다른 전기 저항을 갖는다. 도 4의 메모리셀(MC1)은 저저항 상태, 도 5의 메모리셀(MC1)은 고저항 상태에 대응될 수 있다. 이러한 저항 차이는 주로 p형 강유전층(10)의 분극 차이에 기인한 것으로 여겨진다. 그러나 상기 분극 차이 이외에 다른 요인이 더 있을 수도 있다.
도 6은 본 발명의 실시예에 따른 메모리소자의 전압-전류 특성을 보여주는 그래프이다. 이때, 상기 메모리소자는 도 1의 구조를 갖되, 메모리셀(MC1)의 p형 강유전층(10)으로는 PbZrTiO층(즉, PZT층)을 사용하였고, n형 산화물층(20)으로는 ZnO층을 사용하였다. 도 6에서 X축의 전압은 제2 전극(E2)에 인가한 전압을 나타낸다. 이때, 제1 전극(E1)에는 0V의 전압을 인가하였다.
도 6을 참조하면, 음(-) 전압 쪽의 제1 및 제2 그래프(G1, G2)는 메모리셀(PZT/ZnO 구조)에 순방향 전압을 인가했을 때의 특징을 나타낸다. 제1 및 제2 그래프(G1, G2)는 확연히 구분되며, 이들은 각각 상기 메모리셀의 온(ON) 및 오프(OFF) 상태, 즉, 저저항 및 고저항 상태에 대응된다. 양(+)의 전압 쪽에 위치하는 제3 및 제4 그래프(G3, G4)는 상기 메모리셀에 역방향 전압을 인가했을 때의 특징을 나타낸다. 제3 및 제4그래프(G3, G4)의 위치는 거의 동일하여 서로 구분하기 어려운 것을 알 수 있다. 또한, 제3 및 제4그래프(G3, G4)에서 전류는 무시할 수 있을 정도로 낮은 것을 알 수 있다. 이는 상기 메모리셀의 정류 작용에 기인한 것이다.
보다 자세히 설명하면, 0V에서 점차 음(-)의 방향으로 전압을 증가시키면, 전압-전류 특성은 제1 그래프(G1)를 따르다가 소정의 리세트(reset) 전압 이상의 전압이 인가되면, 제2 그래프(G2), 즉, 고저항 상태의 특성을 따를 수 있다. 이 상태에서, 양(+)의 방향으로 전압을 증가시키면, 전압-전류 특성은 제3 그래프(G3)를 따르다가 소정의 세트(reset) 전압 이상의 전압이 인가되면, 제4 그래프(G4)의 특성을 따를 수 있다. 그리고 이 상태에서 다시 음(-)의 방향으로 전압을 증가시키면, 제1 그래프(G1), 즉, 저저항 상태의 특성을 따를 수 있다. 이와 같이, 상기 메모리셀은 그에 인가된 전압에 따라 제1 그래프(G1)에 대응하는 저저항 상태와 제2 그래프(G2)에 대응하는 고저항 상태를 가질 수 있다. 제1 그래프(G1)에 대응하는 저저항 상태에서 제2 그래프(G2)에 대응하는 고저항 상태로 변하는 리세트 동작은 p형 강유전층의 분극이 반전되면서 이루어질 수 있다. 즉, 상기 리세트 전압에 의해 p형 강유전층의 분극이 도 4의 상태에서 도 5의 상태로 변화됨으로써, 상기 메모리셀의 저항 상태는 저저항 상태에서 고저항 상태로 변할 수 있다. 한편, 상기 세트 전압에 의해 상기 메모리셀의 저항 상태가 다시 저저항 상태로 변화되는데, 이는 상기 세트 전압에서 p형 강유전층의 분극이 도 5의 상태에서 도 4의 상태로 변화됨을 의미한다. 이와 같이, 상기 메모리셀의 세트 및 리세트를 위해 양(+)의 전압과 음(-)의 전압을 사용한다. 이는 본 실시에에 따른 메모리셀이 바이폴라(bipolar) 메모리 특성을 갖는 것을 의미한다.
전술한 세트 동작은 상기 메모리셀을 저저항 상태로 만드는 것으로 제1 데이터를 기록하는 동작으로 볼 수 있다. 전술한 리세트 동작은 상기 메모리셀을 고저항 상태로 만드는 것으로 제2 데이터를 기록하는 동작으로 볼 수 있다. 상기 제2 데이터의 기록 동작은 상기 제1 데이터의 소거(erase) 동작으로 볼 수도 있다. 이와 유사하게, 상기 제1 데이터의 기록 동작은 상기 제2 데이터의 소거 동작으로 볼 수도 있다. 이상의 설명에서 세트와 리세트의 개념은 서로 바뀔 수 있다.
한편, 상기 메모리셀에 기록된 정보에 대한 읽기 동작은 상기 메모리셀에 소정의 읽기 전압을 인가하여, 그의 전기 저항을 측정하는 단계를 포함할 수 있다. 도 6에서, 상기 읽기 전압은 약 -10V 내지 -5V 사이에서 선택될 수 있다. 여기서, 측정된 전기 저항이 작으면, 상기 메모리셀에 제1 데이터가 기록된 것을 볼 수 있고, 측정된 전기 저항이 크면, 상기 메모리셀에 제2 데이터가 기록된 것으로 볼 수 있다.
이와 같이, 본 발명의 실시예에 따른 메모리소자는 p형 강유전체의 분극 변화에 따른 메모리셀의 저항 변화를 이용한다. 통상의 FRAM(ferroelectric random access memory)의 경우, 강유전체를 이용하기는 하지만, 강유전체의 분극 변화에 따른 저항 변화를 측정하는 것이 아니라, 상기 강유전체의 분극 정도를 측정한다. 이러한 점에서 본 발명의 실시예에 따른 메모리소자의 읽기 방식은 일반적인 FRAM의 그것과 구분된다.
도 4 내지 도 6을 참조하여 설명한 본 발명의 실시예에 따른 메모리소자의 동작방법을 간략히 정리하면 다음과 같다.
본 발명의 실시예에 다른 메모리소자의 동작방법은 p형 강유전층(10)이 제1 분극 상태를 갖도록 메모리셀(MC1)에 제1 전압을 인가하는 단계와 p형 강유전층(10)이 제2 분극 상태를 갖도록 메모리셀(MC1)에 제2 전압을 인가하는 단계를 포함할 수 있다. 이때, 상기 제1 및 제2 전압 중 하나는 양(+)의 전압이고, 다른 하나는 음(-)의 전압일 수 있다. 예컨대, 상기 제1 전압에 의해 메모리셀(MC1)은 도 4와 같은 상태를 가질 수 있고, 상기 제2 전압에 의해 메모리셀(MC1)은 도 5와 같은 상태를 가질 수 있다. 상기 제1 전압을 인가하는 단계와 상기 제2 전압을 인가하는 단계는 정보의 기록 또는 소거 단계로 여길 수 있다. 상기 동작방법은 메모리셀(MC1)의 정보를 읽는 단계를 더 포함할 수 있다. 메모리셀(MC1)의 정보를 읽는 단계는 메모리셀(MC1)의 전기 저항을 측정하는 단계를 포함할 수 있다. 여기서, 메모리셀(MC1)의 전기 저항은 p형 강유전층(10)의 분극 상태에 따라 달라질 수 있다.
도 7은 본 발명의 실시예에 따른 어레이 구조를 갖는 메모리소자를 보여준다. 본 실시예의 메모리소자는 다층 교차점(multi-layer cross point) 메모리소자이고, 도 1의 메모리셀(MC1)을 포함한다.
도 7을 참조하면, 배선 형태를 갖는 다수의 제1 전극(E10)이 상호 나란히 구비될 수 있다. 제1 전극(E10)은 제1 방향, 예컨대, X축 방향으로 연장될 수 있다. 제1 전극(E10)과 이격된 것으로, 배선 형태를 갖는 다수의 제2 전극(E20)이 상호 나란히 구비될 수 있다. 제2 전극(E20)은 제1 전극(E10)과 교차할 수 있다. 예컨대, 제2 전극(E20)은 제1 전극(E10)과 수직 교차할 수 있다. 이 경우, 제2 전극(E20)의 연장 방향은, 도시된 바와 같이, Y축 방향이다. 제1 및 제2 전극(E10, E20)의 연장 방향은 서로 바뀔 수 있고, 제1 및 제2 전극(E10, E20)의 형태도 다양하게 변형될 수 있다. 제1 및 제2 전극(E10, E20)의 물질 및 구성은 도 1을 참조하여 설명한 제1 및 제2 전극(E1, E2)의 그것과 동일할 수 있다.
제1 전극(E10)과 제2 전극(E20)의 교차점 각각에 제1 메모리셀(MC10)이 구비될 수 있다. 제1 메모리셀(MC10)은 도 1의 메모리셀(MC1)과 동일한 구조를 가질 수 있다. 보다 구체적으로 설명하면, 제1 메모리셀(MC10)은 제1 전극(E10) 상에 순차로 구비된 p형 강유전층(10a) 및 n형 산화물 반도체층(이하, n형 산화물층)(20a)을 포함할 수 있다. 도 7의 p형 강유전층(10a) 및 n형 산화물층(20a)은 각각 도 1의 p형 강유전층(10) 및 n형 산화물층(20)에 대응될 수 있다. p형 강유전층(10a)과 n형 산화물층(20a)의 위치는 서로 바뀔 수 있다. 그 밖에도, 제1 메모리셀(MC10)의 구성은 앞서 설명한 바와 같이 다양하게 변화될 수 있다.
도 7의 제2 전극(E20) 상에 별도의 메모리셀 및 전극이 더 구비될 수 있다. 그 일례가 도 8에 도시되어 있다.
도 8을 참조하면, 제2 전극(E20)의 상면과 일정 간격 이격하여 다수의 제3 전극(E30)이 더 구비될 수 있다. 제3 전극(E30)은 배선 형태를 갖고 상호 나란히 구비될 수 있다. 제3 전극(E30)은 제2 전극(E20)과 교차, 예컨대, 수직 교차할 수 있다. 제3 전극(E30)의 물질 및 구성은 제1 또는 제2 전극(E10, E20)과 동일 혹은 유사할 수 있다. 제2 전극(E20)과 제3 전극(E30)의 교차점에 제2 메모리셀(MC20)이 구비될 수 있다. 제2 메모리셀(MC20)은 서로 접합된 p형 강유전층(10b) 및 n형 산화물 반도체층(이하, n형 산화물층)(20b)을 포함할 수 있다. p형 강유전층(10b) 및 n형 산화물층(20b)의 물질은 각각 도 1의 p형 강유전층(10) 및 n형 산화물층(20)과 동일할 수 있다. 제2 메모리셀(MC20)은 제1 메모리셀(MC20)과 동일한 적층 구조 또는 그 역구조를 가질 수 있다. 도 8에는 제2 메모리셀(MC20)이 제1 메모리셀(MC20)의 역구조를 갖는 경우가 도시되어 있다. 즉, 도 8에서 제2 메모리셀(MC20)은 제2 전극(E20) 상에 순차로 구비된 n형 산화물층(20b)과 p형 강유전층(10b)을 포함한다. 이 경우, 제2 전극(E20)을 기준으로 그 양측의 메모리셀(MC10, MC20)이 대칭적인 구조를 갖기 때문에, 제2 전극(E20)을 공통 비트라인으로 사용해서 두 개의 메모리셀(MC10, MC20)에 동시에 정보를 기록할 수 있다. 그러나 본 발명의 다른 실시예에서는 제2 메모리셀(MC20)에서 n형 산화물층(20b)과 p형 강유전층(10b)의 위치가 서로 바뀔 수 있다. 즉, 제2 메모리셀(MC20)은 제1 메모리셀(MC10)과 동일한 적층 구조를 가질 수 있다. 이 경우, 한 번의 프로그래밍 동작으로 두 개의 메모리 셀(MC10, MC20) 중 어느 하나에 정보를 기록할 수 있다.
도 7 및 도 8에서 제1 및 제2 메모리셀(MC10, MC20)은 원 기둥 형상으로 도시되어 있지만, 이들은 사각 기둥 또는 아래로 갈수록 폭이 넓어지는 형태 등 다양한 변형 형상을 가질 수 있다. 예를 들어, 제1 및 제2 메모리셀(MC10, MC20)은 제1 및 제2 전극(E10, E20)의 교차점과 제2 및 제3 전극(E20, E30)의 교차점 외부로 확장된 구조를 가질 수도 있다.
여기서, 도시하지는 않았지만, 도 8의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(MC10)과 제2 전극(E20)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 더 포함할 수 있다.
또는 도 8의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(MC10), 제2 전극(E20), 제2 메모리셀(MC20) 및 제3 전극(E30)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다.
또는 도 8의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(MC10), 제2 전극(E20), 제2 메모리셀(MC20), 제3 전극(E30), 제1 메모리셀(MC10) 및 제2 전극(E20)이 차례로 적층된 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다.
도 7 및 도 8과 같은 다층 교차점(multi-layer cross point) 메모리소자는 고집적화에 유리한 구조이다. 전극들(E10∼E30)을 교차시키고, 그 사이에 메모리셀(MC10, MC20)을 구비시키되, 이들을 교대로 반복 적층하면, 고집적도를 갖는 대용량의 메모리소자를 구현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 메모리소자의 구조를 다양하게 변형할 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1의 메모리셀은 도 7 및 도 8과 같은 교차점 메모리소자뿐 아니라 그 밖의 다양한 구조의 메모리소자에 적용될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예들에 따른 메모리소자의 단위 구조체를 보여주는 단면도이다.
도 2는 본 발명의 실시예들에 따른 메모리소자의 단위 구조체에 전압을 인가하기 전, p형 강유전층과 n형 산화물층의 에너지밴드 다이어그램이다.
도 3은 본 발명의 실시예들에 따른 메모리소자의 단위 구조체에 역방향 전압을 인가했을 때, p형 강유전층과 n형 산화물층의 에너지밴드 다이어그램이다.
도 4는 본 발명의 실시예들에 따른 메모리소자의 단위 구조체에 역방향 전압을 인가했을 때, p형 강유전층의 분극 상태를 보여주는 단면도이다.
도 5는 본 발명의 실시예들에 따른 메모리소자의 단위 구조체에 순방향 전압을 인가했을 때, p형 강유전층의 분극 상태를 보여주는 단면도이다.
도 6은 본 발명의 실시예에 따른 메모리소자의 전압(V)-전류(A) 특성을 보여주는 그래프이다.
도 7 및 도 8은 본 발명의 실시예에 따른 어레이 구조를 갖는 메모리소자를 보여주는 사시도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 10a, 10b : p형 강유전층 20, 20a, 20b : n형 산화물층
E1, E10 : 제1 전극 E2, E20 : 제2 전극
E3, E30 : 제3 전극 MC1, MC10, MC20 : 메모리셀

Claims (16)

  1. 서로 접합된 p형 강유전층과 n형 산화물 반도체층을 포함하고, 이들의 접합부에 존재하는 공핍영역에 의해 스위칭 특성을 갖는 제1 메모리셀;
    상기 p형 강유전층에 연결된 제1 전극; 및
    상기 n형 산화물 반도체층에 연결된 제2 전극;을 포함하는 메모리소자.
  2. 제 1 항에 있어서,
    상기 p형 강유전층은 산화물을 포함하는 메모리소자.
  3. 제 2 항에 있어서,
    상기 p형 강유전층은 PbZrTiO, BaTiO, PbTiO, BiLaTiO, BiTiNbO, PbGeO, PbMnTeO, PbMnTeO, PbCoTeO, PbMnReO 및 PbMnNbO 로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 메모리소자.
  4. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 n형 산화물 반도체층은 이성분계 산화물을 포함하는 메모리소자.
  5. 제 4 항에 있어서,
    상기 n형 산화물 반도체층은 Zn 산화물, Ti 산화물, Ta 산화물, Hf 산화물, W 산화물, Al 산화물, Nb 산화물 및 Zr 산화물로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 메모리소자.
  6. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 n형 산화물 반도체층은 삼성분계 이상의 비정질의 복합 산화물을 포함하는 메모리소자.
  7. 제 1 항에 있어서,
    상기 p형 강유전층은 상기 n형 산화물 반도체층보다 큰 두께를 갖는 메모리소자.
  8. 제 7 항에 있어서,
    상기 p형 강유전층의 두께는 상기 n형 산화물 반도체층 두께의 2배 내지 20배인 메모리소자.
  9. 제 1 항에 있어서,
    상기 제1 전극은 상기 p형 강유전층과 오믹(ohmic) 콘택되고,
    상기 제2 전극은 상기 n형 산화물 반도체층과 오믹 콘택된 메모리소자.
  10. 제 1 항에 있어서,
    다수의 상기 제1 전극이 배선 형태를 갖고 서로 평행하게 배열되고,
    상기 제1 전극들과 교차하도록, 다수의 상기 제2 전극이 배선 형태를 갖고 서로 평행하게 배열되며,
    상기 제1 및 제2 전극의 교차점에 상기 제1 메모리셀이 구비된 메모리소자.
  11. 제 10 항에 있어서,
    상기 다수의 제2 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 다수의 제3 전극; 및
    상기 제2 및 제3 전극의 교차점에 구비된 제2 메모리셀;을 더 포함하고,
    상기 제2 메모리셀은 서로 접합된 p형 강유전층과 n형 산화물 반도체층을 구비하는 메모리소자.
  12. 제 11 항에 있어서,
    상기 제2 메모리셀은 상기 제1 메모리셀과 동일한 적층 구조 또는 그의 역구조를 갖는 메모리소자.
  13. 청구항 1이 기재된 메모리소자의 동작방법에 있어서,
    상기 p형 강유전층이 제1 분극 상태를 갖도록 상기 제1 메모리셀에 제1 전압을 인가하는 단계; 및
    상기 p형 강유전층이 제2 분극 상태를 갖도록 상기 제1 메모리셀에 제2 전압 을 인가하는 단계;를 포함하는 메모리소자의 동작방법.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 전압 중 하나는 양(+)의 전압이고, 다른 하나는 음(-)의 전압인 메모리소자의 동작방법.
  15. 제 13 항에 있어서,
    상기 제1 전압을 인가하는 단계와 상기 제2 전압을 인가하는 단계는 정보의 기록 단계 또는 소거 단계인 메모리소자의 동작방법.
  16. 제 13 항에 있어서,
    상기 제1 메모리셀의 정보를 읽는 단계를 더 포함하되,
    상기 제1 메모리셀의 정보를 읽는 단계는 상기 제1 메모리셀의 전기 저항을 측정하는 단계를 포함하고, 상기 제1 메모리셀의 전기 저항은 상기 p형 강유전층의 분극에 따라 변하는 메모리소자의 동작방법.
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