WO2014148872A1 - 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법 - Google Patents

양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법 Download PDF

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배윤철
이아람
백광호
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the present invention relates to a switching device, and more particularly to a two-terminal switching device having a bidirectional switching characteristic.
  • Flash memory which is currently commercially available as a resistance change memory, uses a change in threshold voltage due to storing or removing charges in the charge storage layer.
  • the charge storage layer may be a floating gate that is a polysilicon layer or a charge trap layer that is a silicon nitride layer.
  • next-generation resistive memory devices having low power consumption and high integration compared to the flash memory devices have been studied. Examples of the next generation resistive memory devices include a phase change memory device (PRAM), a magnetoresistive random access memory (MRAM), and a resistance change memory device (ReRAM).
  • PRAM phase change memory device
  • MRAM magnetoresistive random access memory
  • ReRAM resistance change memory device
  • the resistive memory element In order to implement the resistive memory element as an array, it is common to have a resistive element exhibiting memory characteristics and a selection element electrically connected to the resistive element.
  • the selection device may be a transistor or a diode.
  • transistors are limited in device size reduction due to short channel effects such as punch through.
  • a general diode since a general diode only flows current in one direction, there is a disadvantage that it is not suitable for a bipolar device that exhibits resistance change characteristics at both polarities, such as a resistive device.
  • the transistor is not suitable for high integration since the gate electrode, the source / drain regions, and the source / drain electrodes must be formed.
  • Korean Patent Laid-Open Publication No. 2011-0074354 discloses a memory device in which a pair of PN diodes are formed at both ends of a bipolar memory element.
  • the characteristics of the PN diode formed at the bottom of the bipolar memory and the characteristics of the PN diode formed at the top of the bipolar memory may be difficult to be symmetrical with each other.
  • a forward electric field is applied to one of the two PN diodes
  • a reverse electric field is applied to the other, so that normal memory operation may be difficult because the forward current density is reduced by the reverse current density.
  • An object of the present invention is to provide a resistive memory device cross-point array having an improved degree of integration, including a two-terminal switching element having a bidirectional switching characteristic and a symmetrical device operating characteristic and one two-terminal switching element in a unit cell; And to provide a method for their preparation.
  • the two-terminal switching element includes a first electrode and a second electrode.
  • a pair of first conductivity type metal oxide semiconductor layers electrically connected to the first electrode and the second electrode are disposed.
  • a second conductive metal oxide semiconductor layer is disposed between the first conductive metal oxide semiconductor layers.
  • the first conductivity type metal oxide semiconductor layers may be the same material layers.
  • One of the first conductive type and the second conductive type may be a P type, and the other may be an N type.
  • the P-type metal oxide semiconductor layers may have a band gap of 3 eV or less.
  • the P-type metal oxide semiconductor layer may be 30% to 50% larger than the case where the atomic ratio of oxygen satisfies the stoichiometric ratio.
  • the P-type metal oxide semiconductor layer may be CuO x (1.1 ⁇ x ⁇ 1.5) or CoO x (1.1 ⁇ x ⁇ 1.5).
  • the N-type metal oxide semiconductor layer is ZnO, SnO 2 , In 2 O 3 , Ga 2 O 3 , InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO 2 , CeO 2 , Al 2 O 3 , Ta 2 O 5 , LaO 2, NbO 2, LiNbO 3, BaSrTiO 3, SrTiO 3, ZrO 2, SrZrO 3, Nb -doped SrTiO 3, Cr-doped SrTiO 3, and Cr in a metal oxide selected from the group consisting of doped SrZrO 3 can makil have.
  • the resistive memory element cross-point array has a first end electrode and a second end electrode.
  • a switching layer is disposed between the first end electrode and the second end electrode.
  • the switching layer includes a pair of first conductivity type metal oxide semiconductor layers and a second conductivity type metal oxide semiconductor layer disposed between the first conductivity type metal oxide semiconductor layers.
  • a bipolar variable resistor layer is disposed between the switching layer and the second end electrode.
  • the variable resistor layer may be a magnetic tunnel junction (MTJ) structure or a resistance change memory layer.
  • MTJ magnetic tunnel junction
  • An intermediate electrode may be positioned between the switching layer and the variable resistor layer.
  • the first end electrode and the intermediate electrode may be the same material layer.
  • Another aspect of the present invention to achieve the above object provides a method of manufacturing a two-terminal switching device.
  • a first conductivity type lower metal oxide semiconductor layer is formed on the first electrode.
  • a second conductivity type metal oxide semiconductor layer is formed on the first conductivity type lower metal oxide semiconductor layer.
  • a first conductive upper metal oxide semiconductor layer is formed on the second conductive metal oxide semiconductor layer.
  • a second electrode is formed on the first conductive upper metal oxide semiconductor layer.
  • the resultant on which the second electrode is formed may be annealed.
  • the annealing may comprise heat treatment or UV treatment.
  • the first conductivity type metal oxide semiconductor layers may be the same material layers.
  • One of the first conductive type and the second conductive type may be a P type, and the other may be an N type.
  • the P-type metal oxide semiconductor layers may have a band gap of 3 eV or less.
  • the P-type metal oxide semiconductor layer may be 30% to 50% larger than the case where the atomic ratio of oxygen satisfies the stoichiometric ratio.
  • the P-type metal oxide semiconductor layer may be CuO x (1.1 ⁇ x ⁇ 1.5) or CoO x (1.1 ⁇ x ⁇ 1.5).
  • the N-type metal oxide semiconductor layer is ZnO, SnO 2 , In 2 O 3 , Ga 2 O 3 , InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO 2 , CeO 2 , Al 2 O 3 , Ta 2 O 5 , LaO 2, NbO 2, LiNbO 3, BaSrTiO 3, SrTiO 3, ZrO 2, SrZrO 3, Nb -doped SrTiO 3, Cr-doped SrTiO 3, and Cr in a metal oxide selected from the group consisting of doped SrZrO 3 can makil have.
  • a switching layer including a first conductivity type lower metal oxide semiconductor layer, a second conductivity type metal oxide semiconductor layer, and a first conductivity type upper metal oxide semiconductor layer is formed on the first end electrode.
  • a second end electrode is formed on the switching layer.
  • a variable resistance layer is formed on the first end electrode before forming the switching layer or on the switching layer before forming the second end electrode.
  • the resulting product with the switching layer can be annealed.
  • the annealing may comprise heat treatment or UV treatment.
  • variable resistor layer may be a bipolar variable resistor layer, for example, a magnetic tunnel junction (MTJ) structure or a resistance change memory layer.
  • MTJ magnetic tunnel junction
  • An intermediate electrode may be formed between the switching layer and the variable resistor layer.
  • the first or second end electrode adjacent to the switching layer and the intermediate electrode may be the same material layer.
  • the two-terminal switching device comprises a pair of first conductivity type metal oxide semiconductor layers and a second conductivity type metal oxide semiconductor layer disposed between the first conductivity type metal oxide semiconductor layers, It can exhibit bidirectional switching characteristics that are symmetrical to each other.
  • the two-terminal switching device can be used to improve the degree of integration of the resistive memory device cross-point array.
  • FIG. 1 is a cross-sectional view showing a two-terminal switching device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a unit cell of a resistive memory device cross-point array according to an exemplary embodiment of the present invention.
  • FIG 3 is a cross-sectional view illustrating a unit cell of a resistive memory device cross-point array according to another exemplary embodiment of the present invention.
  • 4A and 4B are schematic diagrams for describing a method of writing a resistive memory device cross-point array according to an exemplary embodiment of the present invention.
  • FIG. 5 is a graph showing a Rutherford Backscattering Spectroscopy (RBS) peak for a CoO x film obtained during Preparation of Preparation Example 1.
  • RBS Rutherford Backscattering Spectroscopy
  • 6A and 6B are graphs showing current-voltage characteristics of P-N-P switching devices manufactured through Preparation Examples 1 to 4;
  • FIG. 8 is a graph showing the current-voltage characteristics of the variable resistance device manufactured through Preparation Example 6.
  • 9A and 9B are graphs showing current-voltage characteristics of a device including a P-N-P switching device and a variable resistance device connected in series.
  • a layer is referred to herein as being “on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.
  • the directional expression of the upper side, the upper side, and the upper side may be understood as the meaning of the lower side, the lower side, the lower side, or the side, the side, the side, and the like.
  • the expression of the spatial direction should be understood in the relative direction and not limitedly as it means the absolute direction.
  • the "first” or “second” is not intended to limit any of the components herein, but should be understood as a term for distinguishing the components.
  • FIG. 1 is a cross-sectional view showing a two-terminal switching device according to an embodiment of the present invention.
  • a two-terminal switching element is a pair of electrical connections electrically connected to a first electrode 100, a second electrode 300, the first electrode 100, and the second electrode 300, respectively.
  • the first conductive type and the second conductive type may be opposite types to each other, and one P type and the other may be N type. Therefore, the two-terminal switching device may have a structure of P-N-P or N-P-N.
  • a depletion layer may be formed on the entirety of the second conductivity type metal oxide semiconductor layer 220.
  • a current may also be conducted to a portion of the second conductive metal oxide semiconductor layer 220 that is subjected to reverse bias among both surfaces of the second conductive metal oxide semiconductor layer 220 that are in contact with the first conductive metal oxide semiconductor layers 210 and 230.
  • the two-terminal switching element may be turned on, and may have both a positive threshold voltage and a negative threshold voltage, thereby implementing bidirectional switching.
  • the second conductivity type metal oxide semiconductor layer 220 may have a thickness thinner than that of each of the first conductivity type metal oxide semiconductor layers 210 and 230. In this case, the absolute value of the threshold voltage can be lowered.
  • Each of the first conductivity type metal oxide semiconductor layers 210 and 230 may have a thickness of about 10 nm to about 100 nm, preferably about 30 nm or less.
  • the second conductivity type metal oxide semiconductor layer 220 may have a thickness of about 1 nm to about 20 nm, preferably about 5 nm or less.
  • the first conductivity type metal oxide semiconductor layers 210 and 230 may be a lower metal oxide semiconductor layer 210 having a first conductivity type and an upper metal oxide semiconductor layer 230 having a first conductivity type.
  • the upper and lower metal oxide semiconductor layers 210 and 230 may be the same material layer and have substantially the same thickness. In this case, the symmetry of the two-terminal switching device can be improved.
  • the present invention is not limited thereto, and the lower metal oxide semiconductor layer 210 having the first conductivity type and the upper metal oxide semiconductor layer 230 having the first conductivity type may be different materials as long as the conductivity type is the same.
  • the lower metal oxide semiconductor layer 210 having the first conductivity type and the upper metal oxide semiconductor layer 230 having the first conductivity type may have different thicknesses.
  • the second conductive metal oxide semiconductor layer 220 may be an N-type metal oxide semiconductor layer.
  • the second conductivity type metal oxide semiconductor layer 220 may be a P type metal oxide semiconductor layer.
  • the P-type metal oxide semiconductor layers are, for example, NiO x (1.1 ⁇ x ⁇ 1.5), FeO x (1.1 ⁇ x ⁇ 1.5), CoO x (1.1 ⁇ x ⁇ 1.5), PdO x (1.1 ⁇ x ⁇ 1.5), CuAlO x (1.8 ⁇ x ⁇ 3), CuGaO x (1.8 ⁇ x ⁇ 3), SrCu 2 O x (1 ⁇ x ⁇ 1.8), RhO x (1.1 ⁇ x ⁇ 1.5), CrO x (1.1 ⁇ x ⁇ 1.5), CuO x (1.1 ⁇ x ⁇ 1.5), Cu x O (1.5 ⁇ x ⁇ 2), SnO x (1.1 ⁇ x ⁇ 1.5), Ag x O (1.5 ⁇ x ⁇ 2), LaMnO x (2.5 ⁇ x ⁇ 3 ), YBaCu 2 O x (3.5 ⁇ x ⁇ 4 ), PCMO (PrCaMnO 3 ), LCMO (LaCaMnO 3 ), LSMO (
  • the N-type metal oxide semiconductor layers include ZnO, SnO 2 , In 2 O 3 , Ga 2 O 3 , InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO 2 , CeO 2 , Al 2 O 3 , Ta 2 O 5 , LaO 2, NbO 2, LiNbO 3 , BaSrTiO 3, SrTiO 3, ZrO 2, SrZrO 3, Nb -doped SrTiO 3, Cr-doped SrTiO 3, and Cr in a metal oxide makil selected from the group consisting of doped SrZrO 3 Can be.
  • the P-type metal oxide semiconductor layer may have a bandgap of 3 eV or less, for example, 2 eV or less. In this case, the current density of the P-type metal oxide semiconductor layer can be greatly improved.
  • the P-type metal oxide semiconductor layer may have a bandgap of 1 eV or more. P-type metal oxide semiconductor layer that satisfies this is an example, CuO x (1.1 ⁇ x ⁇ 1.5, band gap is 1.2 to 1.4 eV) or CoO x (1.1 ⁇ x ⁇ 1.5, band gap is 1.4 to 1.6 eV) Can be.
  • the P-type metal oxide semiconductor layer may be 10% to 50%, specifically 30% to 50% larger than the case where the atomic ratio of oxygen to metal satisfies the stoichiometric ratio.
  • the P-type metal oxide semiconductor layer satisfying this may also be CuO x (1.1 ⁇ x ⁇ 1.5) or CoO x (1.1 ⁇ x ⁇ 1.5).
  • the first electrode 100 and the second electrode 300 may be formed of a material capable of making ohmic contact with the first conductive metal oxide semiconductor layers 210 and 230, which are in contact with the first electrode 100 and the second electrode 300, respectively.
  • the first electrode 100 and the second electrode 300 may be Al, W, Pt, Ti, TiN, TaN, WN, or Cu.
  • Method of manufacturing a two-terminal switching device comprises the steps of forming a first conductivity type lower metal oxide semiconductor layer 210 on the first electrode (100); Forming a second conductivity type metal oxide semiconductor layer (220) on the first conductivity type lower metal oxide semiconductor layer (210); Forming a first conductivity type upper metal oxide semiconductor layer (230) on the second conductivity type metal oxide semiconductor layer (220); And forming a second electrode 300 on the first conductivity type upper metal oxide semiconductor layer 230.
  • an upper metal oxide semiconductor having a first electrode 100, a lower metal oxide semiconductor layer 210 having a first conductivity type, a second conductive metal oxide semiconductor layer 220, and a first conductivity type
  • the layer 230 and the second electrode 300 are sequentially formed to form a two-terminal switching element.
  • the first conductive type and the second conductive type may be opposite types to each other, one P type and the other N type.
  • the two-terminal switching element may have a structure of P-N-P or N-P-N.
  • the first electrode 100, the lower metal oxide semiconductor layer 210 having a first conductivity type, the second conductive metal oxide semiconductor layer 220, and the upper metal oxide semiconductor layer having a first conductivity type ( 230, and the second electrode 300 may be formed using a sputtering method using a suitable target.
  • sputtering may be performed in a mixed atmosphere of inert gas and oxygen.
  • metal vacancy can be formed in the P-type metal oxide semiconductor layer, and the current density of the P-type metal oxide semiconductor layer can be improved.
  • PVD physical vapor deposition
  • PLD Pulsed Laser Deposition
  • MBE Molecular Beam Epitaxy
  • CVD Chemical Vapor Deposition
  • annealing such as heat treatment, UV treatment, or a plurality of combinations thereof may be performed.
  • the on current density and the on / off ratio of the two-terminal selection device can be improved and the threshold voltage (turn-on voltage) can be lowered.
  • the heat treatment may be heat treatment using Rapid Thermal Annealing (RTA) or furnace.
  • the UV treatment may be annealing using a UV lamp and may be performed using UV-C (UV in the wavelength range of 100-280 nm).
  • FIG. 2 is a cross-sectional view illustrating a resistive memory device cross-point array according to an exemplary embodiment of the present invention, and is illustrated in a unit cell.
  • the resistive memory device cross-point array includes a first end electrode 150 and a second end electrode 350 crossing the top of the first end electrode 150.
  • the switching layer 200 and the variable resistor layer 500 which are sequentially stacked at the intersections of the end electrodes 150 and 350 are disposed.
  • the present invention is not limited thereto, and the switching layer 200 may be stacked on the variable resistor layer 500.
  • the intermediate electrode 400 may be disposed between the switching layer 200 and the variable resistor layer 500.
  • the first end electrode 150, the switching layer 200, and the intermediate electrode 400 may constitute a two-terminal switching element SD.
  • the intermediate electrode 400 and the variable resistor layer ( 500 and the second end electrode 350 may constitute a variable resistance element RM.
  • the first end electrode 150 may serve as a word line or an additional word line may be connected to the first end electrode 150.
  • the second end electrode 350 may serve as a bit line or an additional bit line may be connected to the second end electrode 350.
  • annealing may be performed.
  • Annealing may be heat treatment, UV treatment, or a composite treatment in which a plurality of them are applied. In this case, the on current density and the on / off ratio of the two-terminal selection device SD can be improved and the threshold voltage can be lowered.
  • the heat treatment may be heat treatment using Rapid Thermal Annealing (RTA) or furnace.
  • RTA Rapid Thermal Annealing
  • the UV treatment may be annealing using a UV lamp and may be performed using UV-C (UV in the wavelength range of 100-280 nm).
  • Each of the end electrodes 150 and 350 and the intermediate electrode 400 may be an Al, W, Pt, Ti, TiN, TaN, WN, or Cu layer.
  • the end electrode and the middle electrode provided on both sides of the switching layer 200 may be made of the same material layer. In this case, the symmetry of the switching device SD may be improved. However, it is not limited to this.
  • the switching layer 200 is a second conductivity type metal oxide disposed between the pair of first conductivity type metal oxide semiconductor layers 210 and 230 and the first conductivity type metal oxide semiconductor layers 210 and 230.
  • the semiconductor layer 220 is included.
  • One of the first conductivity type metal oxide semiconductor layers 210 and 230 is electrically connected to one of the end electrodes 150 and 350.
  • the first conductivity type metal oxide semiconductor layers 210 and 230 may be a lower metal oxide semiconductor layer 210 having a first conductivity type and an upper metal oxide semiconductor layer 230 having a first conductivity type.
  • the lower metal oxide semiconductor layer 210 is connected to the first end electrode 150.
  • the intermediate electrode 400 is disposed, the upper metal oxide semiconductor layer 230 may be connected to the intermediate electrode 400.
  • the first conductive metal oxide semiconductor layers 210 and 230 and the second conductive metal oxide semiconductor layer 220 will be described with reference to the embodiment described with reference to FIG. 1.
  • the variable resistor layer 500 may be electrically connected to the upper metal oxide semiconductor layer 230. When the intermediate electrode 400 is disposed, the variable resistor layer 500 may be connected to the intermediate electrode 400.
  • the variable resistor layer 500 may be a bipolar variable resistor layer.
  • the variable resistance element RM including the variable resistor layer 500 may be a magnetoresistive random access memory (MRAM), specifically, a spin transfer torque type magnetoresistive memory element (Spin Transfer Torque MRAM).
  • MRAM magnetoresistive random access memory
  • Spin Transfer Torque MRAM spin Transfer Torque MRAM
  • the variable resistor layer 500 includes a magnetic tunnel junction (MTJ) structure, wherein the MTJ structure is a ferromagnetic pinned layer (510), a tunnel barrier layer, 520 and a ferromagnetic free layer 530.
  • MTJ magnetic tunnel junction
  • the MTJ structure may further include a pinning layer (not shown) below the pinned layer 510.
  • the pinned layer 510 is a layer in which magnetization reversal does not occur and may be a CoFeB or FePt layer.
  • the tunnel barrier layer 520 may be an aluminum oxide film or a magnesium oxide film.
  • the free layer 530 may be a CoFeB or FePt layer in which magnetization reversal occurs above a critical current density.
  • the free layer 530 may have a magnetization direction opposite to the fixed layer above a positive threshold current density and may have a magnetization direction opposite to the fixed layer below a negative threshold current density. Therefore, the spin transfer torque magnetoresistive memory element can operate as a bipolar element.
  • a first conductive type lower metal oxide semiconductor layer 210 and a second conductive type metal oxide semiconductor layer are formed on a first end electrode 150.
  • the first end electrode 150 is formed.
  • the first end electrode 150 may be formed to extend in one direction.
  • the switching layer 200 may be formed on the first end electrode 150.
  • the variable resistor layer 500 may be formed on the switching layer 200.
  • a second end electrode 350 may be formed on the variable resistor layer 500 to cross the first end electrode 150.
  • the present invention is not limited thereto, and the variable resistor layer 500 may be formed on the first end electrode 150 before the switching layer 200 is formed. As a result, a stack structure of the switching layer 200 and the variable resistor layer 500 may be disposed at the intersections of the end electrodes 150 and 350.
  • An intermediate electrode 400 may be formed between the switching layer 200 and the variable resistor layer 500.
  • the first end electrode 150, the switching layer 200, and the intermediate electrode 400 may constitute a two-terminal switching element SD, and the intermediate electrode 400 may be variable.
  • the resistor layer 500 and the second end electrode 350 may constitute a variable resistance element RM.
  • the first end electrode 150 may serve as a word line or an additional word line may be connected to the first end electrode 150.
  • the second end electrode 350 may serve as a bit line or an additional bit line may be connected to the second end electrode 350.
  • annealing may be performed.
  • Annealing may be heat treatment, UV treatment, or a composite treatment in which a plurality of them are applied. In this case, the on current density and the on / off ratio of the two-terminal selection device SD can be improved and the threshold voltage can be lowered.
  • the heat treatment may be heat treatment using Rapid Thermal Annealing (RTA) or furnace.
  • RTA Rapid Thermal Annealing
  • the UV treatment may be annealing using a UV lamp and may be performed using UV-C (UV in the wavelength range of 100-280 nm).
  • FIG. 3 is a cross-sectional view illustrating a resistive memory device cross-point array according to another exemplary embodiment of the present invention, and is limited to a unit cell.
  • the resistive memory element cross-point array according to the present embodiment is similar to the cross-point array described with reference to FIG. 2 except as described below.
  • the variable resistance element RM including the variable resistor layer 600 may be a resistance change memory device RRAM.
  • the variable resistor layer 600 is a bipolar variable resistor layer, specifically, a resistance change memory layer having bipolar characteristics.
  • the variable resistor layer 600 may include a transition metal oxide layer, It may be a chalcogenide film, a perovskite film, or a metal doped solid electrolyte film.
  • the metal oxide film may be SiO 2 , Al 2 O 3 , or a transition metal oxide film.
  • the transition metal oxide film is HfO 2-x , MnO 2-x , ZrO 2-x , Y 2 O 3-x , TiO 2-x , NiO 1-y , Nb 2 O 5-x , Ta 2 O 5-x , CuO 1-y , Fe 2 O 3-x (eg, 0 ⁇ x ⁇ 1.5, 0 ⁇ y ⁇ 0.5) or a lanthanoids oxide layer.
  • the lanthanoid may be La (Lanthanum), Ce (Cerium), Pr (Praseodymium), Nd (Neodymium), Sm (Samarium), Gd (Gadolinium), or Dy (Dysprosium).
  • the chalcogenide film GeSbTe film, GeTeO may be in the perovskite film SrTiO 3, Cr or Nb-doped SrZrO 3 film, PCMO (Pr 1-X Ca X MnO 3 , 0 ⁇ X ⁇ 1), or LCMO (La 1-X Ca X MnO 3 , 0 ⁇ X ⁇ 1, for example, X is 0.3).
  • the metal doped solid electrolyte layer may be a Ag doped layer, that is, an AgGeSe layer in GeSe.
  • oxygen ions in the resistance change memory layer 600 may move to the second end electrode 350 to be stored in the second end electrode 350. Can be. At this time, the resistance change memory layer 600 is rich in oxygen vacancy may be changed to a low resistance.
  • oxygen ions that have moved to the second end electrode 350 may return to the resistance change memory layer 600, and in this case, the resistance change memory layer 600.
  • the second end electrode 350 may be TiN or WN with little resistance change even after oxygen storage.
  • each of the first end electrode 150 and the intermediate electrode 400 may be an Al, W, Pt, Ti, TaN, WN, or Cu layer.
  • FIG. 4A is a schematic diagram illustrating a method of forward writing a resistive memory device cross-point array according to an exemplary embodiment of the present invention.
  • a plurality of first data lines that is, word lines W n , W n + 1 , W n + 2 , and W n + 3 , and a plurality of second data lines intersecting therewith, Bit lines B m , B m + 1 , B m + 2 and B m + 3 are arranged.
  • the two-terminal switching element SD and the variable resistance element RM connected to each other in series at the intersection of each word line and each bit line are disposed.
  • the present invention is not limited thereto, and the two-terminal switching element SD and the variable are not limited thereto.
  • the positions of the resistance elements RM may be interchanged.
  • V write may have a value greater than or equal to the threshold voltage of the two-terminal switching element SD and more than or equal to the set voltage of the variable resistance element RM, and 1/2 V write is less than or equal to the set voltage of the resistive memory element RM. Can have Therefore, in the selected unit cell, only the resistive memory device RM may be selectively changed to the low resistance state LRS. On the other hand, in the unit cell that is not selected, the state of the resistive memory element RM may remain in the previous state without changing.
  • FIG. 4B is a schematic diagram illustrating a reverse writing method of a resistive memory device cross-point array according to an exemplary embodiment of the present invention.
  • the write method according to the present embodiment is similar to the forward write method described with reference to FIG. 4A except for the following.
  • bit lines B m , B m + 2 and B m + 3 that are not selected to have -1/2 V write to the selected bit line B m + 1 among the bit lines.
  • -V write is applied to the selected unit cell located at the intersection of the selected bit line B m + 1 and the selected word line W n + 1 , and OV, 1/2 V write to the remaining unselected unit cells. Or -1/2 V write may be applied.
  • ⁇ V write may have a value less than or equal to the reverse threshold voltage of the two-terminal switching element SD and less than or equal to the reset voltage of the resistive memory element RM. Therefore, in the selected unit cell, only the resistive memory device RM may be selectively changed to the high resistance state HRS. On the other hand, in the unit cell that is not selected, the state of the resistive memory element RM may remain in the previous state without changing.
  • a 30 nm Ti layer was formed on the SiO 2 layer of a Si substrate including a 200 nm SiO 2 layer by using a magnetron sputtering method of Ti in a pure argon atmosphere, and then a magnetron targeted to Pt in the same atmosphere.
  • a 100 nm Pt layer was formed using the sputtering method.
  • a P-type metal oxide semiconductor film of 30 nm CoO x was formed on the Pt layer by using a magnetron sputtering method targeting CoO in a mixed atmosphere of 1.1 sccm of oxygen and 10 sccm of argon.
  • IGZO InGaZnO
  • a Pt pattern of 100 was formed on the CoO x film by using a magnetron sputtering method targeting Pt in a pure argon atmosphere and using a metal shadow mask.
  • a UV treatment was performed in which a high vacuum of 10 ⁇ 6 Torr or less was exposed to ultraviolet light of UV-C (wavelength of 100-280 nm region) for 20 minutes or more.
  • a switching device was manufactured in the same manner as in Example 1, except that the IGZO film was formed at 10 nm.
  • a switching device was manufactured in the same manner as in Example 1, except that the IGZO film was formed at 20 nm.
  • a switching device was manufactured in the same manner as in Example 1, except that the IGZO film was formed at 50 nm.
  • a switching device was manufactured in the same manner as in Preparation Example 1, except that the UV treatment was not performed.
  • FIG. 5 is a graph showing a Rutherford Backscattering Spectroscopy (RBS) peak of a CoOx film obtained during Preparation of Preparation Example 1.
  • RBS Rutherford Backscattering Spectroscopy
  • the atomic ratio of Co and O in the CoO x film was 1: 1.4, that is, x was 1.4.
  • 6A and 6B are graphs showing current-voltage characteristics of P-N-P switching devices manufactured through Preparation Examples 1 to 4;
  • the turn-on voltage of the PNP switching element is about 2V
  • the on current (@ 4V) has a very good value of about 10 ⁇ 2 .
  • This improvement in on current is believed to be due to the improvement in current density of the CoO x film, which is a P-type metal oxide semiconductor film.
  • the current density improvement of the CoO x film may be due to the increase of the metal pore content with increasing x value.
  • the turn-on voltage is slightly reduced and the on-current is improved as compared with the case of performing the UV treatment (Production Example 1) but not the UV treatment (Production Example 7). It can be estimated from this that UV treatment improves the interfacial properties between the metal oxide semiconductor layers and / or between the metal oxide semiconductor layer and the metal layer.
  • a 30 nm Ti layer was formed on the SiO 2 layer of a Si substrate including a 200 nm SiO 2 layer by using a magnetron sputtering method of Ti in a pure argon atmosphere, and then a magnetron targeted to Pt in the same atmosphere.
  • a 100 nm Pt layer was formed using the sputtering method.
  • a TiN pattern of 100 nm was formed on the TiO x film by using a magnetron sputtering method targeting Ti in a mixed atmosphere of 1.5 sccm nitrogen and 8 sccm argon and using a metal shadow mask.
  • FIG. 8 is a graph showing the current-voltage characteristics of the variable resistance device manufactured through Preparation Example 6.
  • variable resistance device manufactured through Preparation Example 6 exhibits bipolarity such as a set voltage of about 2V and a reset voltage of about ⁇ 2V.
  • FIGS. 9A and 9B are graphs showing current-voltage characteristics of a device including a P-N-P switching device and a variable resistance device connected in series. Specifically, Pt, the upper electrode of the P-N-P switching device manufactured in Preparation Example 1, and Pt, the lower electrode of the variable resistance device manufactured in Preparation Example 6, were connected through wire bonding.
  • the forward threshold voltage Vth_1 of the switching device is about 1V and the reverse threshold voltage Vth_2 is about ⁇ 1V.
  • the set voltage of the variable resistance element is about 4V and the reset voltage is about -4V.
  • V write described with reference to FIGS. 4A and 4B may be set to about 4V, which is a set voltage
  • ⁇ V write may be set to about ⁇ 4V, which is a reset voltage.
  • the ratio of the on current to the off current may be about 4.

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Abstract

양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법을 제공한다. 상기 2-단자 스위칭 소자는 제1 전극과 제2 전극을 구비한다. 상기 제1 전극과 상기 제2 전극에 각각 전기적으로 접속하는 한 쌍의 제1 도전형 금속 산화물 반도체층들이 배치된다. 상기 제1 도전형 금속 산화물 반도체층들 사이에 제2 도전형 금속 산화물 반도체층이 배치된다. 따라서, 서로 대칭적인 양방향 스위칭 특성을 나타낼 수 있다.

Description

양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법
본 발명은 스위칭 소자에 관한 것으로, 보다 상세하게는 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자에 관한 것이다.
현재 저항 변화 메모리로 상용화된 플래시 메모리의 경우, 전하저장층 내에 전하를 저장 또는 제거함에 따른 문턱 전압의 변화를 사용한다. 상기 전하저장층은 폴리 실리콘막인 부유 게이트 또는 실리콘 질화막인 전하 트랩층일 수 있다. 최근, 상기 플래시 메모리 소자에 비해 소비전력이 낮고 집적도가 높은 새로운 차세대 저항성 메모리 소자들이 연구되고 있다. 상기 차세대 저항성 메모리 소자들의 예로는 상변화형 메모리 소자(phase change RAM; PRAM), 자기저항 메모리 소자(Magnetoresistive Random Access Memory; MRAM) 및 저항 변화 메모리 소자(resistance change RAM; ReRAM)가 있다.
상기 저항성 메모리 소자를 어레이로서 구현하기 위해서는, 메모리 특성을 나타내는 저항성 소자와 더불어서 이 저항성 소자에 전기적으로 연결된 선택 소자를 구비하는 것이 일반적이다. 상기 선택 소자는 트랜지스터 또는 다이오드일 수 있다. 그러나, 트랜지스터는 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)로 인해 소자 사이즈 감소에 한계가 있다. 또한, 일반적인 다이오드는 한 방향으로만 전류를 흐르게 하므로, 저항성 소자와 같이 양 극성에서 저항 변화 특성을 나타내는 양극성(bipolar) 소자에는 적절하지 않은 단점이 있다. 또한, 트랜지스터의 경우, 게이트 전극의 형성, 소오스/드레인 영역들의 형성, 및 소오스/드레인 전극들을 형성하여야 하므로 고집적화를 위해서는 적절하지 않은 단점이 있다.
이를 해결하기 위해, 대한민국 공개특허 2011-0074354호는 바이폴라 메모리 요소의 양단에 한 쌍의 PN 다이오드들을 형성한 메모리 소자를 개시한다. 그러나 이 경우, 바이폴라 메모리 하단에 형성된 PN 다이오드의 특성과 바이폴라 메모리 상단에 형성된 PN 다이오드의 특성이 서로 대칭적이기 힘들 수 있다. 또한, 두 개의 PN 다이오드들 중 어느 하나에 순방향 전계가 걸릴 때 다른 하나에는 역방향 전계가 걸리게 되어, 순방향 전류밀도가 역방향 전류밀도에 의해 감소되므로 정상적인 메모리 동작이 어려울 수 있다.
본 발명이 해결하고자 하는 과제는 양방향 스위칭 특성을 가지면서도 소자 동작 특성이 대칭적인 2-단자 스위칭 소자 및 단위 셀 내에 하나의 2-단자 스위칭 소자를 포함하여 집적도가 향상된 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 2-단자 스위칭 소자를 제공한다. 상기 2-단자 스위칭 소자는 제1 전극과 제2 전극을 구비한다. 상기 제1 전극과 상기 제2 전극에 각각 전기적으로 접속하는 한 쌍의 제1 도전형 금속 산화물 반도체층들이 배치된다. 상기 제1 도전형 금속 산화물 반도체층들 사이에 제2 도전형 금속 산화물 반도체층이 배치된다.
상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들일 수 있다.
상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형일 수 있다. 상기 P형 금속 산화물 반도체층들은 3eV 이하의 밴드갭을 가질 수 있다. 상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 클 수 있다. 상기 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)일 수 있다. 상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막일 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항성 메모리 소자 크로스-포인트 어레이를 제공한다. 상기 저항성 메모리 소자 크로스-포인트 어레이는 제1 단부 전극과 제2 단부 전극을 구비한다. 상기 제1 단부 전극과 상기 제2 단부 전극 사이에 스위칭층이 배치된다. 상기 스위칭층은 한 쌍의 제1 도전형 금속 산화물 반도체층들과 상기 제1 도전형 금속 산화물 반도체층들 사이에 배치된 제2 도전형 금속 산화물 반도체층을 포함한다. 상기 스위칭층과 상기 제2 단부 전극 사이에 양극성 가변 저항체층이 배치된다.
상기 가변 저항체층은 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체 또는 저항 변화 메모리층일 수 있다.
상기 스위칭층과 상기 가변 저항체층 사이에 중간 전극이 위치할 수 있다. 상기 제1 단부 전극과 상기 중간 전극은 서로 같은 물질층일 수 있다.
상기 과제를 이루기 위하여 본 발명의 또 다른 측면은 2-단자 스위칭 소자의 제조방법을 제공한다. 먼저, 제1 전극 상에 제1 도전형 하부 금속 산화물 반도체층을 형성한다. 상기 제1 도전형 하부 금속 산화물 반도체층 상에 제2 도전형 금속 산화물 반도체층을 형성한다. 상기 제2 도전형 금속 산화물 반도체층 상에 제1 도전형 상부 금속 산화물 반도체층을 형성한다. 상기 제1 도전형 상부 금속 산화물 반도체층 상에 제2 전극을 형성한다.
상기 제2 전극이 형성된 결과물을 어닐링할 수 있다. 상기 어닐링은 열처리 또는 UV 처리를 포함할 수 있다.
상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들일 수 있다.
상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형일 수 있다. 상기 P형 금속 산화물 반도체층들은 3eV 이하의 밴드갭을 가질 수 있다. 상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 클 수 있다. 상기 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)일 수 있다. 상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막일 수 있다.
상기 과제를 이루기 위하여 본 발명의 또 다른 측면은 저항성 메모리 소자 크로스-포인트 어레이의 제조방법을 제공한다. 먼저, 제1 단부 전극 상에 제1 도전형 하부 금속 산화물 반도체층, 제2 도전형 금속 산화물 반도체층, 및 제1 도전형 상부 금속 산화물 반도체층을 포함하는 스위칭층을 형성한다. 상기 스위칭층 상에 제2 단부 전극을 형성한다. 상기 스위칭층을 형성하기 전 상기 제1 단부 전극 상에, 또는 상기 제2 단부 전극을 형성하기 전 상기 스위칭층 상에 가변 저항층을 형성한다.
상기 스위칭층이 형성된 결과물을 어닐링할 수 있다. 상기 어닐링은 열처리 또는 UV 처리를 포함할 수 있다.
상기 가변 저항체층은 양극성 가변 저항체층, 일 예로서, 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체 또는 저항 변화 메모리층일 수 있다.
상기 스위칭층과 상기 가변 저항체층 사이에 중간 전극을 형성할 수 있다. 상기 스위칭층에 인접한 제1 또는 제2 단부 전극과 상기 중간 전극은 서로 같은 물질층일 수 있다.
본 발명에 따르면, 2-단자 스위칭 소자는 한 쌍의 제1 도전형 금속 산화물 반도체층들과 상기 제1 도전형 금속 산화물 반도체층들 사이에 배치된 제2 도전형 금속 산화물 반도체층을 구비함으로써, 서로 대칭적인 양방향 스위칭 특성을 나타낼 수 있다. 또한, 이러한 2-단자 스위칭 소자를 사용하여 저항성 메모리 소자 크로스-포인트 어레이의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 2-단자 스위칭 소자를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 단위 셀을 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 단위 셀을 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 쓰기 방법을 설명하기 위한 개략도들이다.
도 5는 제조예 1의 제조 중 얻어진 CoOx막에 대한 RBS (Rutherford Backscattering Spectroscopy) 피크를 나타낸 그래프이다.
도 6a 및 도 6b는 제조예들 1 내지 4를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프들이다.
도 7은 제조예 1과 제조예 5를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프이다.
도 8은 제조예 6을 통해 제조된 가변 저항 소자의 전류-전압 특성을 나타낸 그래프이다.
도 9a 및 도 9b는 직렬 연결된 P-N-P 스위칭 소자와 가변 저항 소자를 포함하는 소자의 전류-전압 특성을 타나낸 그래프들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 또는 옆쪽, 측(부), 측면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 2-단자 스위칭 소자를 나타낸 단면도이다.
도 1을 참조하면, 2-단자 스위칭 소자는 제1 전극(100), 제2 전극(300), 상기 제1 전극(100)과 상기 제2 전극(300)에 각각 전기적으로 접속하는 한 쌍의 제1 도전형 금속 산화물 반도체층들(210, 230), 및 상기 제1 도전형 금속 산화물 반도체층들(210, 230) 사이에 배치된 제2 도전형 금속 산화물 반도체층(220)을 포함한다. 상기 제1 도전형과 상기 제2 도전형은 서로 반대 도전형으로서, 하나는 P형 나머지 하나는 N형일 수 있다. 따라서, 상기 2-단자 스위칭 소자는 P-N-P 또는 N-P-N의 구조를 가질 수 있다.
상기 제1 전극(100)과 상기 제2 전극(300) 사이에 정해진 절대값 이상의 전압이 인가될 때 상기 제2 도전형 금속 산화물 반도체층(220)의 전체에 공핍층이 형성될 수 있다. 이 경우, 제2 도전형 금속 산화물 반도체층(220)이 상기 제1 도전형 금속 산화물 반도체층들(210, 230)과 접하는 양측 면들 중 역 바이어스가 인가되는 부분에도 전류가 도통될 수 있다. 그 결과, 2-단자 스위칭 소자는 턴-온 될 수 있으며, 양의 값을 갖는 문턱전압과 음의 값을 갖는 문턱 전압을 모두 가질 수 있어 양방향 스위칭을 구현할 수 있다.
한편, 상기 제2 도전형 금속 산화물 반도체층(220)은 상기 각 제1 도전형 금속 산화물 반도체층(210, 230)의 두께에 비해 얇은 두께를 가질 수 있다. 이 경우, 상기 문턱 전압의 절대값을 낮출 수 있다. 상기 각 제 1 도전형 금속 산화물 반도체층(210, 230)은 10 nm에서 100 nm의 두께를 가질 수 있으며, 바람직하게는 30 nm 이하의 두께를 가질 수 있다. 또한 상기 제 2 도전형 금속 산화물 반도체층(220)은 1 nm에서 20 nm의 두께를 가질 수 있으며, 바람직하게는 5 nm 이하의 두께를 가질 수 있다.
상기 제1 도전형 금속 산화물 반도체층들(210, 230)은 제1 도전형을 갖는 하부 금속 산화물 반도체층(210)과 제1 도전형을 갖는 상부 금속 산화물 반도체층(230)일 수 있다. 상기 상하부 금속 산화물 반도체층들(210, 230)은 서로 동일한 물질층일 수 있고 또한 실질적으로 동일한 두께를 가질 수 있다. 이 경우, 상기 2-단자 스위칭 소자의 대칭성이 향상될 수 있다. 그러나, 이에 한정되는 것은 아니고 제1 도전형을 갖는 하부 금속 산화물 반도체층(210)과 제1 도전형을 갖는 상부 금속 산화물 반도체층(230)은 서로 도전형이 같다면 서로 다른 물질일 수도 있다. 또한 제1 도전형을 갖는 하부 금속 산화물 반도체층(210)과 제1 도전형을 갖는 상부 금속 산화물 반도체층(230)은 서로 다른 두께를 가질 수도 있다.
제1 도전형 금속 산화물 반도체층들(210, 230)이 P형 금속 산화물 반도체층들인 경우, 제2 도전형 금속 산화물 반도체층(220)은 N형 금속 산화물 반도체층일 수 있다. 반대로, 제1 도전형 금속 산화물 반도체층들(210, 230)이 N형 금속 산화물 반도체층들인 경우, 제2 도전형 금속 산화물 반도체층(220)은 P형 금속 산화물 반도체층일 수 있다. 이 때, P형 금속 산화물 반도체층들은 일 예로서, NiOx(1.1<x≤1.5), FeOx(1.1<x≤1.5), CoOx(1.1<x≤1.5), PdOx(1.1<x≤1.5), CuAlOx(1.8≤x<3), CuGaOx(1.8≤x<3), SrCu2Ox(1≤x<1.8), RhOx(1.1<x≤1.5), CrOx(1.1<x≤1.5), CuOx(1.1<x≤1.5), CuxO(1.5<x≤2), SnOx(1.1<x≤1.5), AgxO(1.5<x≤2), LaMnOx(2.5<x≤3), YBaCu2Ox(3.5<x≤4), PCMO(PrCaMnO3), LCMO(LaCaMnO3), LSMO(LaSrMnO3), 및 PZTO(PbZrTiO3)로 이루어진 군에서 선택되는 하나의 금속 산화물막일 수 있다. 한편, N형 금속 산화물 반도체층들은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막일 수 있다.
일반적으로 P형 금속 산화물 반도체는 전류 밀도가 극히 낮아 실제 소자에 적용하기가 매우 어려웠다. 이를 해결하기 위해, P형 금속 산화물 반도체층은 3eV 이하, 일 예로서 2eV 이하의 밴드갭을 가질 수 있다. 이 경우, P형 금속 산화물 반도체층의 전류 밀도를 크게 향상시킬 수 있다. 또한, P형 금속 산화물 반도체층은 1eV 이상의 밴드갭을 가질 수 있다. 이를 만족하는 P형 금속 산화물 반도체층은 일 예로서, CuOx(1.1<x≤1.5, 밴드갭은 1.2 내지 1.4eV) 또는 CoOx(1.1<x≤1.5, 밴드갭은 1.4 내지 1.6eV)일 수 있다. 또한, P형 금속 산화물 반도체층은 금속에 대한 산소의 원자비가 화학양론비를 만족하는 경우에 비해 10% 내지 50%, 구체적으로 30% 내지 50% 클 수 있다. 이를 만족하는 P형 금속 산화물 반도체층은 또한 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)일 수 있다.
상기 제1 전극(100)과 상기 제2 전극(300)은 이에 각각 접하는 상기 제1 도전형 금속 산화물 반도체층들(210, 230)과 오믹 접촉을 이룰 수 있는 물질로 형성될 수 있다. 일 예로서, 상기 제1 전극(100)과 상기 제2 전극(300)은 Al, W, Pt, Ti, TiN, TaN, WN, 또는 Cu 일 수 있다.
또한, 도 1을 참조하여 본 발명의 일 실시예에 따른 2-단자 스위칭 소자의 제조방법을 설명한다.
본 발명의 일 실시예에 따른 2-단자 스위칭 소자의 제조방법은 제1 전극(100) 상에 제1 도전형 하부 금속 산화물 반도체층(210)을 형성하는 단계; 상기 제1 도전형 하부 금속 산화물 반도체층(210) 상에 제2 도전형 금속 산화물 반도체층(220)을 형성하는 단계; 상기 제2 도전형 금속 산화물 반도체층(220) 상에 제1 도전형 상부 금속 산화물 반도체층(230)을 형성하는 단계; 및 상기 제1 도전형 상부 금속 산화물 반도체층(230) 상에 제2 전극(300)을 형성하는 단계를 포함할 수 있다.
도 1을 참조하면, 제1 전극(100), 제1 도전형을 갖는 하부 금속 산화물 반도체층(210), 제2 도전형 금속 산화물 반도체층(220), 제1 도전형을 갖는 상부 금속 산화물 반도체층(230), 및 제2 전극(300)을 차례로 형성하여, 2-단자 스위칭 소자를 형성한다.
제1 도전형과 제2 도전형은 서로 반대 도전형으로서, 하나는 P형 나머지 하나는 N형일 수 있다. 따라서, 2-단자 스위칭 소자는 P-N-P 또는 N-P-N의 구조를 가질 수 있다.
상기 제1 전극(100), 제1 도전형을 갖는 상기 하부 금속 산화물 반도체층(210), 상기 제2 도전형 금속 산화물 반도체층(220), 제1 도전형을 갖는 상기 상부 금속 산화물 반도체층(230), 및 상기 제2 전극(300)은 적절한 타겟을 사용한 스퍼터링법을 사용하여 형성할 수 있다. 특히, 상기 금속 산화물 반도체층들(210, 220, 230) 중 P형 금속 산화물 반도체층을 형성함에 있어서, 비활성 기체와 산소의 혼합 분위기에서 스퍼터링을 수행할 수 있다. 그 결과, 상기 P형 금속 산화물 반도체층 내에 금속 공공을 형성할 수 있어 P형 금속 산화물 반도체층의 전류 밀도를 향상시킬 수 있다. 그러나, 이에 한정되는 것은 아니며 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 사용하여 형성할 수도 있다.
제2 전극(300)을 형성한 후, 열처리, UV 처리, 또는 이들을 복수로 적용한 복합처리 등의 어닐링를 수행할 수 있다. 이 경우, 2-단자 선택 소자의 온 전류 밀도와 온/오프비가 향상되고 문턱전압(턴-온 전압)을 낮출 수 있다. 열처리는 RTA(Rapid Thermal Annealing) 또는 퍼니스를 사용한 열처리일 수 있다. 상기 UV 처리는 UV 램프를 사용한 어닐링일 수 있고, UV-C (파장이 100~280nm 영역의 UV)를 사용하여 수행할 수 있다.
도 2는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이를 나타낸 단면도로서, 단위 셀에 한정하여 도시한다.
도 2를 참조하면, 저항성 메모리 소자 크로스-포인트 어레이는 제1 단부 전극(150)와 상기 제1 단부 전극(150)의 상부를 가로지르는 제2 단부 전극(350)을 포함한다. 상기 단부 전극들(150, 350)의 교차지점에 차례로 적층된 스위칭층(200)과 가변 저항체층(500)이 배치된다. 그러나, 이에 한정되지 않고 상기 가변 저항체층(500) 상에 상기 스위칭층(200)이 적층될 수도 있다. 상기 스위칭층(200)과 상기 가변 저항체층(500) 사이에 중간 전극(400)이 배치될 수도 있다. 상기 제1 단부 전극(150), 상기 스위칭층(200), 및 상기 중간 전극(400)은 2 단자 스위칭 소자(SD)를 구성할 수 있으며, 또한 상기 중간 전극(400), 상기 가변 저항체층(500), 및 상기 제2 단부 전극(350)은 가변 저항 소자(RM)를 구성할 수 있다. 나아가, 상기 제1 단부 전극(150)은 워드라인으로서의 역할을 하거나 상기 제1 단부 전극(150)에 추가의 워드라인이 접속될 수 있다. 또한, 상기 제2 단부 전극(350)은 비트라인으로서의 역할을 하거나 상기 제2 단부 전극(350)에 추가의 비트라인이 접속될 수 있다.
적어도 스위칭층(200)을 형성한 후, 일 예로서 스위칭층(200)을 형성하고 중간전극(400)을 형성하기 전 또는 스위칭층(200)과 그 상부에 중간전극(400)을 형성하고 가변 저항체층(500)을 형성하기 전, 어닐링을 수행할 수 있다. 어닐링은 열처리, UV 처리, 또는 이들을 복수로 적용한 복합처리일 수 있다. 이 경우, 2-단자 선택 소자(SD)의 온 전류 밀도와 온/오프비가 향상되고 문턱전압을 낮출 수 있다. 열처리는 RTA(Rapid Thermal Annealing) 또는 퍼니스를 사용한 열처리일 수 있다. 상기 UV 처리는 UV 램프를 사용한 어닐링일 수 있고, UV-C (파장이 100~280nm 영역의 UV)를 사용하여 수행할 수 있다.
상기 단부 전극들(150, 350)과 상기 중간 전극(400)의 각각은 Al, W, Pt, Ti, TiN, TaN, WN, 또는 Cu층일 수 있다. 다만, 스위칭층(200)의 양측에 구비된 단부 전극과 중간 전극은 서로 동일한 물질층으로 이루어질 수 있다. 이 경우, 상기 스위칭 소자(SD)의 대칭성이 향상될 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 스위칭층(200)는 한 쌍의 제1 도전형 금속 산화물 반도체층들(210, 230)과 상기 제1 도전형 금속 산화물 반도체층들(210, 230) 사이에 배치된 제2 도전형 금속 산화물 반도체층(220)을 포함한다. 상기 제1 도전형 금속 산화물 반도체층들(210, 230) 중 하나는 상기 단부 전극들(150, 350) 중 하나에 전기적으로 접속한다. 상기 제1 도전형 금속 산화물 반도체층들(210, 230)은 제1 도전형을 갖는 하부 금속 산화물 반도체층(210)과 제1 도전형을 갖는 상부 금속 산화물 반도체층(230)일 수 있다. 일 예로서, 상기 하부 금속 산화물 반도체층(210)은 상기 제1 단부 전극(150)에 접속한다. 상기 중간 전극(400)이 배치된 경우, 상기 상부 금속 산화물 반도체층(230)은 상기 중간 전극(400)에 접속할 수 잇다. 상기 제1 도전형 금속 산화물 반도체층들(210, 230)과 상기 제2 도전형 금속 산화물 반도체층(220)에 대한 구체적인 설명은 도 1을 참조하여 설명한 실시예를 참고하기로 한다.
상기 가변 저항체층(500)은 상기 상부 금속 산화물 반도체층(230)에 전기적으로 접속할 수 있다. 상기 중간 전극(400)이 배치된 경우, 상기 가변 저항체층(500)는 상기 중간 전극(400)에 접속할 수 있다. 상기 가변 저항체층(500)은 양극성 가변 저항체층일 수 있다. 상기 가변 저항체층(500)을 포함하는 가변 저항 소자(RM)은 자기저항 메모리 소자(Magnetoresistive Random Access Memory; MRAM), 구체적으로 스핀전달토크형 자기저항메모리 소자(Spin Transfer Torque MRAM)일 수 있다. 이 때, 상기 가변 저항체층(500)는 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체를 구비하되, 상기 MTJ 구조체는 차례로 적층된 고정층(ferromagnetic pinned layer, 510), 터널장벽층(tunnel barrier layer, 520), 자유층(ferromagnetic free layer, 530)을 구비할 수 있다. 상기 MTJ 구조체는 상기 고정층(510) 하부에 피닝층(pinning layer, 미도시)을 더 포함할 수 있다. 상기 고정층(510)은 자화 반전이 발생하지 않는 층으로 CoFeB 또는 FePt층일 수 있다. 상기 터널장벽층(520)은 알루미늄 산화막 또는 마그네슘 산화막일 수 있다. 상기 자유층(530)은 임계 전류 밀도 이상에서 자화 반전이 발생하는 층으로 CoFeB 또는 FePt층일 수 있다. 상기 자유층(530)은 양의 임계 전류 밀도 이상에서 상기 고정층과 반대방향의 자화 방향을 가질 수 있고, 음의 임계 전류 밀도 이하에서 상기 고정층과 반대방향의 자화 방향을 가질 수 있다. 따라서, 스핀전달토크형 자기저항메모리 소자는 양극성 소자로서 동작할 수 있다.
또한, 도 2를 참조하여 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 제조방법을 설명한다.
본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 제조방법은 제1 단부 전극(150) 상에 제1 도전형 하부 금속 산화물 반도체층(210), 제2 도전형 금속 산화물 반도체층(220), 및 제1 도전형 상부 금속 산화물 반도체층(230)을 포함하는 스위칭층(200)을 형성하는 단계; 상기 스위칭층(200) 상에 제2 단부 전극(350)을 형성하는 단계; 및 상기 스위칭층(200)을 형성하기 전 상기 제1 단부 전극(150) 상에, 또는 상기 제2 단부 전극(350)을 형성하기 전 상기 스위칭층(200) 상에 가변 저항층(500)을 형성하는 단계를 포함할 수 있다.
도 2를 참조하면, 제1 단부 전극(150)을 형성한다. 제1 단부 전극(150)은 일방향으로 연장되도록 형성될 수 있다. 제1 단부 전극(150) 상에 스위칭층(200)을 형성할 수 있다. 스위칭층(200) 상에 가변 저항체층(500)을 형성할 수 있다. 가변 저항체층(500) 상에 제1 단부 전극(150)을 가로지르는 제2 단부 전극(350)을 형성할 수 있다. 그러나, 이에 한정되지 않고, 가변 저항체층(500)은 스위칭층(200)을 형성하기 전, 제1 단부 전극(150) 상에 형성할 수도 있다. 이로써, 상기 단부 전극들(150, 350)의 교차지점에 스위칭층(200)과 가변 저항체층(500)의 적층구조가 배치될 수 있다.
상기 스위칭층(200)과 상기 가변 저항체층(500) 사이에 중간 전극(400)을 형성할 수 있다. 이 경우, 상기 제1 단부 전극(150), 상기 스위칭층(200), 및 상기 중간 전극(400)은 2 단자 스위칭 소자(SD)를 구성할 수 있으며, 또한 상기 중간 전극(400), 상기 가변 저항체층(500), 및 상기 제2 단부 전극(350)은 가변 저항 소자(RM)를 구성할 수 있다. 나아가, 상기 제1 단부 전극(150)은 워드라인으로서의 역할을 하거나 상기 제1 단부 전극(150)에 추가의 워드라인이 접속될 수 있다. 또한, 상기 제2 단부 전극(350)은 비트라인으로서의 역할을 하거나 상기 제2 단부 전극(350)에 추가의 비트라인이 접속될 수 있다.
적어도 스위칭층(200)을 형성한 후, 일 예로서 스위칭층(200)을 형성하고 중간전극(400)을 형성하기 전 또는 스위칭층(200)과 그 상부에 중간전극(400)을 형성하고 가변 저항체층(500)을 형성하기 전, 어닐링을 수행할 수 있다. 어닐링은 열처리, UV 처리, 또는 이들을 복수로 적용한 복합처리일 수 있다. 이 경우, 2-단자 선택 소자(SD)의 온 전류 밀도와 온/오프비가 향상되고 문턱전압을 낮출 수 있다. 열처리는 RTA(Rapid Thermal Annealing) 또는 퍼니스를 사용한 열처리일 수 있다. 상기 UV 처리는 UV 램프를 사용한 어닐링일 수 있고, UV-C (파장이 100~280nm 영역의 UV)를 사용하여 수행할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이를 나타낸 단면도로서, 단위 셀에 한정된다. 본 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이는 후술하는 것을 제외하고는 도 2를 참조하여 설명한 크로스-포인트 어레이와 유사하다.
도 3을 참조하면, 가변 저항체층(600)을 포함하는 가변 저항 소자(RM)은 저항변화 메모리 소자(RRAM)일 수 있다. 이 경우, 상기 가변 저항체층(600)은 양극성 가변 저항체층 구체적으로, 양극성 특성을 갖는 저항 변화 메모리층으로서, 일 예로서, 상기 가변 저항체층(600)은 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다. 상기 금속산화물막은 SiO2, Al2O3, 또는 전이금속 산화물막일 수 있다. 상기 전이금속 산화물막은 HfO2-x, MnO2-x, ZrO2-x, Y2O3-x, TiO2-x, NiO1-y, Nb2O5-x, Ta2O5-x, CuO1-y, Fe2O3-x (일 예로서, 0≤x≤1.5, 0≤y≤0.5) 또는 란타노이드 산화물막(lanthanoids oxide layer)일 수 있다. 상기 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다. 상기 칼코게나이드막은 GeSbTe막, GeTeO(예를 들어, Ge2Te2O5)일 수 있고, 상기 페로브스카이트막은 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3막, PCMO(Pr1-XCaXMnO3, 0<X<1)막, 또는 LCMO(La1-XCaXMnO3, 0<X<1, 일 예로서 X는 0.3)막일 수 있다. 또한, 상기 금속 도핑된 고체전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다.
일 구체예에서, 가변 저항 소자(RM)에 셋 전압이 인가될 때 상기 저항 변화 메모리층(600) 내의 산소 이온은 제2 단부 전극(350)으로 이동하여 제2 단부 전극(350) 내에 저장될 수 있다. 이 때, 상기 저항 변화 메모리층(600)는 산소 공공이 풍부해져 저저항으로 변화될 수 있다. 또한, 가변 저항 소자(RM)에 리셋 전압이 인가될 때 상기 제2 단부 전극(350)으로 이동하였던 산소 이온은 다시 저항 변화 메모리층(600)으로 돌아올 수 있고 이 경우 상기 저항 변화 메모리층(600)는 산소 공공이 줄어들어 고저항으로 변화될 수 있다. 이를 위해, 상기 제2 단부 전극(350)은 산소 저장 후에도 저항변화가 거의 없는 TiN 또는 WN일 수 있다. 이 때, 상기 제1 단부 전극(150)과 상기 중간 전극(400)의 각각은 Al, W, Pt, Ti, TaN, WN, 또는 Cu층일 수 있다.
도 4a는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 순방향 쓰기 방법을 설명하기 위한 개략도이다.
도 4a를 참조하면, 다수 개의 제1 데이터 라인들 즉, 워드라인들(Wn, Wn+1, Wn+2, Wn+3)과 이에 교차하는 다수 개의 제2 데이터 라인들 즉, 비트라인들(Bm, Bm+1, Bm+2, Bm+3)이 배치된다. 각 워드라인과 각 비트라인의 교차점에 서로 직렬 연결된 2-단자 스위칭 소자(SD)와 가변 저항 소자(RM)가 배치된다. 상기 2-단자 스위칭 소자(SD)가 상기 워드라인에 접속하고 상기 가변 저항 소자(RM)가 상기 비트라인에 접속하는 것으로 도시하였으나, 이에 한정되지 않고 상기 2-단자 스위칭 소자(SD)와 상기 가변 저항 소자(RM)의 위치는 서로 바뀔 수도 있다.
비트라인들 중 선택된 비트라인(Bm+1)에 1/2 Vwrite를 선택되지 않은 비트라인들(Bm, Bm+2, Bm+3)에 그라운드 전압을 인가하고, 워드라인들(Wn, Wn+1, Wn+2, Wn+3) 중 선택된 워드라인(Wn+1)에 -1/2 Vwrite를 선택되지 않은 워드라인들(Wm, Wm+2, Wm+3)에 그라운드 전압을 인가한다. 선택된 비트라인(Bm+1)과 선택된 워드라인(Wn+1)의 교차지점에 위치하는 선택된 단위 셀(A)에는 Vwrite가 인가되고, 선택되지 않은 나머지 단위 셀들에는 O V, 1/2 Vwrite, 또는 -1/2 Vwrite가 인가될 수 있다.
Vwrite는 2-단자 스위칭 소자(SD)의 문턱 전압 이상 그리고 가변 저항 소자(RM)의 셋 전압 이상의 값을 가질 수 있으며, 1/2 Vwrite는 저항성 메모리 소자(RM)의 셋 전압 미만의 값을 가질 수 있다. 따라서, 선택된 단위 셀에서 저항성 메모리 소자(RM)만 선택적으로 저저항 상태(LRS)로 변화될 수 있다. 한편, 선택되지 않은 단위 셀에서는 저항성 메모리 소자(RM)의 상태가 변하지 않고 종전 상태로 유지될 수 있다.
도 4b는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 역방향 쓰기 방법을 설명하기 위한 개략도이다. 본 실시예에 따른 쓰기 방법은 후술하는 것을 제외하고는 도 4a를 참조하여 설명한 순방향 쓰기 방법과 유사하다.
도 4b를 참조하면, 비트라인들 중 선택된 비트라인(Bm+1)에 -1/2 Vwrite를 선택되지 않은 비트라인들(Bm, Bm+2, Bm+3)에 그라운드 전압을 인가하고, 워드라인들(Wn, Wn+1, Wn+2, Wn+3) 중 선택된 워드라인(Wn+1)에 1/2 Vwrite를 선택되지 않은 워드라인들(Wm, Wm+2, Wm+3)에 그라운드 전압를 전압을 인가한다. 선택된 비트라인(Bm+1)과 선택된 워드라인(Wn+1)의 교차지점에 위치하는 선택된 단위 셀에는 -Vwrite가 인가되고, 선택되지 않은 나머지 단위 셀들에는 O V, 1/2 Vwrite, 또는 -1/2 Vwrite가 인가될 수 있다.
-Vwrite는 2-단자 스위칭 소자(SD)의 역방향 문턱 전압 이하 그리고 저항성 메모리 소자(RM)의 리셋 전압 이하의 값을 가질 수 있다. 따라서, 선택된 단위 셀에서 저항성 메모리 소자(RM)만 선택적으로 고저항 상태(HRS)로 변화될 수 있다. 한편, 선택되지 않은 단위 셀에서는 저항성 메모리 소자(RM)의 상태가 변하지 않고 종전 상태로 유지될 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예들에 의해 한정되는 것은 아니다.
<실험예들; examples>
<제조예 1: P-N-P 스위칭 소자 제조, IGZO_5nm>
200nm의 SiO2층을 포함하는 Si 기판의 상기 SiO2층 상에 순수 아르곤 분위기에서 Ti를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 Ti층을 형성한 후, 같은 분위기에서 Pt를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 100nm의 Pt층을 형성하였다. 이 후, 상기 Pt층 상에 1.1sccm의 산소와 10sccm의 아르곤의 혼합 분위기에서 CoO를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 CoOx막인 P형 금속 산화물 반도체막을 형성하였다. 상기 CoOx막 상에 순수 아르곤 분위기에서 IGZO(InGaZnO)를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 5nm의 IGZO막인 N형 금속 산화물 반도체막을 형성하였다. 상기 IGZO막 상에 1.1sccm의 산소와 10sccm의 아르곤의 혼합 분위기에서 CoO를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 CoOx막인 P형 금속 산화물 반도체막을 형성하였다. 이 후, 상기 CoOx막 상에 순수 아르곤 분위기에서 Pt를 타겟으로 한 마그네트론 스퍼터링법을 사용하고 또한 금속 섀도우 마스크(shadow mask)를 사용하여 100의 Pt 패턴을 형성하였다. 이 후, 10-6 Torr 이하의 고진공 상태에서 UV-C(파장이 100~280nm 영역의 UV) 영역의 자외선에 20분 이상 노출하는 UV 처리를 실시하였다.
<제조예 2: P-N-P 스위칭 소자 제조, IGZO_10nm>
IGZO막을 10nm로 형성한 것을 제외하고는 스위칭 소자 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
<제조예 3: P-N-P 스위칭 소자 제조, IGZO_20nm>
IGZO막을 20nm로 형성한 것을 제외하고는 스위칭 소자 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
<제조예 4: P-N-P 스위칭 소자 제조, IGZO_50nm>
IGZO막을 50nm로 형성한 것을 제외하고는 스위칭 소자 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
<제조예 5: P-N-P 스위칭 소자 제조, UV 처리 제외>
UV 처리을 수행하지 않은 것을 제외하고는 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
도 5는 제조예 1의 제조 중 얻어진 CoOx막에 대한 RBS (Rutherford Backscattering Spectroscopy) 피크를 나타낸 그래프이다.
도 5를 참조하여, CoOx막의 Co와 O의 원자비는 1:1.4인 즉, x는 1.4인것으로 분석되었다. 이는 화학양론비를 만족하는 경우(CoOx, x=1)에 비해 O의 원자비가 커진 것으로서, CoOx(x=1.4)막 내에 금속 공공의 함유량이 높은 것을 의미한다.
도 6a 및 도 6b는 제조예들 1 내지 4를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프들이다.
도 6a 및 도 6b를 참조하면, IGZO막의 두께가 낮을수록 턴-온 전압의 감소하며 또한 온 전류가 증가하는 것을 알 수 있다. 일 예로서, IGZO막이 5nm인 경우, P-N-P 스위칭 소자의 턴-온 전압은 약 2V 정도이고, 온 전류(@4V)는 10-2 정도로 매우 양호한 값을 나타내었다. 이러한 온 전류의 향상은 P형 금속 산화물 반도체막인 CoOx막의 전류밀도 향상에도 기인하는 것으로 파악된다. CoOx막의 전류밀도 향상은 x값의 증가에 따른 금속 공공 함량의 증가에서 비롯된 것으로 사료된다.
도 7은 제조예 1과 제조예 5를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프이다.
도 7을 참조하면, UV 처리를 수행한 경우(제조예 1) UV 처리를 수행하지 않은 경우(제조예 7)에 비해 턴-온 전압이 다소 감소하였으며 또한 온-전류가 향상된 것을 알 수 있다. 이로 부터 UV 처리는 금속 산화물 반도체층들 사이 및/또는 금속 산화물 반도체층과 금속층 사이의 계면 특성을 향상시키는 것으로 추정할 수 있다.
<제조예 6: 가변 저항 소자 제조>
200nm의 SiO2층을 포함하는 Si 기판의 상기 SiO2층 상에 순수 아르곤 분위기에서 Ti를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 Ti층을 형성한 후, 같은 분위기에서 Pt를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 100nm의 Pt층을 형성하였다. 이 후, 상기 Pt층 상에 10sccm의 산소와 6sccm의 아르곤의 혼합 분위기에서 TiO2를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 TiOx막(x=1.75)인 저항변화메모리층을 형성하였다. 상기 TiOx막 상에 1.5sccm의 질소와 8sccm의 아르곤의 혼합 분위기에서 Ti를 타겟으로 한 마그네트론 스퍼터링법을 사용하고 또한 금속 섀도우 마스크(shadow mask)를 사용하여 100nm의 TiN 패턴을 형성하였다.
도 8은 제조예 6을 통해 제조된 가변 저항 소자의 전류-전압 특성을 나타낸 그래프이다.
도 8을 참조하면, 제조예 6을 통해 제조된 가변 저항 소자는 약 2V의 셋 전압과 약 -2V의 리셋 전압을 나타내는 등 양극성을 나타냄을 알 수 있다.
도 9a 및 도 9b는 직렬 연결된 P-N-P 스위칭 소자와 가변 저항 소자를 포함하는 소자의 전류-전압 특성을 타나낸 그래프들이다. 구체적으로, 제조예 1을 통해 제조된 P-N-P 스위칭 소자의 상부 전극인 Pt와 제조예 6를 통해 제조된 가변 저항 소자의 하부 전극인 Pt를 와이어 본딩을 통해 연결하였다.
도 9a 및 도 9b를 참조하면, 스위칭 소자의 순방향 문턱전압(Vth_1)은 약 1V이고, 역방향 문턱전압(Vth_2)은 약 -1V임을 알 수 있다. 또한, 가변 저항 소자의 셋 전압은 약 4V이며 리셋 전압은 약 -4V임을 알 수 있다. 이에 따라, 도 4a 및 도 4b를 참조하여 설명한 Vwrite는 셋 전압인 약 4V 정도이고, -Vwrite는 리셋 전압인 약 -4V 정도로 설정될 수 있다. 또한, 선택된 단위 셀의 데이터를 읽기 위해 선택된 단위 셀에 가해지는 전압(Vread)을 약 3V 정도로 설정할 때, 오프 전류에 대한 온 전류의 비는 약 4일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (39)

  1. 제1 전극;
    제2 전극;
    상기 제1 전극과 상기 제2 전극에 각각 전기적으로 접속하는 한 쌍의 제1 도전형 금속 산화물 반도체층들; 및
    상기 제1 도전형 금속 산화물 반도체층들 사이에 배치된 제2 도전형 금속 산화물 반도체층을 포함하는 2-단자 스위칭 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들인 2-단자 스위칭 소자.
  3. 제1항에 있어서,
    상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형인 2-단자 스위칭 소자.
  4. 제3항에 있어서,
    상기 P형 금속 산화물 반도체층들은 3eV 이하의 밴드갭을 갖는 2-단자 스위칭 소자.
  5. 제3항에 있어서,
    상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 큰 2-단자 스위칭 소자.
  6. 제3항에 있어서,
    상기 각 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)인 2-단자 스위칭 소자.
  7. 제3항에 있어서,
    상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막인 2-단자 스위칭 소자.
  8. 제1 단부 전극;
    제2 단부 전극;
    상기 제1 단부 전극과 상기 제2 단부 전극 사이에 배치되고, 한 쌍의 제1 도전형 금속 산화물 반도체층들과 상기 제1 도전형 금속 산화물 반도체층들 사이에 배치된 제2 도전형 금속 산화물 반도체층을 포함하는 스위칭층; 및
    상기 스위칭층과 상기 제2 단부 전극 사이에 배치된 양극성 가변 저항체층을 포함하는 저항성 메모리 소자 크로스-포인트 어레이.
  9. 제8항에 있어서,
    상기 가변 저항체층은 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체 또는 저항 변화 메모리층인 저항성 메모리 소자 크로스-포인트 어레이.
  10. 제8항에 있어서,
    상기 스위칭층과 상기 가변 저항체층 사이에 위치하는 중간 전극을 더 포함하는 저항성 메모리 소자 크로스-포인트 어레이.
  11. 제10항에 있어서,
    상기 제1 단부 전극과 상기 중간 전극은 서로 같은 물질층인 저항성 메모리 소자 크로스-포인트 어레이.
  12. 제8항에 있어서,
    상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들인 저항성 메모리 소자 크로스-포인트 어레이.
  13. 제8항에 있어서,
    상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형인 저항성 메모리 소자 크로스-포인트 어레이.
  14. 제13항에 있어서,
    상기 P형 금속 산화물 반도체층들은 3eV 이하의 밴드갭을 갖는 저항성 메모리 소자 크로스-포인트 어레이.
  15. 제13항에 있어서,
    상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 큰 저항성 메모리 소자 크로스-포인트 어레이.
  16. 제13항에 있어서,
    상기 각 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)인 저항성 메모리 소자 크로스-포인트 어레이.
  17. 제13항에 있어서,
    상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막인 저항성 메모리 소자 크로스-포인트 어레이.
  18. 제1 전극 상에 제1 도전형 하부 금속 산화물 반도체층을 형성하는 단계;
    상기 제1 도전형 하부 금속 산화물 반도체층 상에 제2 도전형 금속 산화물 반도체층을 형성하는 단계;
    상기 제2 도전형 금속 산화물 반도체층 상에 제1 도전형 상부 금속 산화물 반도체층을 형성하는 단계; 및
    상기 제1 도전형 상부 금속 산화물 반도체층 상에 제2 전극을 형성하는 단계를 포함하는 2-단자 스위칭 소자 제조방법.
  19. 제18항에 있어서,
    상기 제2 전극이 형성된 결과물을 어닐링 하는 단계를 더 포함하는 2-단자 스위칭 소자 제조방법.
  20. 제19항에 있어서,
    상기 어닐링은 열처리 또는 UV 처리를 포함하는 2-단자 스위칭 소자 제조방법.
  21. 제18항에 있어서,
    상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들인 2-단자 스위칭 소자 제조방법.
  22. 제18항에 있어서,
    상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형인 2-단자 스위칭 소자 제조방법.
  23. 제22항에 있어서,
    상기 P형 금속 산화물 반도체층은 3eV 이하의 밴드갭을 갖는 2-단자 스위칭 소자 제조방법.
  24. 제22항에 있어서,
    상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 큰 2-단자 스위칭 소자 제조방법.
  25. 제22항에 있어서,
    상기 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)인 2-단자 스위칭 소자 제조방법.
  26. 제22항에 있어서,
    상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막인 2-단자 스위칭 소자 제조방법.
  27. 제1 단부 전극 상에 제1 도전형 하부 금속 산화물 반도체층, 제2 도전형 금속 산화물 반도체층, 및 제1 도전형 상부 금속 산화물 반도체층을 포함하는 스위칭층을 형성하는 단계;
    상기 스위칭층 상에 제2 단부 전극을 형성하는 단계; 및
    상기 스위칭층을 형성하기 전 상기 제1 단부 전극 상에, 또는 상기 제2 단부 전극을 형성하기 전 상기 스위칭층 상에 가변 저항층을 형성하는 단계를 포함하는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  28. 제27항에 있어서,
    상기 스위칭층이 형성된 결과물을 어닐링하는 단계를 더 포함하는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  29. 제28항에 있어서,
    상기 어닐링은 열처리 또는 UV 처리를 포함하는 메모리 소자 크로스-포인트 어레이 제조방법.
  30. 제27항에 있어서,
    상기 가변 저항체층은 양극성 가변 저항체층인 메모리 소자 크로스-포인트 어레이 제조방법.
  31. 제30항에 있어서,
    상기 양극성 가변 저항체층은 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체 또는 저항 변화 메모리층인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  32. 제27항에 있어서,
    상기 스위칭층과 상기 가변 저항체층 사이에 중간 전극을 형성하는 단계를 더 포함하는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  33. 제32항에 있어서,
    상기 스위칭층에 인접한 제1 또는 제2 단부 전극과 상기 중간 전극은 서로 같은 물질층인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  34. 제27항에 있어서,
    상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  35. 제27항에 있어서,
    상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  36. 제35항에 있어서,
    상기 P형 금속 산화물 반도체층은 3eV 이하의 밴드갭을 갖는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  37. 제35항에 있어서,
    상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 큰 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  38. 제35항에 있어서,
    상기 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
  39. 제35항에 있어서,
    상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.
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