KR100852206B1 - 저항 메모리 소자 및 그 제조 방법. - Google Patents

저항 메모리 소자 및 그 제조 방법. Download PDF

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Abstract

고집적화된 저항 메모리 장치 및 그 제조 방법에서, 상기 저항 메모리 장치는, 기판 상에 형성되는 제1 금속 패턴과, 상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 제1 개구부를 포함하는 제1 층간 절연막 패턴과, 상기 제1 개구부 내부에 형성되는 하부 전극 패턴과, 상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에 구비되고, 상기 하부 전극 패턴의 상부면을 노출하는 제2 개구부를 포함하는 제2 층간 절연막 패턴과, 상기 제2 개구부 내벽 및 저면의 프로파일을 따라 형성되는 저항 물질막 패턴과, 상기 저항 물질막 패턴 상에 형성되는 상부 전극 패턴 및 상기 상부 전극 패턴 상에 상기 제2 개구부를 채우도록 형성되는 제2 금속 패턴을 포함한다. 상기 저항 메모리 장치는 간단한 공정을 통해 구현될 수 있으며 고도로 집적화될 수 있다.

Description

저항 메모리 소자 및 그 제조 방법.{Resist random access memory device and method for manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 저항 메모리 소자의 단위 셀을 나타내는 단면도이다.
도 2 내지 도 5는 도 1에 도시된 본 발명의 실시예 1에 따른 저항 메모리 소자의 단위 셀을 제조 방법을 나타내는 단면도이다.
도 6은 본 발명의 실시예 2에 따른 저항 메모리 소자를 나타내는 사시도이다.
도 7 내지 도 14는 도 6에 도시된 본 발명의 실시예 2에 따른 저항 메모리 소자의 제조 방법을 나타내는 단면도이다.
본 발명은 저항 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 전기적인 펄스에 의해 저항값이 변화하는 물질을 이용한 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에, 디램(DRAM)을 대체할 차세대 메모리 소자로 다양한 비휘발성 메모 리 소자가 연구되고 있다. 상기 비휘발성 메모리 소자의 경우 대용량화, 고속화, 저전력화를 목표로 연구되고 있다.
차세대 비휘발성 메모리 소자는 대표적으로 자기 랜덤 억세스 메모리(MRAM), 강유전체 랜덤 억세스 메모리(FRAM), 상변이 랜덤 억세스 메모리(PRAM) 등이 있다. 또한, 최근에는 저항이 특정한 전기적인 펄스에 의해 크게 변화하는 현상을 이용한 저항 메모리(이하, RRAM,Resistance RAM)가 활발하게 연구되고 있다.
상기 저항 메모리 소자는 전극 사이에 가변 저항체가 개재된 구조를 가지며, 상기 전극에 가해지는 전압에 따라 상기 가변 저항체의 저항이 높거나 또는 낮게 변하는 특성을 이용한다. 구체적으로, 상기 저항 메모리 소자는 가변 저항체의 양단에 형성되어 있는 전극에 인가되는 전압이나 전류 펄스에 의해 상기 가변 저항체가 저항이 높은 상태(Reset) 또는 낮은 상태(Set)가 된다. 이러한 가변 저항체의 저항 상태를 이용하여 메모리 소자로써 구현될 수 있다.
또한, 상기 저항 메모리 소자는 디짓 라인(digit line)과 비트 라인(bit line)이 서로 교차하는 지점에서 하나의 메모리 셀을 구현하는 크로스 포인트(cross point) 구조를 가질 수 있다. 때문에, 매우 작은 면적 내에 하나의 메모리 셀을 구현할 수 있으므로, 상기 저항 메모리 소자는 고집적도를 가질 수 있다.
상기와 같이, 크로스 포인트 구조를 갖는 저항 메모리 장치는 미국 특허 6,693,821호 및 6,970,375호에도 개시되어 있다.
그러나, 상기 구조를 갖는 저항 메모리 장치의 경우 프로그래밍하고자 하는 크로스 포인트의 셀 뿐만 아니라 이와 인접하는 다른 크로스 포인트의 셀을 통해서도 누설전류가 흐르기 때문에 셀들 상호간의 간섭을 일으키거나 전력소모가 큰 단점이 있다.
한편, 상기 저항 메모리 소자에 포함되는 가변 저항체를 전이 금속 산화물로 사용하는 것이 공개특허 2006-87882호에 개시되어 있다. 상기 전이 금속 산화물의 경우에는 셀의 크기에 따라 동작 조건이나 특성이 거의 변화하지 않는다. 그러므로, 상기 저항 메모리 소자는 셀의 크기가 감소되더라도 동작 특성이 나빠지지 않는다. 그러나, 상기 개시된 방법에 의하면 상기 하부 전극을 형성한 후 상기 하부 전극의 상부면을 노출시키는 개구를 형성하여야 하기 때문에, 상기 하부 전극의 크기를 사진 공정의 한계까지 축소시키기가 어려워진다. 또한, 공정이 매우 복잡하기 때문에 상기 저항 메모리 소자를 형성하는데 소요되는 비용이 증가하게 된다.
따라서, 본 발명의 제1 목적은 단순한 공정을 통해 형성할 수 있는 고집적화된 저항 메모리 소자를 제공하는데 있다.
본 발명의 제2 목적은 상기한 저항 메모리 소자를 형성하는 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 저항 메모리 장치는, 기판 상에 형성되는 제1 금속 패턴과, 상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 제1 개구부를 포함하는 제1 층간 절 연막 패턴과, 상기 제1 개구부 내부에 형성되는 하부 전극 패턴과, 상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에 구비되고, 상기 하부 전극 패턴의 상부면을 노출하는 제2 개구부를 포함하는 제2 층간 절연막 패턴과, 상기 제2 개구부 내벽 및 저면의 프로파일을 따라 형성되는 저항 물질막 패턴과, 상기 저항 물질막 패턴 상에 형성되는 상부 전극 패턴 및 상기 상부 전극 패턴 상에 상기 제2 개구부를 채우도록 형성되는 제2 금속 패턴을 포함한다.
상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어질 수 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 저항 메모리 장치는, 기판 상에 형성되고 제1 방향으로 연장되는 라인 형상을 갖는 제1 금속 패턴과, 상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 복수의 제1 개구부를 포함하는 제1 층간 절연막 패턴과, 상기 제1 개구부 내부에 형성되는 하부 전극 패턴과, 상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에, 복수의 하부 전극 패턴의 상부면을 노출시키면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 개구부을 포함하는 제2 층간 절연막 패턴과, 상기 제2 개구부 내벽 및 저면의 프로파일을 따라 형성되는 저항 물질막 패턴과, 상기 저항 물질막 패턴 상에 형성되는 상부 전극 패턴 및 상기 상부 전극 패턴 상에 상기 제2 개구부를 채우면서 상기 제2 방향으로 연장되는 제2 금속 패턴을 포함한다.
상기 하부 전극 패턴을 지지하고, 상기 제1 개구부의 하부에서 상기 제1 금속 패턴과 접촉하는 다이오드를 더 포함할 수 있다.
상기 하부 전극 패턴의 측벽 및 저면과 접촉하는 베리어 금속막 패턴이 더 포함될 수 있다.
상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성될 수 있다.
상기 상부 전극 패턴은 이리듐, 루비듐, 백금 등으로 이루어질 수 있다.
본 발명의 일실시예에 따른 상기 저항 메모리 소자는 크로스 포인트에 단위 셀이 형성될 수 있으므로 고도로 집적화될 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 저항 메모리 장치의 제조 방법은, 먼저 기판 상에 제1 금속 패턴을 형성한다. 상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 제1 개구부를 포함하는 제1 층간 절연막 패턴을 형성한다. 상기 제1 개구부 내부에 하부 전극 패턴을 형성한다. 상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에, 상기 하부 전극 패턴의 상부면을 노출하는 제2 개구부를 포함하는 제2 층간 절연막 패턴을 형성한다. 상기 제2 개구부 내벽 및 저면의 프로파일을 따라 저항 물질막 패턴을 형성한다. 상기 저항 물질막 패턴 상에 상부 전극 패턴을 형성한다. 다음에, 상기 상부 전극 패턴 상에 상기 제2 개구부를 채우도록 제2 금속 패턴을 형성한다.
상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성될 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 저항 메모리 장치의 제조 방법은, 먼저 기판 상에 제1 방향으로 연장되는 라인 형상을 갖는 제1 금속 패턴을 형성한다. 상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 복수의 제1 개구부를 포함하는 제1 층간 절연막 패턴을 형성한다. 상기 제1 개구부 내부에 하부 전극 패턴을 형성한다. 상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에, 복수의 하부 전극 패턴의 상부면을 노출시키면서 상기 제1 방향과 수직하는 제2 방향으로 연장되는 제2 개구부를 포함하는 제2 층간 절연막 패턴을 형성한다. 상기 제2 개구부 내벽 및 저면의 프로파일을 따라 저항 물질막 패턴을 형성한다. 상기 저항 물질막 패턴 상에 상부 전극 패턴을 형성한다. 다음에, 상기 상부 전극 패턴 상에 상기 제2 개구부를 채우면서 상기 제2 방향으로 연장되는 금속 패턴을 형성한다.
상기 제1 층간 절연막 패턴을 형성하는 단계 이 후에, 상기 제1 개구부의 하부의 일부분을 채우면서 상기 제1 금속 패턴과 접촉하는 다이오드를 형성하는 단계를 더 포함할 수 있다.
상기 다이오드를 형성하기 위하여, 상기 제1 개구부를 채우는 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 에치백하여 상기 제1 개구부 하부의 일 부를 채우는 폴리실리콘 패턴을 형성하는 단계 및 상기 폴리실리콘 패턴에 불순물을 이온 주입하는 단계를 포함한다.
상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어질 수 있다.
상기 상부 전극 패턴은 이리듐, 루비듐 또는 백금으로 이루어질 수 있다.
상기 하부 전극 패턴을 형성하기 이 전에 상기 하부 전극 패턴의 측벽 및 저면과 접촉하는 베리어 금속막 패턴을 형성하는 단계를 더 수행할 수 있다.
상기 설명한 방법에 의하면, 단순한 공정을 통해 고성능을 갖는 저항 메모리 소자를 형성할 수 있다. 또한, 상기 저항 메모리 소자를 제조하는 중에 발생될 수 있는 불량들을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 저항 메모리 소자 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패턴 또는 전극들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 전극들이 기판, 각 층(막), 패턴 또는 전극들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 전극들이 직접 기판, 각 층(막), 패턴 또는 전극들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴, 다른 패드 또는 다른 전극들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막)들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막)들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막)들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 저항 메모리 소자의 단위 셀을 나타내는 단면도이다.
도 1을 참조하면, 지지 기판(100)이 마련된다. 상기 지지 기판(100)은 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판일 수 있다. 또는, 상기 지지 기판(100)은 상기 반도체 기판 표면 상에 절연 물질이 증착되어 있는 기판일 수 있다.
상기 지지 기판(100) 상에는 제1 금속 패턴(102)들이 형성되어 있다. 상기 제1 금속 패턴(102)은 우수한 도전성을 가지는 것이 바람직하다. 상기 제1 금속 패턴(102)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다.
도시되지는 않았지만, 상기 제1 금속 패턴(102) 상에는 실리콘 산 질화물로 이루어지는 하드 마스크 패턴(도시안됨)이 구비된다.
상기 제1 금속 패턴(102) 및 하드 마스크 패턴들 사이의 갭 부위에는 하부 층간 절연막 패턴(101)이 구비된다. 상기 하부 층간 절연막 패턴(101)은 실리콘 산화물로 이루어질 수 있다.
상기 제1 금속 패턴(102)을 덮으면서 평탄한 상부면을 갖는 제1 층간 절연막 패턴(104)이 구비된다. 상기 제1 층간 절연막 패턴(104)은 실리콘 산화물로 이루어진다. 상기 제1 층간 절연막 패턴(104)에는 상기 제1 금속 패턴(102)의 상부면의 일부를 노출시키는 제1 개구부(106)가 생성되어 있다.
상기 제1 개구부(106)의 저면 및 측벽에는 베리어 금속막 패턴(108)이 구비된다.
상기 제1 개구부(106) 내부에 위치하고 상기 제1 금속 패턴(102)과 전기적으로 연결되는 하부 전극 패턴(110)이 구비된다. 상기 하부 전극 패턴(110)은 금속 물질로 이루어지는 것이 바람직하다. 상기 하부 전극 패턴(110)으로 사용할 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다. 상기 하부 전극 패턴(110)으로 사용할 수 있는 금속 물질의 다른 예로는 이리듐, 루비듐, 백금 등과 같은 귀금속 물질을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 그런데, 저항 물질막 패턴과 직접적으로 접촉하는 하부 전극 패턴으로써 귀금속 물질이 구비되는 경우에는 저항 메모리 소자의 전기적 특성이 더욱 양호해진다.
상기 하부 전극 패턴(110)의 상부면은 상기 제1 층간 절연막 패턴(104)의 상부면과 동일한 평면 상에 위치하는 것이 바람직하다.
상기 하부 전극 패턴(110) 및 제1 층간 절연막 패턴(104) 상에 제2 층간 절연막 패턴(112)이 구비된다. 상기 제2 층간 절연막 패턴(112)에는 상기 하부 전극 패턴(110)의 상부면을 노출시키는 제2 개구부(113)가 생성되어 있다.
상기 제2 개구부(113)의 저면에 상기 하부 전극 패턴(100)의 상부면의 일부분만 노출되어 저항 물질막 패턴과 하부 전극 패턴의 접촉면이 작아질수록 양호한 전기적 특성을 갖는다.
상기 제2 개구부(113) 내벽 및 저면의 프로파일을 따라 저항 물질막 패턴(114a)이 구비된다. 상기 저항 물질막 패턴(114a)은 2 성분계 금속 산화물로 이루어질 수 있다. 상기 저항 물질막 패턴(114a)으로 사용될 수 있는 금속 산화물의 예로는, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 들 수 있다. 이들은 단독 또는 복합막으로 사용될 수 있다.
상기 저항 물질막 패턴(114a) 상에 상부 전극 패턴(116a)이 구비된다. 상기 상부 전극 패턴(116a)은 귀금속 물질로 이루어질 수 있다. 상기 귀금속 물질의 예로는 이리듐, 루비듐, 백금 등을 들 수 있다. 또는, 상기 상부 전극 패턴(116)은 텅스텐, 알루미늄, 티타늄 질화물과 같은 금속 물질로 이루어질 수 있다.
이 때, 상기 저항 물질막 패턴(114a)과 접촉하는 부위에 형성되는 상부 전극 패턴(116a) 및 하부 전극 패턴(110) 중에서 적어도 하나의 전극 패턴은 귀금속 물 질로 이루어지는 것이 바람직하다.
상기 제2 개구부(113)를 채우면서 상기 상부 전극 패턴(116a) 상에 제2 금속 패턴(118a)이 구비된다. 상기 제2 금속 패턴(118a)으로 사용될 수 있는 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다.
도 2 내지 도 5는 도 1에 도시된 본 발명의 실시예 1에 따른 저항 메모리 소자의 단위 셀을 제조 방법을 나타내는 단면도이다.
도 2를 참조하면, 지지 기판(100)을 마련한다. 상기 지지 기판(100)은 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판일 수 있다. 또는, 상기 지지 기판(100)은 상기 반도체 기판 표면상에 절연 물질이 증착되어 있는 기판일 수 있다.
상기 지지 기판(100) 상에 제1 금속막(도시안됨)을 증착한다. 상기 제1 금속막은 우수한 도전성을 가지면서도 건식 식각을 통해 식각할 수 있는 물질을 증착시켜 형성할 수 있다. 상기 제1 금속막으로 사용될 수 있는 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물등을 들 수 있다.
상기 제1 금속막 상에 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 실리콘 산질화물을 증착시켜 형성할 수 있다.
이 후, 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴(도시안됨)을 형성한다. 그리고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제1 금속막을 식각함으로써 제1 금속 패턴(102)을 형성한다.
상기 제1 금속 패턴(102) 및 하드 마스크 패턴 사이의 갭 부위를 매립하도록 하부 층간 절연막(101)을 형성한다. 상기 하부 층간 절연막(101)은 실리콘 산화물을 화학 기상증착법으로 증착시켜 형성할 수 있다.
상기 하드 마스크 패턴의 상부면이 노출되도록 상기 하부 층간 절연막(101)의 상부를 화학기계적 연마 공정을 통해 평탄화한다. 이와 같이, 상기 하드 마스크 패턴을 연마 저지막으로 사용하는 경우, 하부 층간 절연막(101) 및 하드 마스크 패턴이 평탄면을 갖도록 할 수 있다.
상기 제1 금속 패턴(102) 및 하부 층간 절연막(101)에 제1 층간 절연막(도시안됨)을 형성한다. 상기 제1 층간 절연막은 실리콘 산화물을 화학 기상 증착법으로 증착시켜 형성할 수 있다.
다음에, 상기 제1 층간 절연막 및 하드 마스크 패턴의 일부 영역을 식각하여 제1 개구부(106)들을 형성함으로써 제1 층간 절연막 패턴(104)을 형성한다. 상기 제1 개구부(106)들의 저면에는 상기 제1 금속 패턴(102)의 상부면이 노출된다.
상기에서 설명한 것과는 달리, 제1 금속 패턴(102)을 형성한 후 상기 제1 금속 패턴(102)을 덮는 제1 층간 절연막을 형성하고 상기 제1 층간 절연막의 상부면을 평탄화할 수 있다. 이 경우에도, 상기 제1 층간 절연막의 일부 영역을 식각하여 제1 개구부를 형성함으로써, 제1 층간 절연막 패턴을 형성한다.
도 3을 참조하면, 상기 제1 개구부(106)들 측벽 및 저면에 베리어 금속막(도시안됨)을 형성한다. 상기 베리어 금속막은 티타늄 및 티타늄 질화막을 증착시켜 형성할 수 있다.
다음에, 상기 제1 개구부(106) 내부를 완전히 채우도록 하부 전극막을 형성한다. 상기 하부 전극막으로 사용될 수 있는 도전 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다. 상기 하부 전극막으로 사용할 수 있는 금속 물질의 다른 예로는 이리듐, 루비듐, 백금 등과 같은 귀금속 물질을 들 수 있다. 상기 예시한 금속 물질들은 단독 또는 혼합하여 사용할 수 있다.
이 후, 상기 제1 층간 절연막 패턴(104)의 상부면이 노출되도록 상기 하부 전극막 및 베리어 금속막의 일부를 화학 기계적 연마 공정을 통해 제거하여 베리어 금속막 패턴(108) 및 하부 전극 패턴(110)을 형성한다.
도 4를 참조하면, 상기 하부 전극 패턴(110) 및 제1 층간 절연막 패턴(104) 상에 제2 층간 절연막(도시안됨)을 형성한다. 상기 제2 층간 절연막은 실리콘 산화물을 화학기상증착 공정을 통해 증착시켜 형성한다.
상기 제2 층간 절연막의 일부분을 식각하여 상기 하부 전극 패턴(110)들을 노출시키는 제2 개구부(113)를 형성한다. 상기 공정을 통해 제2 개구부를 포함하는 제2 층간 절연막 패턴(112)이 형성된다.
다음에, 상기 제2 개구부(113)의 내벽, 저면 및 상기 제2 층간 절연막 패턴(112)의 상부면을 따라 저항 물질막(114)을 증착한다. 상기 저항 물질막(114)은 2 성분계 금속 산화물을 포함한다. 상기 저항 물질막(114)으로 사용될 수 있는 2 성분계 금속 산화물의 예로는, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 들 수 있다. 이들은 단독 또는 복합막으로 사용될 수 있 다.
상기 저항 물질막(114) 상에 귀금속 물질 또는 금속 물질을 증착함으로써 상부 전극막(116)을 형성한다. 상기 상부 전극막(116)으로 사용될 수 있는 귀금속 물질의 예로는 이리듐, 루비듐, 백금 등을 들 수 있고, 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다. 상기 금속 물질 또는 귀금속 물질들은 단독 또는 복합막으로 사용될 수 있다.
이 때, 상기 저항 물질막(114)과 접촉하는 부위에 형성되는 상부 전극막(116) 및 하부 전극 패턴 중에서 적어도 하나는 귀금속 물질로 이루어지는 것이 바람직하다.
다음에, 상기 상부 전극막(116) 상에 상기 제2 개구부(113)를 완전히 채우도록 제2 금속막(118)을 형성한다. 상기 제2 금속막(118)은 갭 매립 특성이 우수한 도전 물질을 증착시켜 형성하는 것이 바람직하다. 상기 제2 금속막(118)으로 사용될 수 있는 도전 물질의 예로는 텅스텐, 알루미늄 및 티타늄 질화물 등을 들 수 있다.
도 5를 참조하면, 상기 제2 층간 절연막 패턴(112)의 상부면이 노출되도록 상기 제2 금속막(118), 상부 전극막(116) 및 저항 물질막(114)의 일부분을 제거함으로써 상기 제2 개구부(113) 내부에 저항 물질막 패턴(114a), 상부 전극 패턴(116a) 및 제2 금속 패턴(118a)을 각각 형성한다.
상기 제2 금속막(118), 상부 전극막(116) 및 저항 물질막(114)의 제거는 화학 기계적 연마 공정을 통해 수행되는 것이 바람직하다.
이와 같이, 본 실시예에 따른 방법에 의하면, 상기 제1 개구부 내부에 하부 전극막이 남아있도록 연마 공정을 수행함으로써 상기 하부 전극 패턴을 형성한다. 때문에, 상기 하부 전극 패턴을 형성하기 위하여 별도로 상기 하부 전극막을 이방성 식각하는 공정이 요구되지 않는다. 그러므로, 상기 하부 전극막을 이방성 식각할 때 베리어 금속막이 잔류하거나 또는 과도 식각됨으로써 발생되는 불량을 방지할 수 있다.
또한, 상기 제2 개구부 내부에 저항 물질막, 상부 전극막 및 제2 금속막이 남아있도록 연마 공정을 수행함으로써 저항 물질막 패턴, 상부 전극 패턴 및 제2 금속 패턴이 형성된다. 때문에, 상기 저항 물질막 패턴, 상부 전극 패턴 및 제2 금속 패턴을 형성하기 위하여 건식 식각 공정이 요구되지 않는다. 때문에, 상기 건식 식각 공정을 수행할 때 상기 저항 물질막 패턴, 상부 전극 패턴 및 제2 금속막 패턴에서 과도하게 식각 데미지가 발생되거나 또는 식각 시에 각 패턴들의 측벽에 폴리머가 발생되는 방지할 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 저항 메모리 소자를 나타내는 사시도이다.
도 6을 참조하면, 지지 기판(200)이 마련된다. 상기 지지 기판(200)은 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판일 수 있다. 또는, 상기 지지 기판(200)은 상기 반도체 기판 표면 상에 절연 물질이 증착되어 있는 기판일 수 있 다.
상기 지지 기판(200) 상에는 제1 금속 패턴(202)들이 형성되어 있다. 상기 제1 금속 패턴(202)들은 제1 방향으로 연장되는 라인 형상을 가지면서 서로 평행하게 배치되어 있다. 상기 제1 금속 패턴(202)은 우수한 도전성을 갖는 물질로 이루어지는 것이 바람직하다. 상기 제1 금속 패턴(202)으로 사용할 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다.
도시되지는 않았지만, 상기 제1 금속 패턴(202) 상에는 실리콘 산 질화물로 이루어지는 하드 마스크 패턴이 구비된다.
상기 제1 금속 패턴(202) 및 하드 마스크 패턴들 사이의 갭 부위에는 하부 층간 절연막 패턴(201)이 구비된다. 상기 하부 층간 절연막 패턴(201)은 실리콘 산화물로 이루어질 수 있다.
상기 제1 금속 패턴(202)을 덮으면서 평탄한 상부면을 갖는 제1 층간 절연막 패턴(204a)이 구비된다. 상기 제1 층간 절연막 패턴(204a)은 실리콘 산화물로 이루어진다. 상기 제1 층간 절연막 패턴(204a)에는 상기 제1 금속 패턴(202)의 상부면의 일부를 노출시키는 제1 개구부(208)가 생성되어 있다. 상기 제1 개구부(208)는 콘택홀과 같은 형상을 갖는다. 상기 제1 개구부(208)는 일정 간격을 갖고 규칙적으로 생성되어 있는 것이 바람직하다.
상기 제1 층간 절연막 패턴(204a) 상부면에는 식각 저지막 패턴(206a)이 구비된다. 상기 식각 저지막 패턴(206a)은 실리콘 산화물과의 식각 선택비가 높은 절연 물질로 이루어진다. 구체적으로, 상기 식각 저지막 패턴(206a)은 실리콘 질화물 또는 실리콘 산질화물로 이루어질 수 있다.
상기 제1 개구부(208)를 부분적으로 채우면서 상기 제1 금속 패턴(202)과 접하는 다이오드(210)가 구비된다. 구체적으로, 상기 다이오드(210)는 N형 불순물이 도핑된 폴리실리콘과 P형 불순물이 도핑된 폴리실리콘이 접합된 구조의 폴리실리콘 패턴으로 형성된다.
상기 다이오드(210)가 구비됨으로써 각각의 메모리 셀에 저장되어 있는 데이터에 따라 전류가 순방향으로만 흐르도록 할 수 있다. 따라서, 상기 선택된 메모리 셀에만 프로그래밍을 수행할 때 상기 선택되지 않은 이웃한 메모리 셀에 역방향으로 전류가 흐르는 것을 방지할 수 있다. 이와 같이, 상기 다이오드(210)에 의해 전류가 흐르는 방향을 하나의 방향으로 고정시킴으로써 선택된 메모리 셀을 동작시킬 때 선택되지 않은 메모리 셀의 데이터가 변경되는 등의 문제를 방지할 수 있다.
또한, 상기 다이오드(210)가 구비됨으로써 상기 메모리 셀을 선택하기 위한 선택 트랜지스터를 별도로 구비되지 않아도 된다. 그러므로, 하나의 메모리 셀을 형성하는데 필요한 수평 면적이 감소된다.
상기 제1 개구부(208) 측벽 및 저면에는 베리어 금속막 패턴(211)이 구비된다. 상기 베리어 금속막 패턴(211)은 하부 전극 패턴(212)과의 부착 특성을 양호하게 하기 위한 부착막(adhesion layer)으로써 사용된다.
상기 베리어 금속막 패턴(211) 상에, 상기 제1 개구부(208) 내부에 위치하고 상기 다이오드(210)와 전기적으로 연결되는 하부 전극 패턴(212)이 구비된다. 상기 하부 전극 패턴(212)은 금속 물질로 이루어지는 것이 바람직하다.
상기 하부 전극 패턴(212)으로 사용할 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다. 상기 하부 전극 패턴으로 사용할 수 있는 금속 물질의 다른 예로는 이리듐, 루비듐, 백금 등과 같은 귀금속 물질을 들 수 있다. 또는, 상기 하부 전극 패턴으로 상기 금속 물질과 귀금속 물질이 적층된 형태를 가질 수도 있다.
상기 하부 전극 패턴(212)의 상부면은 상기 식각 저지막 패턴(206a)의 상부면과 동일한 평면 상에 위치하는 것이 바람직하다.
상기 하부 전극 패턴(212) 및 제1 층간 절연막 패턴(204a) 상에 제2 층간 절연막 패턴(214)이 구비된다. 상기 제2 층간 절연막 패턴(214)에는 상기 하부 전극 패턴(212)의 상부면을 노출시키면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 개구부(216)가 생성되어 있다. 구체적으로, 각각의 상기 제2 개구부(216)는 상기 제2 방향으로 반복하여 형성되어 있는 하부 전극 패턴(212)을 노출하도록 형성된다.
상기 제2 개구부(216)의 저면에 상기 하부 전극 패턴(212)의 상부면의 일부분만 노출되어 저항 물질막 패턴과 하부 전극 패턴(212)의 접촉면이 작아질수록 양호한 전기적 특성을 갖는다.
상기 제2 층간 절연막 패턴(214)은 실리콘 산화물로 이루어진다.
상기 제2 개구부(216) 내벽 및 저면의 프로파일을 따라 저항 물질막 패턴(218a)이 구비된다. 도시된 것과 같이, 상기 저항 물질막 패턴(218a)은 상기 제2 하부 전극 패턴(212)들과 접하면서 U자 형상을 갖는다.
상기 저항 물질막 패턴(218a)은 2 성분계 금속 산화물로 이루어질 수 있다. 상기 저항 물질막 패턴(218a)으로 사용될 수 있는 금속 산화물의 예로는, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 들 수 있다. 이들은 단독 또는 복합막으로 사용될 수 있다.
상기 2 성분계 금속 산화물은, 상기에서도 설명하였듯이, 동작 조건이나 특성이 형성되는 면적에 의존하지 않는다. 때문에, 매우 좁은 면적에 저항 물질막 패턴을 형성되더라도 저항 메모리 장치의 동작 특성에 영향을 끼치지 않는다. 그러므로, 상기 2 성분계 금속 산화물은 고집적화된 저항 메모리 장치에 포함되는 저항 물질막 패턴(218a)으로 사용되기에 매우 적합하다.
상기 저항 물질막 패턴(218a) 상에 상부 전극 패턴(220a)이 구비된다. 상기 상부 전극 패턴(220a)은 상기 저항 물질막 패턴(218a)과 유사하게 U자 형상을 갖는다. 상기 상부 전극 패턴(220a)은 귀금속 물질 또는 금속 물질로 이루어질 수 있다. 상기 귀금속 물질의 예로는 이리듐, 루비듐, 백금 등을 들 수 있고 상기 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다.
상기 저항 물질막 패턴(218a)과 접촉하는 부위에 형성되는 상부 전극 패턴(220a) 및 하부 전극 패턴(212) 중에서 적어도 하나의 전극 패턴은 귀금속 물질로 이루어지는 것이 바람직하다.
상기 제2 개구부(216)를 채우면서 상기 상부 전극 패턴(220a) 상에 제2 금속 패턴(222a)을 형성한다. 상기 제2 금속 패턴(222a)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 금속 패턴(222a)으로 사용될 수 있는 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다.
상기와 같이, 상기 저항 물질막 패턴(218a)은 상기 제2 개구부(216) 측벽 및 저면을 따라 U자 형상을 갖고 연장되는 형상을 갖는다. 그러나, 상기 저항 물질막 패턴(218a) 자체의 저항값이 매우 크기 때문에, 상기 하부 전극 패턴(212)과 접하는 부위에서만 국부적으로 필라멘터리 경로(filamentary path)가 생성되어 저항이 변화하게 된다. 때문에, 상기 저항 물질막 패턴(218a)이 이웃하는 셀들과 분리되어 독립된 패턴으로 형성되어 있지 않다 하더라도 인접하는 셀들 간의 상호 간섭과 같은 문제는 발생되지 않는다.
도 7 내지 도 14는 도 6에 도시된 본 발명의 실시예 2에 따른 저항 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 7을 참조하면, 지지 기판(200)을 마련한다. 상기 지지 기판(200)은 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판일 수 있다. 또는, 상기 지지 기판(200)은 상기 반도체 기판 표면 상에 절연 물질이 증착되어 있는 기판일 수 있다.
상기 지지 기판(200) 상에 제1 방향으로 연장되는 라인 형상을 가지면서 서로 평행하게 배치되는 제1 금속 패턴(202)들을 형성한다. 또한, 상기 제1 금속 패턴(202)들 사이에는 하부 층간 절연막 패턴(도시안됨)을 형성한다.
이하에서는, 상기 제1 금속 패턴(202)들을 형성하는 방법을 보다 구체적으로 설명한다.
상기 지지 기판(200) 상에 제1 금속막(도시안됨)을 증착한다. 상기 제1 금속막은 우수한 도전성을 갖는 물질로 형성될 수 있다. 상기 제1 금속막으로 사용할 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다.
상기 제1 금속막 상에 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 실리콘 산질화물을 증착시켜 형성할 수 있다.
이 후, 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 하드 마스크 패턴은 서로 평행하게 반복하여 형성된다.
그리고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제1 금속막을 식각함으로써 제1 금속 패턴(202)을 형성한다.
상기 제1 금속 패턴(202) 및 하드 마스크 패턴 사이의 갭 부위를 매립하도록 하부 층간 절연막(201)을 형성한다. 상기 하부 층간 절연막(201)은 실리콘 산화물을 화학 기상증착법으로 증착시켜 형성할 수 있다.
상기 하드 마스크 패턴의 상부면이 노출되도록 상기 하부 층간 절연막(201)의 상부를 화학기계적 연마 공정을 통해 평탄화한다. 이와 같이, 상기 하드 마스크 패턴을 연마 저지막으로 사용하는 경우, 하부 층간 절연막(201) 및 하드 마스크 패턴이 평탄면을 갖도록 할 수 있다.
도 8을 참조하면, 상기 제1 금속 패턴(202) 및 하부 층간 절연막(201) 상에 제1 층간 절연막(204)을 형성한다. 상기 제1 층간 절연막(204)은 실리콘 산화물을 화학 기상 증착법으로 증착시켜 형성할 수 있다.
이 후, 상기 제1 층간 절연막(204) 상에 식각 저지막(206)을 형성한다. 상기 식각 저지막(206)은 실리콘 산화물과의 식각 선택비가 높은 절연 물질로 이루어진다. 구체적으로, 상기 식각 저지막(206)은 실리콘 질화물 또는 실리콘 산질화물을 화학 기상 증착 공정을 통해 증착시켜 형성할 수 있다.
후속 공정에서 상기 제1 층간 절연막(204) 및 식각 저지막(206)에 형성되는 제1 개구부 내부에, 다이오드 및 하부 전극 패턴이 형성된다. 그러므로, 상기 제1 층간 절연막(204)은 상기 다이오드 및 하부 전극 패턴이 형성되기에 충분한 두께로 형성되는 것이 바람직하다.
도 9를 참조하면, 상기 식각 저지막(206) 상에 콘택홀 형상의 개구들을 형성하기 위한 마스크 패턴(도시안됨)을 형성한다.
상기 마스크 패턴을 이용하여 상기 식각 저지막(206) 및 제1 층간 절연막(204)을 순차적으로 식각함으로써 제1 개구부(208)들을 형성한다. 상기 제1 개구부(208)들의 저면에는 상기 제1 금속 패턴(202)의 상부면이 노출된다. 그리고, 상기 제1 개구부(208)들은 규칙적인 배열을 갖는다.
상기 공정을 수행함으로써, 제1 개구부(208)들이 생성되어 있는 식각 저지막 패턴(206a) 및 제1 층간 절연막 패턴(204a)이 형성된다.
도 10을 참조하면, 상기 제1 개구부(208)들 내부를 완전히 채우도록 폴리실리콘막(도시안됨)을 증착한다.
상기 증착된 폴리실리콘막을 이방성으로 식각하여, 상기 제1 개구부(208) 내 부를 부분적으로 채우는 폴리실리콘 패턴을 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 식각 저지막 패턴(206a) 상에 형성되어 있는 폴리실리콘막은 모두 제거된다.
다음에, 이온 주입 공정을 수행하여 상기 폴리실리콘 패턴에 불순물 이온을 주입한다. 구체적으로, 먼저 N형 및 P형 불순물 중 어느 하나의 불순물을 상기 폴리실리콘 패턴에 주입한다. 다음에, 상기 주입된 불순물과 반대의 도전형을 갖는 불순물을 상기 폴리실리콘 패턴에 주입한다. 이 때, 상기 N형 및 P형 불순물의 주입 깊이를 서로 다르게 함으로써, 수직 방향으로 N형 및 P형 불순물들이 서로 접합되는 형상을 갖도록 한다.
상기 이온 주입 공정을 수행하면, 상기 제1 금속 패턴(202)과 접하는 P-N 다이오드(210)가 생성된다.
도 11을 참조하면, 상기 제1 개구부(208)의 노출된 측벽, 상기 다이오드(210)의 상부면 및 상기 식각 저지막 패턴(206a) 상부면을 따라 베리어 금속막(도시안됨)을 형성한다. 상기 베리어 금속막은 티타늄 및 티타늄 질화막을 증착시켜 형성할 수 있다.
다음에, 상기 제1 개구부(208) 내부를 완전히 채우도록 하부 전극막(도시안됨)을 형성한다. 상기 하부 전극막은 갭 필 특성이 우수하여 상기 제1 개구부(208) 내부에 보이드 없이 채워질 수 있는 도전 물질로 형성되는 것이 바람직하다.
상기 하부 전극막으로 사용될 수 있는 도전 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다. 상기 하부 전극막으로 사용할 수 있는 도전 물질의 다른 예로는 이리듐, 루비듐, 백금 등과 같은 귀금속 물질을 들 수 있다. 또한, 상기 하부 전극막은 금속 물질 및 귀금속 물질이 적층된 형태를 가질 수도 있다. 이와 같이, 하부 전극막을 귀금속 물질로써 형성하는 경우에는 저항 메모리 소자의 전기적 특성이 더욱 양호해진다.
이 후, 상기 식각 저지막 패턴(206a)의 상부면이 노출되도록 상기 하부 전극막 및 베리어 금속막의 일부를 화학 기계적 연마 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 다이오드(210) 상에 상기 제1 개구부(208) 내에 위치하는 베리어 금속막 패턴(211) 및 하부 전극 패턴(212)이 형성된다.
상기 공정을 통해 형성된 상기 하부 전극 패턴(212)의 상부면은 상기 식각 저지막 패턴(206a)의 상부면과 동일한 평면 상에 위치하게 된다.
도 12를 참조하면, 상기 하부 전극 패턴(212) 및 제1 층간 절연막 패턴(204a) 상에 제2 층간 절연막(214)을 형성한다. 상기 제2 층간 절연막(214)은 실리콘 산화물을 화학기상증착 공정을 통해 증착시켜 형성한다.
후속 공정을 통해, 상기 제2 층간 절연막(214) 내에 저항 물질막 패턴, 상부 전극 패턴 및 제2 금속 패턴이 형성된다. 그러므로, 상기 제2 층간 절연막(214)은 상기 패턴 구조물들이 형성되기에 충분한 두께를 갖도록 형성되어야 한다.
상기 제2 층간 절연막(214) 상에 마스크 패턴(도시안됨)을 형성한다. 상기 마스크 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 마스크 패턴들 사이에 상기 제2 층간 절연막(214)이 노출되는 부위의 아래에는 상기 하부 전극 패턴(212)이 형성되어 있다.
상기 마스크 패턴을 식각 마스크로 사용하여 상기 제2 층간 절연막(214)을 식각함으로써 상기 제2 방향으로 반복하여 형성되어 있는 상기 하부 전극 패턴(212)들을 노출시키는 제2 개구부(216)를 형성한다. 상기 제2 개구부(216)는 상기 제2 방향으로 연장되는 트렌치의 형상을 갖는다.
상기 제2 개구부(216)의 저면에 상기 하부 전극 패턴(212)의 상부면의 일부분만 노출되어 저항 물질막 패턴과 하부 전극 패턴(212)의 접촉면이 작아질수록 양호한 전기적 특성을 갖는다.
상기 공정들을 수행함으로써 제2 개구부(216)가 생성되어 있는 제2 층간 절연막 패턴(214)이 형성된다.
도 13을 참조하면, 상기 제2 개구부(216)의 내벽, 저면 및 상기 제2 층간 절연막 패턴(214)의 상부면을 따라 저항 물질막(218)을 증착한다. 상기 저항 물질막(218)은 2 성분계 금속 산화물을 포함한다. 상기 저항 물질막(218)으로 사용될 수 있는 2 성분계 금속 산화물의 예로는, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 들 수 있다. 이들은 단독 또는 복합막으로 사용될 수 있다.
상기 저항 물질막(218) 상에 귀금속 물질 또는 금속 물질을 증착함으로써 상부 전극막(220)을 형성한다. 상기 상부 전극막(220)으로 사용될 수 있는 귀금속 물질의 예로는 이리듐, 루비듐, 백금 등을 들 수 있고, 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다. 상기 금속 물질 및 귀금속 물질들은 단 독 또는 복합막으로 사용될 수 있다.
상기 저항 물질막(218)과 접촉하는 부위에 형성되는 상부 전극막(220) 및 하부 전극 패턴 중에서 적어도 하나는 귀금속 물질로 이루어지는 것이 바람직하다.
다음에, 상기 상부 전극막(220) 상에 상기 제2 개구부(216)를 완전히 채우도록 제2 금속막(222)을 형성한다. 상기 제2 금속막(222)은 갭 매립 특성이 우수한 도전 물질을 증착시켜 형성하는 것이 바람직하다. 상기 제2 금속막(222)으로 사용될 수 있는 도전 물질의 예로는 텅스텐, 알루미늄 및 티타늄 질화물 등을 들 수 있다.
도 14를 참조하면, 상기 제2 층간 절연막 패턴(214)의 상부면이 노출되도록 상기 제2 금속막(222), 상부 전극막(220) 및 저항 물질막(218)의 일부분을 연마함으로써 상기 제2 개구부(216) 내부에 저항 물질막 패턴(218a), 상부 전극 패턴(220a) 및 제2 금속 패턴(222a)을 각각 형성한다.
상기 제2 금속막(222), 상부 전극막(220) 및 저항 물질막(218)의 연마는 화학 기계적 연마 공정을 통해 수행되는 것이 바람직하다.
상기 상부 전극 패턴(220a) 및 저항 물질막 패턴(218a)은 상기 제2 개구부(216) 측벽 및 저면을 따라 U자 형상을 갖는다. 또한, 상기 제2 방향으로 연장된 형상을 갖는다.
상기 공정을 수행하면, 제1 금속 패턴과 제2 금속 패턴이 교차하는 크로스 포인트에 단위 셀이 형성되는 저항 메모리 소자가 완성된다.
본 실시예의 방법에 의하면, 상기 저항 물질막 패턴, 상부 전극 패턴 및 제2 금속 패턴을 형성할 때 건식 식각 공정이 수행되지 않는다. 때문에, 상기 건식 식각 공정을 수행할 때 발생될 수 있는 공정 불량을 방지할 수 있다.
또한, 상기 저항 물질막 패턴, 상부 전극 패턴 및 제2 금속 패턴이 1회의 화학 기계적 연마 공정을 통해 형성될 수 있다. 더구나, 상기 제2 금속 패턴의 상부면과 상기 제2 층간 절연막 패턴의 상부면이 동일한 평면 상에 있으므로, 후속에 상부 층간 절연막을 형성하는 공정을 수행하더라도 별도의 평탄화 공정이 요구되지 않는다. 때문에, 종래에 비해 상기 저항 메모리 소자를 형성하는 공정이 매우 단순해진다.
상술한 바와 같이 본 발명에 의하면, 단순한 공정을 통해 고성능을 갖는 저항 메모리 소자를 형성할 수 있다. 또한, 상기 저항 메모리 소자를 제조하는 중에 발생될 수 있는 불량들을 감소시킬 수 있다. 또한, 상기 공정을 통해 완성되는 저항 메모리 소자는 크로스 포인트에 단위 셀이 형성될 수 있으므로 고도로 집적화될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에 형성되는 제1 금속 패턴;
    상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 제1 개구부를 포함하는 제1 층간 절연막 패턴;
    상기 제1 개구부 내부에 형성되는 하부 전극 패턴;
    상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에 구비되고, 상기 하부 전극 패턴의 상부면을 노출하는 제2 개구부를 포함하는 제2 층간 절연막 패턴;
    상기 제2 개구부 내벽 및 저면의 프로파일을 따라 형성되는 저항 물질막 패턴;
    상기 저항 물질막 패턴 상에 형성되는 상부 전극 패턴; 및
    상기 상부 전극 패턴 상에 상기 제2 개구부를 채우도록 형성되는 제2 금속 패턴을 포함하는 것을 특징으로 하는 저항 메모리 소자.
  2. 제1항에 있어서, 상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성된 것을 특징으로 하는 저항 메모리 소자.
  3. 기판 상에 형성되고 제1 방향으로 연장되는 라인 형상을 갖는 제1 금속 패 턴;
    상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 복수의 제1 개구부를 포함하는 제1 층간 절연막 패턴;
    상기 제1 개구부 내부에 형성되는 하부 전극 패턴;
    상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에, 복수의 하부 전극 패턴의 상부면을 노출시키면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 개구부를 포함하는 제2 층간 절연막 패턴;
    상기 제2 개구부 내벽 및 저면의 프로파일을 따라 형성되는 저항 물질막 패턴;
    상기 저항 물질막 패턴 상에 형성되는 상부 전극 패턴; 및
    상기 상부 전극 패턴 상에 상기 제2 개구부를 채우면서 상기 제2 방향으로 연장되는 제2 금속 패턴을 포함하는 것을 특징으로 하는 저항 메모리 소자.
  4. 제3항에 있어서, 상기 하부 전극 패턴을 지지하고, 상기 제1 개구부의 하부에서 상기 제1 금속 패턴과 접촉하는 다이오드를 더 포함하는 것을 특징으로 하는 저항 메모리 소자.
  5. 제3항에 있어서, 상기 하부 전극 패턴의 측벽 및 저면과 접촉하는 베리어 금속막 패턴이 더 포함되는 것을 특징으로 하는 저항 메모리 소자.
  6. 제3항에 있어서, 상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성된 것을 특징으로 하는 저항 메모리 소자.
  7. 제3항에 있어서, 상기 상부 전극 패턴 및 하부 전극 패턴 중 적어도 하나는 이리듐, 루비듐 및 백금으로 이루어지는 군에서 선택된 물질로 형성된 것을 특징으로 하는 저항 메모리 소자.
  8. 제3항에 있어서, 상기 상부 전극 패턴은 이리듐, 루비듐, 백금, 텅스텐, 알루미늄 및 티타늄 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 저항 메모리 소자.
  9. 제3항에 있어서, 상기 하부 전극 패턴은 이리듐, 루비듐, 백금, 텅스텐, 알루미늄 및 티타늄 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 저항 메모리 소자.
  10. 기판 상에 제1 금속 패턴을 형성하는 단계;
    상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 제1 개구부를 포함하는 제1 층간 절연막 패턴을 형성하는 단계;
    상기 제1 개구부 내부에 하부 전극 패턴을 형성하는 단계;
    상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에, 하부 전극 패턴의 상부면을 노출하는 제2 개구부를 포함하는 제2 층간 절연막 패턴을 형성하는 단계;
    상기 제2 개구부 내벽 및 저면의 프로파일을 따라 저항 물질막 패턴을 형성하는 단계;
    상기 저항 물질막 패턴 상에 상부 전극 패턴을 형성하는 단계; 및
    상기 상부 전극 패턴 상에 상기 제2 개구부를 채우도록 제2 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  11. 제10항에 있어서, 상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  12. 기판 상에 제1 방향으로 연장되는 라인 형상을 갖는 제1 금속 패턴을 형성하는 단계;
    상기 제1 금속 패턴을 덮으면서 상기 제1 금속 패턴의 상부면의 일부를 노출하는 복수의 제1 개구부를 포함하는 제1 층간 절연막 패턴을 형성하는 단계;
    상기 제1 개구부 내부에 하부 전극 패턴을 형성하는 단계;
    상기 하부 전극 패턴 및 제1 층간 절연막 패턴 상에, 복수의 하부 전극 패턴의 상부면을 노출시키면서 상기 제1 방향과 수직하는 제2 방향으로 연장되는 제2 개구부를 포함하는 제2 층간 절연막 패턴을 형성하는 단계;
    상기 제2 개구부 내벽 및 저면의 프로파일을 따라 저항 물질막 패턴을 형성하는 단계;
    상기 저항 물질막 패턴 상에 상부 전극 패턴을 형성하는 단계; 및
    상기 상부 전극 패턴 상에 상기 제2 개구부를 채우면서 상기 제2 방향으로 연장되는 제2 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  13. 제12항에 있어서, 상기 제1 층간 절연막 패턴을 형성하는 단계 이 후에,
    상기 제1 개구부의 하부의 일부분을 채우면서 상기 제1 금속 패턴과 접촉하는 다이오드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  14. 제13항에 있어서, 상기 다이오드를 형성하는 단계는,
    상기 제1 개구부를 채우는 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 에치백하여 상기 제1 개구부 하부의 일부를 채우는 폴리실리콘 패턴을 형성하는 단계; 및
    상기 폴리실리콘 패턴에 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  15. 제12항에 있어서, 상기 저항 물질막 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  16. 제12항에 있어서, 상기 상부 전극 패턴 및 하부 전극 패턴 중 적어도 하나는 이리듐, 루비듐 및 백금으로 이루어지는 군에서 선택된 물질로 형성하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  17. 제12항에 있어서, 상기 상부 전극 패턴은 이리듐, 루비듐, 백금, 텅스텐, 알루미늄, 티타늄 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  18. 제12항에 있어서, 상기 하부 전극 패턴은 이리듐, 루비듐, 백금, 텅스텐, 알루미늄, 티타늄 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  19. 제12항에 있어서, 상기 저항 물질막 패턴 및 상부 전극 패턴 사이에 베리어 금속막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  20. 제12항에 있어서, 상기 하부 전극 패턴을 형성하기 이 전에 상기 하부 전극 패턴의 측벽 및 저면과 접촉하는 베리어 금속막 패턴을 형성하는 단계를 더 포함되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
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