JP5047518B2 - 抵抗メモリセル、及びこれを利用した抵抗メモリ配列 - Google Patents

抵抗メモリセル、及びこれを利用した抵抗メモリ配列 Download PDF

Info

Publication number
JP5047518B2
JP5047518B2 JP2006081592A JP2006081592A JP5047518B2 JP 5047518 B2 JP5047518 B2 JP 5047518B2 JP 2006081592 A JP2006081592 A JP 2006081592A JP 2006081592 A JP2006081592 A JP 2006081592A JP 5047518 B2 JP5047518 B2 JP 5047518B2
Authority
JP
Japan
Prior art keywords
electrode
resistive memory
memory cell
memory element
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006081592A
Other languages
English (en)
Other versions
JP2006279042A5 (ja
JP2006279042A (ja
Inventor
寅圭 白
文淑 李
東徹 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006279042A publication Critical patent/JP2006279042A/ja
Publication of JP2006279042A5 publication Critical patent/JP2006279042A5/ja
Application granted granted Critical
Publication of JP5047518B2 publication Critical patent/JP5047518B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

本発明はメモリ装置に係り、より詳細には、抵抗メモリセル及びその形成方法並びに
抵抗メモリ配列に関する。
抵抗メモリセル（ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｃｅｌｌ）は外部から加えられた電圧によって可逆的に互いに異なる二つの抵抗状態がスイッチング（ｓｗｉｔｃｈｉｎｇ）できる抵抗メモリ要素を含む不揮発性メモリセルである。
抵抗メモリ要素として、ＰｒＣａＭｎＯ３（ＰＣＭＯ）のようなＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ Ｍａｔｅｒｉａｌ）が広く使われており、特許文献１にはＣＭＲを利用した抵抗メモリセルを開示している。また同特許に開示された抵抗メモリセルが図１に示されている。
図１を参照すると、従来抵抗メモリセル１８はＣＭＲ層２４と前記ＣＭＲ２４層の下面及び上面に接触する下部電極２０、２２及び上部電極２６、２８で構成される。下部電極及び上部電極は同一の構造からなり、各々の酸化防止膜２０、２８及び耐火性金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）２２、２６からなる。前記抵抗メモリセル１８はそれを構成する多層の薄膜２０、２２、２４、２６、２８を形成した後、フォトリソグラフィ工程を利用したパターニングにより形成される。
抵抗メモリセルが備えなければならない重要特性としては、可逆的にスイッチングされる二状態の明確な区別、すなわちスイッチング動作特性である。抵抗メモリセルは参照値によって明確に区別される二つの抵抗状態を有すると、信頼性あるメモリ機能を提供することができる。二つの抵抗状態の区別があいまいになると、メモリセルとして機能できない。
また、繰り返しのメモリ動作が実行されても優れたスイッチング動作特性、すなわち、一定値の低い抵抗状態及び一定値の高い抵抗状態が維持されなければならず、これはメモリセルの耐久性（ｅｎｄｕｒａｎｃｅ）と関連する。
米国特許第６，８４９，８９１号
図１の従来抵抗のメモリセル１８構造は、優れたスイッチング特性を提供するのに限界がある。下部電極２２がＣＭＲ層２４及び上部電極２６と同時にパターニングされて形成されるので、ＣＭＲ層２４と下部電極２２との重畳面積は全体的にＣＭＲ層２４の大きさに依存する。これによって、２つの電極２２、２６に所定の電圧を印加する際、ＣＭＲ層２４の全体が抵抗変化が起こるスイッチング領域になる。ＣＭＲ層２４の全体がスイッチング領域として用いられるので、電流が短絡されるフィラメントの位置や大きさ、個数が一定しなくて各抵抗状態の抵抗値が一定しなくなるので、低い抵抗状態及び高い抵抗状態の間の区別があいまいになる。
また、下部電極２２を構成する耐火性金属はエッチングするのが難しいことが知られている。したがって、下部電極２２の側面プロファイルが垂直に形成されるより傾くように形成される傾向があり、これによって、隣接セルの間の電気的な連結を防止するために隣接する抵抗メモリセルの間の距離が増加することが要求される。ところで、このような要求は高い集積度のメモリ装置実現を妨害する。
ここに本発明は少なくとも上述のような従来技術が有する問題点を解決するためであり、本発明の他の課題は優れたスイッチング特性がある抵抗メモリセルを提供することにある。
本発明の他の課題は、優れたスイッチング特性がある抵抗メモリセルを形成する方法を提供することにある。
本発明のさらなる他の課題は、優れたスイッチング特性がある抵抗メモリセルに対する配列を提供することにある。
上述の課題を解決するため、本発明の実施形態は、抵抗メモリ要素薄膜と電極との間の重畳面積または接触面積が減少した抵抗メモリセルを提供する。前記抵抗メモリセルは前記抵抗メモリ要素薄膜及び前記抵抗メモリ要素薄膜の両面に連結された２つの電極（第１電極及び第２電極）を含む。前記電極と前記抵抗メモリ要素薄膜との間の接触面積を減らすため、本発明の一実施形態は前記２つの電極のうち少なくとも１つ、例えば第１電極をプラグ構造の電極（第１電極プラグ）として採用する。例えば、絶縁膜に形成されたコンタクトホール内に第１電極を限定させる。前記第１電極プラグは別途の特別な工程を要せず、通常の半導体製造工程で実施されるコンタクトホール工程、導電物質蒸着工程及び平坦化工程を採用して容易に形成されることができるという利点がある。
前記第１電極プラグ及び前記抵抗メモリ要素薄膜の間の重畳面積または接触面積は前記第１電極プラグの直径に依存する。図１に示したような従来の抵抗メモリセルの下部電極の最小幅に比べて本発明の電極プラグの直径が相対的に小さく形成される。また、本発明によると、前記第１電極プラグの直径をさらに減少させるためにコンタクトホール工程を進行した後、コンタクトホール内に絶縁膜スペーサがさらに形成されることができる。
本発明による抵抗メモリセルは電極及び抵抗メモリ要素薄膜の間の重畳面積が減少して優れたスイッチング動作特性を示す。また、前記第１電極プラグは従来と異なり、コンタクトホール内に限定されるので、第１電極に対するフォトリソグラフィ工程を要せず、したがって、高い集積度を有するメモリ装置実現の側面でも有利な効果を示す。
前記第１電極がコンタクトホール内に限定される際、前記第１電極が前記コンタクトホールを全部満たすか、または前記コンタクトホールの一部分を満たすことができる。後者の場合において、前記抵抗メモリ要素薄膜の一部が前記コンタクトホール内に位置することができる。すなわち、前記第１電極が前記コンタクトホールの一部分を満たして、残りの部分を前記メモリ抵抗要素が満たすことができる。
前記抵抗メモリ要素薄膜はその両端に印加された所定電圧によって可逆的に明確に区別される少なくとも２つの抵抗状態の間でスイッチングされる物質である。例えば、前記抵抗メモリ要素薄膜は、ペロブスカイト結晶相を示す物質、ＭＯｘで表示される金属酸化物、またはこれらの組み合わせからなる。前記ペロブスカイト結晶相を示す物質は、いわゆるＡＢＯ３構造を有する物質であり、特別にここに限定されず、ＰｂＺｒＴｉＯ３、ＰｒＣａＭｎＯ３、カルシウムがドーピングされた（Ｂａ、Ｓｒ）ＴｉＯ３、ＳｒＺｒＯ３などを含む。前記金属酸化物ＭＯｘにおいて、Ｍは金属を示し、金属Ｍは遷移金属を含む。すなわち、前記金属酸化物ＭＯｘは遷移金属酸化物または貴金属酸化物である。例えば、前記遷移金属は特別にここに限定されず、Ｎｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｍｎ、Ｃrなどを含む。前記遷移金属酸化物もリチウム、カルシウム、またはランタンのような不純物を含むことができる。
前記第１電極及び前記第２電極は特別にここに限定されず、イリジウム、白金、ルテニウム、多結晶シリコン、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化アルミニウムチタン（ＴｉＡｌＮ）、またはこれらの組み合わせからなることができる。
前記本発明の一実施形態による抵抗メモリセルにおいて、前記第１電極及び第２電極に適切な電圧を印加することによって前記抵抗メモリ要素薄膜は低い抵抗状態と高い抵抗状態との間で可逆的にスイッチングされる。スイッチングメカニズムは正確に説明することができないが、前記抵抗メモリ要素薄膜の欠陥はエネルギーバンドギャップ（ｂａｎｄ ｇａｐ）に不純物状態を発生して、この不純物状態の有無に応じて前記抵抗メモリ要素薄膜が互いに区別されることができる２つの抵抗状態を示すと推測される。印加される電圧に応じて前記不純物状態によって低い抵抗のフィラメント電流通路（ｆｉｌａｍｅｎｔａｒｙ ｃｕｒｒｅｎｔ ｐａｔｈ）が形成されるか、予め形成されたフィラメント電流通路が消えると推測される。
例えば、導電性不純物電子状態（ｍｅｔａｌｌｉｃ ｄｅｆｅｃｔ ｓｔａｔｅ）が前記抵抗メモリ要素薄膜のフェルミレベル（Ｆｅｒｍｉ ｌｅｖｅｌ）上に発生すれば、低い抵抗状態（例えば、セット状態）であり、前記導電性不純物電子状態が消えれば、高い抵抗状態（例えばリセット状態）になる。前記セット状態及びリセット状態の間のスイッチングのために互いに異なる電圧が前記２つの電極に印加される。リセット状態のためのリセット電圧はセット状態のためのセット電圧より低い。例えば前記セット電圧は前記リセット電圧の１．５〜２．５倍程度である。
特別にここに限定されず、前記抵抗メモリ要素薄膜をセット状態にするために第１電位差を有するセット電圧を約１ｎｓ乃至約１００ｎｓの間、望ましくは約１ｎｓ乃至約１０ｎｓの間印加することができる。一方、前記抵抗メモリ要素薄膜をリセット状態にするため、前記第１電位差より低い第２電位差を有するリセット電圧を約１μｓ乃至約１００μｓの間、望ましくは約１μｓ乃至約１０μｓの間印加することができる。前記セット電圧が前記リセット電圧より高い条件で、前記セット電圧は例えば、０．１５〜７．５Ｖの電圧であり、前記リセット電圧は例えば０．１〜３Ｖである。または前記セット電圧は１〜２Ｖであり、前記リセット電圧は０．４〜０．８Ｖである。このようなセット電圧及びリセット電圧は前記抵抗メモリ要素薄膜の厚さなどに依存し、当業者の技術水準で適切に変更されることができる。
セット状態からリセット状態に転換される際に流れる電流をリセット電流とし、リセット状態からセット状態に転換される際に流れる電流をセット電流とすれば、前記リセット電流は前記セット電流より大きい。したがって、極に関係なしに適切な電圧または電流を印加することによって、前記抵抗メモリセルがどのような状態であるかに関係なしに、前記抵抗メモリセルがセット状態またはリセット状態にプログラムされることができる。
前記抵抗メモリセルに貯蔵された情報を読み出すためには前記抵抗メモリセルがリセットされない程度の電圧、すなわち前記リセット電圧より低い電圧を印加する。
一方、抵抗メモリ要素薄膜の形成直後の初期セット電圧、すなわちフォーミング（ｆｏｒｍｉｎｇ）電圧は、前記遷移金属酸化物からなる抵抗メモリ要素薄膜の厚さと多少関連があり、前記抵抗メモリ要素薄膜の厚さが薄いほど前記フォーミング電圧は減る。したがって、前記抵抗メモリ要素薄膜の厚さは低い電圧動作の側面でできる限り薄く形成されることが望ましい。
また、前記セット電圧及びリセット電圧は前記遷移金属酸化物からなる抵抗メモリ要素薄膜の酸素成分含量にも影響を受ける。したがって、適切な含量の酸素を有する遷移金属酸化物として前記抵抗メモリ要素薄膜を形成することが望ましい。
このように低い動作電圧または低い動作電流で動作する抵抗メモリセルのため、前記遷移金属酸化物の組成が適切に調節されることができる。このために前記遷移金属酸化物の酸素組成比は安定した状態での酸素組成比より小さいことが望ましい。言い換えれば、前記遷移金属酸化物はそれの安定した状態に比べて相対的に過剰された遷移金属含量（ｅｘｃｅｓｓｉｖｅ ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｃｏｎｔｅｎｔ）を有するように形成されることが望ましい。
例えば、抵抗メモリ要素がＭＯｘとして表示される際、金属ＭがＮｉ、Ｃｏ、ＺｎまたはＣｕである際、酸素原子Ｏの組成比を示すｘは０．５乃至０．９９の範囲を有する（０．５≦ｘ≦０．９９）。これとは異なり、前記金属ＭがＨｆ、Ｚｒ、ＴｉまたはＣrである際、酸素原子Ｏの組成比を示すｘは１．０乃至１．９８範囲を有する（１．０≦ｘ≦１．９８）。そして前記金属ＭがＦｅである際、酸素原子Ｏの組成比を示すｘは０．７５乃至１．４８５の範囲を、前記金属ＭがＮｂである際、酸素原子Ｏの組成比を示すｘは１．２５乃至２．４７５の範囲を有する。
上述の酸素原子組成比を有するように前記遷移金属酸化物は多様な方法を用いて形成されることができる。例えば、遷移金属酸化物は遷移金属膜を形成する工程及び前記遷移金属膜を酸素プラズマ処理技術を用いて酸化させる工程を交互に繰り返して（ａｌｔｅｒｎａｔｉｖｅｌｙ ａｎｄ ｒｅｐｅａｔｅｄｌｙ）実施して形成することができる。前記遷移金属膜はスパッタリング技術を用いて形成することができる。また、前記酸素プラズマ処理はインシチュ（ｉｎ−ｓｉｔｕ）工程を用いて実施することができる。
他の実施形態において、前記遷移金属酸化膜は酸素反応スパッタリング技術（Ｏ２ ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ ｔｅｃｈｎｉｑｕｅ）、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）技術または原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）技術を用いて形成することができる。
上述の課題を解決するため、本発明の実施形態は抵抗メモリ要素薄膜と電極との間の重畳面積が減少した抵抗メモリセルを形成する方法を提供する。本発明の一実施形態による抵抗メモリセル形成方法では、第１電極プラグを絶縁膜内に形成して、抵抗メモリ要素薄膜及び第２電極のための導電膜を形成することを含む。
前記第１電極プラグは前記絶縁膜をパターニングしてコンタクトホールを形成して、前記コンタクトホール内に導電物質を満たすことを含む。前記コンタクトホール内に導電物質を満たすことは、導電物質の蒸着工程及び平坦化工程を進行することによって行われることができる。前記平坦化工程は化学機械的研磨（ＣＭＰ）工程またはエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を採用することができる。
前記抵抗メモリ要素薄膜は隣接セルの間で互いに分離する必要はない。一方、隣接セルの間の第２電極の電気的な分離のため、前記第２電極のための導電膜はフォトリソグラフィ工程によってパターニングされる。従来技術と異なり、下部電極として作用する第１電極プラグに対するフォトリソグラフィ工程が進行されなくて、パターニングされる膜の厚さが従来より薄くて、より高い集積度を有する抵抗メモリ装置を形成することができる。
上述の課題を解決するために、本発明の実施形態は抵抗メモリ配列を提供する。本発明の一実施形態による抵抗メモリ配列は、互いに平行な複数個の第１電極ラインと、前記第１電極ラインと直交して、互いに平行な複数個の第２電極ラインと、互いに向き合う前記第１電極ライン及び前記第２電極ラインの面のうちいずれか一面上に各々配置された抵抗メモリ要素パターンと、前記第１電極ラインと第２電極とが交差する部分で前記第１電極または前記第２電極のうちいずれか１つと前記抵抗メモリ要素パターンとを結合させる複数個の第３電極プラグとを含む。
本発明の他の実施形態による抵抗メモリ配列は、抵抗メモリセルが水平的に、および垂直的に配列された積層された抵抗メモリ配列である。前記積層された抵抗メモリ配列は、絶縁膜によって絶縁され、積層され、かつ隣接する層の間で互いに直交するように配置される互いに平行な複数個の電極ラインと、各層の電極ラインと絶縁膜との間に配置された抵抗メモリ要素パターンと、隣接する層の間で直交する電極ラインの交点部分の絶縁膜を貫通して隣接した層の電極ライン及び抵抗メモリ要素パターンを連結させる複数個の電極プラグとを含む。
本発明によると、抵抗メモリセルの二つの電極のうちいずれか１つがプラグ形態を示す。したがって、抵抗メモリ要素薄膜と電極プラグとの間の重畳面積によってスイッチング領域が制限される。このような本発明によると、次のような効果がある。
繰り返しのスイッチング動作でもセット状態及びリセット状態の抵抗分布にほとんど変化がなくて、抵抗ばらつき特性が向上して、感知マージンが確保されて信頼性あるメモリ装置を実現して、かつ耐久性あるメモリ装置を実現できる。
本発明によると、電極と抵抗メモリ要素薄膜との間の重畳面積が減少して抵抗メモリ要素薄膜のグレーン境界を通じた漏洩電流を減らすことができる。
本発明によると、電極と抵抗メモリ要素薄膜との間の重畳面積が減少して動作電流が減少して安定する。
抵抗メモリセルに用いられる電極物質はそのエッチングが難しくて、エッチングの後、その側壁が傾くように形成される場合が多い。したがって、隣接した電極の間に電気的短絡の発生可能性があり、これを防止するために電極間隔を遠ざける場合、メモリ装置に要求される高い集積度を達成できない。しかし、本発明によると、二つの電極のうちいずれか一電極（下部電極）がプラグ形態で形成されて、それらに該当する乾式エッチングが要せず、他の電極（上部電極）だけが乾式エッチングを通じてパターニングされるので、隣接した電極の間の電気的な短絡発生のおそれがなく、隣接した上部電極の間の距離を従来技術に比べて狭めることができる。これは高い集積度達成という側面で本発明が従来技術に比べて向上した効果を示す。
本発明によると、抵抗メモリセルを水平的にだけでなく、垂直的でも配置できるので、高い集積度のメモリ装置を実現できる。
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の様々な実施形態を通じて容易に理解されるであろう。
図において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
また、本明細書で言及された“セット状態”及び“リセット状態”は本発明が提供する抵抗メモリセルで外部から印加されたバイアス電圧によって明確に区別されることができる抵抗メモリセルの二つの抵抗状態を示すために一つの例示的な用語として用いられただけである。
（抵抗メモリ動作特性）
本発明は抵抗メモリセルに係り、本発明に対するより明確な理解のために本発明が提供する抵抗メモリセル動作特性に対してまず説明する。
本発明の抵抗メモリセルは二つの電極の間に位置する抵抗メモリ要素薄膜を含む。二つの電極はイリジウムで形成され、抵抗メモリ要素薄膜は遷移金属酸化物であるニッケル酸化膜で形成された例を通じて抵抗メモリセルの動作特性を説明する。
本発明が提供する抵抗メモリセルの二つの電極の間に非対称的な電圧が印加されれば、可逆的にフィラメント電流通路が発生するか、または発生したフィラメント電流通路が消える。フィラメント電流通路は抵抗メモリ要素薄膜に発生する欠陥と関連があると推測される。
抵抗メモリ要素薄膜の欠陥はエネルギーバンドギャップで不純物状を引き起こす。例えば、図２Ａに示したように、金属または酸素空乏（ｖａｃａｎｃｉｅｓ）はそれぞれ価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）または伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）の辺りに状態密度（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）を発生させるが、導電性不純物電子状態（ｍｅｔａｌｌｉｃ ｄｅｆｅｃｔ ｓｔａｔｅ）はフェルミレベル（Ｆｅｒｍｉ ｌｅｖｅｌ）直上に状態密度を引き起こす。
金属欠陥が抵抗メモリ要素薄膜のフェルミレベル上に発生すれば、低い抵抗状態（例えば、セット状態）になり、金属欠陥が消えれば、高い抵抗状態（例えばリセット状態）になる。セット状態及びリセット状態の間のスイッチングのために互いに異なる電圧が抵抗メモリセルの二つの電極に印加される。リセット状態のためのリセット電圧はセット状態のためのセット電圧より低い。例えば前記セット電圧は前記リセット電圧の１．５〜２．５倍程度になる。
高い抵抗状態から低い抵抗状態へのスイッチングまたは低い抵抗状態から高い抵抗状態へのスイッチングの際、図２Ｂに示したように、各々時計方向及び反時計方向の電流−電圧ループ（Ｉ−Ｖ ｌｏｏｐ）が発生する。低い抵抗状態（セット状態）で印加された電圧によって流れる電流（セット電流）量は減少する。なぜなら、空いている金属状態（ｖａｃａｎｃｙ Ｍｅｔａｌｌｉｃ ｓｔａｔｅ）が増加したバイアス電圧によって注入された電荷で満たされるので、導電性フィラメントでフェルミレベル上の空いている金属状態が徐々に消えるためである。一方、高い抵抗状態（リセット状態）で印加された電圧によって流れる電流（リセット電流）は増加する。なぜなら、以前に金属性結合状態で貯蔵された電荷の放出によって金属状態が増加するだけでなく、加熱及び浸透（ｐｅｒｃｏｌａｔｉｏｎ）効果によって空いている金属状態で導電性が増加するためである。
セット状態及びリセット状態の間のスイッチングは印加される電圧の極性と無関係に発生する。セット電圧がリセット電圧より高く、またリセット電流がセット電流より大きくて、適切な電圧または電流を印加することによって抵抗メモリ要素薄膜は以前の状態に関係なしにセット状態またはリセット状態にプログラムされることができる。
一方、抵抗メモリセルの抵抗は貯蔵データに影響を与えず、リセット電圧より低い電圧を印加することによって、抵抗メモリセルに抵抗状態として貯蔵されたデータが判断されることができる。
図３はニッケル酸化膜を抵抗メモリ要素薄膜として採用した抵抗メモリセルのスイッチング特性（電流−電圧曲線;Ｉ−Ｖ ｃｕｒｖｅ）を示したグラフである。図３において、横軸は第１電極及び第２電極の間に印加される電圧Ｖを示し、縦軸はニッケル酸化膜を通じて流れる電流ｍＡを示す。
抵抗メモリセルの二つの電極は５００Åの厚さを有するイリジウム膜で形成され、ニッケル酸化膜は２００Åの最終の厚さを有するように形成された。また、ニッケル酸化膜はスパッタリング技術を用いて１０Åの厚さを有するニッケル膜を形成する第１工程及び酸素プラズマ処理技術を用いて前記ニッケル膜を酸化させる第２工程を交互に繰り返して実施して形成された。前記第２工程、すなわち前記酸素プラズマ処理は２０Ｗのラジオ周波数電力（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｐｏｗｅｒ）及び２ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）の流量で注入される酸素ガスを用いて３０秒間実施された。また、抵抗メモリセルは平面図から見る際、０．３×０．７μｍ２の長方形を有するように形成された。
図３を参照すると、二つの電極の間に約０．５Ｖの電圧が印加された際、ニッケル酸化膜は高い抵抗を有するリセット状態にスイッチングされた。また、二つの電極の間に約１．１Ｖの電圧が印加された際、ニッケル酸化膜は低い抵抗を有するセット状態にスイッチングされた。ニッケル酸化膜をセット状態に変化させるため２つの電極の間に１．０Ｖより高い電圧を印加する間、約０．５ｍＡの最大許用電流制限値（ｃｕｒｒｅｎｔ ｃｏｍｐｌｉａｎｃｅ）を適用した。これは、セット状態を有するニッケル酸化膜を通じて大きい電流が流れる場合にニッケル酸化膜が損傷されることを防止するためである。本発明によるニッケル酸化膜は、図３に示したように原点（０Ｖの電圧及び０ｍＡの電流を示す点）に対して対称である特性を示す。
図２及び図３を参照して説明した抵抗メモリセルの動作メカニズムは以後に説明される本発明の様々な抵抗メモリセル構造でも同様に示すであろう。
（抵抗メモリセル構造及びその形成）
図４Ａは本発明の一実施形態による抵抗メモリセル１００を概略的に示す斜視図であり、図４Ｂは図４ＡのＩ−Ｉ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図であり、図４Ｃは図４ＡのＩＩ−ＩＩ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図である。
図４Ａを参照すると、本発明の一実施形態による抵抗メモリセル１００は第１電極１１１、抵抗メモリ要素薄膜１１３及び第２電極１１５を含む。第１電極１１１はプラグ形態を示し、垂直方向（ｚ軸）に延長する。抵抗メモリ要素薄膜１１３及び第２電極１１５は第１電極１１１上に水平的に配置される。すなわち、第１電極１１１が位置する面は第２電極１１５及び抵抗メモリ要素薄膜１１３が位置する面と垂直になる。第２電極１１５は抵抗メモリ要素薄膜１１３上で第１電極１１１に対して直角をなしながらｘ軸に伸張する。すなわち、第２電極１１５はライン形状を示す。ｘ軸方向と直交するｙ軸方向で測定した際の第２電極１１５の最小幅は第１電極１１１の幅（または直径）より大きく、これは図４Ｂ及び図４Ｃを参照して以後の説明からより明確になるであろう。
図４Ｂ及び図４Ｃを参照すると、第１電極１１１はプラグ形態を示す。すなわち、第１電極１１１は絶縁膜１０９内に形成されたコンタクトホール１１２を満たす。抵抗メモリ要素薄膜１１３は第１電極１１１及び絶縁膜１０９上に配置され、第２電極１１５は抵抗メモリ要素薄膜１１３上に配置される。ｙ軸方向で測定した際の第２電極１１５の最小幅Ｗ２は第１電極１１１の幅（または直径）Ｄ１より大きい。
図面ではｙ軸方向で測定した際、抵抗メモリ要素薄膜１１３の幅Ｗ３が第２電極１１５の最小幅Ｗ２より大きく示されているが、同一でもよい。また第２電極１１５は図４Ａ及び図４Ｂで点線として表示されたようにx軸方向に最小幅Ｗ４を有することもできる。この場合、第２電極１１５はｘ軸に幅Ｗ４を有し、ｙ軸に幅Ｗ２を有する長方形を示すであろう。ここで、本発明の一実施形態によると、第２電極１１５の最小幅Ｗ２が第１電極１１１の直径Ｄ１より大きくて、第２電極１１５がライン形状を有するか、長方形を有するかに関係なしに、第１電極１１１と抵抗メモリ要素薄膜１１３とが重畳する面積は第２電極１１５と抵抗メモリ要素薄膜１１３とが重畳する面積より小さい。
第１電極１１１がプラグ形態を示せば、第２電極１１５はどのような形状でもよい。抵抗メモリ要素薄膜１１３は第２電極１１５と同一の形状を示すことができる。
本明細書で第１電極、第２電極、抵抗メモリ要素薄膜の幅を相対的に比べることにおいて、第１電極の直径、第２電極の幅、抵抗メモリ要素薄膜の幅は同一の方向で測定された際の幅を示す。上述の第１電極の直径Ｄ１、第２電極の幅Ｗ２及び抵抗メモリ要素薄膜の幅Ｗ３は全部ｙ軸に沿って測定したものを示す。
本発明によると、二つの電極のうちいずれか一電極、例えば第１電極１１１がプラグ形態を示すので、第１電極プラグ１１１及び抵抗メモリ要素薄膜１１３の間の重畳面積が、図１に示したような従来技術での下部電極２２及びＣＭＲ２４の間の重畳面積より小さくなる。すなわち、本発明によると、動作の際、抵抗変化が起こるスイッチング領域１１３ｓが図１に示したような従来技術のスイッチング領域より減るようになる。添付の図において抵抗メモリ要素薄膜１１３でスイッチング領域は陰影として表示されている。したがって、本発明の一実施形態によると、図１に示したような従来技術より向上したスイッチング動作特性を示し、これは以後に図５Ａ及び図５Ｂを参照した説明からより明確になるであろう。すなわち、本発明によると、繰り返すスイッチング動作で低い抵抗状態（セット状態）での抵抗値の変化がほとんどなく、高い抵抗状態（リセット状態）での抵抗値の変化がほとんどない。繰り返すスイッチング動作でも低い抵抗状態での三つ抵抗及び高い抵抗状態でのリセット抵抗は一定に維持される。
本発明の抵抗メモリセルで、第１電極プラグ１１１及び第２電極１１５はイリジウム、白金、ルテニウム、多結晶シリコン、タングステンＷ、窒化チタンＴｉＮ、窒化アルミニウムチタンＴｉＡｌＮ、またはこれらの組み合わせからなる。
図４Ａ乃至図４Ｃの抵抗メモリセルは次のような工程によって形成される。絶縁膜１０９をパターニングしてコンタクトホール１１２を形成する。コンタクトホール１１２に第１電極のための導電物質を蒸着した後、化学機械的研磨またはエッチバックのような平坦化工程を進行してコンタクトホール１１２内に限定された第１電極プラグ１１１を形成する。第１電極プラグ１１１及び絶縁膜１０９上に金属酸化物のような抵抗メモリ要素薄膜１１３を形成する。抵抗メモリ要素薄膜１１３上に第２電極のための導電物質を形成する。あらかじめ決められた形状を有するように第２電極のための導電物質に対するパターニング工程を進行して第２電極１１５を形成する。第２電極のためのパターニング工程で抵抗メモリ要素薄膜１１３も同時にパターニングされることもでき、この場合、抵抗メモリ要素薄膜１１３及び第２電極１１５は同一の形状を有するであろう。
本発明の抵抗ばらつき特性改善効果は図５Ａ及び図５Ｂを通じて確認することができる。図５Ａは図１に示したような従来技術による抵抗メモリセル構造の二つの状態での電流分布を示すグラフであり、図５Ｂは本発明による抵抗メモリセル構造の二つの状態での電流分布を示すグラフである。抵抗分布は図５Ａ及び図５Ｂに示した電流分布及び印加された電圧から確認することができ、電流分布と同一の形状を示すであろう。
図１に示したような従来技術による抵抗メモリセルのために、横１μｍ、縦１μｍを有する正四角形の抵抗メモリセルが製作され、イリジウムが二電極物質として用いられ、２００オングストロームの厚さを有するニッケル酸化膜ＮｉＯ２が抵抗メモリ要素薄膜として用いられた。
一方、本発明の抵抗メモリセルのため、直径０．１５μｍを有するタングステン下部電極が製作され、２００オングストロームの厚さを有するＮｉＯ２が抵抗メモリ要素薄膜として用いられ、角が曲線を示して大略丸い直径０．５μｍのイリジウムが上部電極として用いられた。
リセット状態に転換するために第１電極及び第２電極の間に１ｍｓの間０．８Ｖのリセット電圧が印加され、セット状態に転換するために第１電極及び第２電極の間に１ｍｓの間１．５Ｖのセット電圧が印加された。セット電圧が印加される間、０．５ｍＡの最大許用電流制限値（ｃｕｒｒｅｎｔ ｃｏｍｐｌｉａｎｃｅ）を適用した。セット状態及びリセット状態での電流は二電極の間に０．２Ｖの電圧を印加した状態で測定されたものである。
図５Ａ及び図５Ｂにおいて、横軸は抵抗メモリセルに対する動作回数すなわち、スイッチング動作回数を示し、縦軸はセット状態及びリセット状態で測定された電流（Ａ）分布を示し、図面で上側に示したものがセット状態での電流分布を、下側に示したものがリセット状態での電流分布を示す。
図５Ａ及び図５Ｂから分かるように、従来の抵抗メモリセル構造に比べて本発明による抵抗メモリセル構造が優れたスイッチング動作特性を示す。従来の抵抗メモリセル構造の場合、図５Ａから分かるように、リセット状態での電流変動幅が大きくなり、またセット状態での電流変動幅が大きくなって、リセット状態及びセット状態を区別するためのセンシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）が非常に小さいということが分かる。
しかし、本発明の抵抗メモリセル構造によると、図５Ｂから分かるように、リセット状態での電流変動幅がほとんどなく、またセット状態での電流変動幅がほとんどなくて、リセット状態及びセット状態を区別するための感知マージンが非常に大きいということが分かる。本発明によると、リセット状態及びセット状態が明確に区別され、二状態の間の電流値の差が非常に大きく、このような区別は繰り返しのスイッチング動作でも維持されていることを分かる。
また、本発明によると、第１電極と抵抗メモリ要素薄膜との間の重畳面積が減少して漏洩電流が減少する効果も示す。重畳面積が小さければ抵抗メモリ要素薄膜のグレーン（ｇｒａｉｎ）の間の境界が減るようになり、したがって、グレーン境界を通じた漏洩電流は減少する。
また、抵抗メモリ要素薄膜の成分比を適切に調節して低い動作電圧または低い動作電流で駆動される抵抗メモリセルを提供することができる。本発明者はこれに関してセット電圧及びリセット電圧が遷移金属酸化物からなる抵抗メモリ要素薄膜の酸素成分含量に影響を受けるということを確認した。
低い動作電圧または動作電流駆動のために遷移金属酸化物の酸素組成比は安定した状態での酸素組成比より小さいことが望ましい。言い換えれば、遷移金属酸化物はそれの安定した状態に比べて相対的に過剰された遷移金属含量を有するように形成されることが望ましい。例えば、ＭＯｘとして表示される遷移金属酸化物において、金属ＭがＮｉ、Ｃｏ、ＺｎまたはＣｕである際、酸素原子の組成比を示すｘは０．５乃至０．９９の範囲を有する（０．５≦x≦０．９９）。これとは異なり、前記金属ＭがＨｆ、Ｚｒ、ＴｉまたはＣｒである際、酸素原子組成比を示すｘは１．０乃至１．９８範囲を有する（１．０≦ｘ≦１．９８）。そして前記金属ＭがＦｅである際は、酸素原子組成比を示すｘは０．７５乃至１．４８５の範囲を、前記金属ＭがＮｂである際、酸素原子組成比を示すｘは１．２５乃至２．４７５の範囲を有する。
上述の酸素原子組成比を有するように前記遷移金属酸化物は多様な方法を用いて形成されることができる。例えば、遷移金属酸化物は遷移金属膜を形成する工程及び前記遷移金属膜を酸素プラズマ処理技術を用いて酸化させる工程を交互に繰り返して実施して形成することができる。前記遷移金属膜はスパッタリング技術を用いて形成することができる。また、前記酸素プラズマ処理はインシチュ工程を用いて実施することができる。
他の実施形態において、前記遷移金属酸化膜は酸素反応スパッタリング技術（Ｏ２ ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ ｔｅｃｈｎｉｑｕｅ）、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）技術または原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）技術を用いて形成することができる。
図６乃至図９は図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを概略的に示す断面図であり、図４ＡのＩ−Ｉ線に沿って切断した際の抵抗メモリセルを示す。図６乃至図９の変形された抵抗メモリセルは少なくとも図４Ａ乃至図４Ｃを参照して説明した抵抗メモリセルが有する利点乃至長所を全部有する。
図４Ｂの抵抗メモリセルでコンタクトホール１１２の側壁に絶縁性スペーサ１１９が形成されることができ、この場合の抵抗メモリセルが図６に示されている。したがって、図６に示した抵抗メモリセルの第１電極プラグ１１１の直径Ｄ２が図４Ｂに示した抵抗メモリセルの第１電極プラグ１１１の直径Ｄ１より絶縁性スペーサ１１９の幅の２倍だけ減るようになる。したがって、抵抗メモリセルのスイッチング動作特性がより改善すると推測される。図６の絶縁性スペーサ１１９はコンタクトホール１１２を形成した後、第１電極プラグのための導電性物質を蒸着する前に、絶縁性物質を蒸着した後、エッチバック工程を進行することによって形成されることができる。絶縁性スペーサ１１９は例えば、シリコン窒化膜で形成されることができる。
図４Ｂの抵抗メモリセルで抵抗メモリ要素薄膜１１３がコンタクトホール１１２内にも形成されることができ、そのような抵抗メモリセルが図７乃至図９に例示的に示されている。抵抗メモリ要素薄膜１１３がコンタクトホール１１２内にも形成されるためには第１電極プラグ１１１'がコンタクトホール１１２の一部分を満たす。絶縁膜１０９の上部面から下に凹んだ（リセスされた）陥没第１電極プラグ１１１'は第１電極のための導電膜を形成した後、平坦化工程及びエッチバック工程の順次な進行またはエッチバック工程を進行することによって行われることができる。第１電極プラグ１１１'がコンタクトホール１１２の一部分を満たし、残りの部分を抵抗メモリ要素薄膜１１３'が満たす。
図７に示した抵抗メモリセルは二つの絶縁膜スペーサを含む。一つは図６の抵抗メモリセルのようにコンタクトホール１１２の側壁に形成された下部絶縁膜スペーサ１１９である。他の一つはコンタクトホール１１２の一部分を満たす陥没第１電極プラグ１１１'及び下部絶縁膜スペーサ１１９によって限定される狭められたコンタクトホール１１２'の側壁に形成された上部絶縁膜スペーサ１１９'である。したがって、図７の抵抗メモリセルは図６の抵抗メモリセルに比べて第１電極と抵抗メモリ要素薄膜との間の重畳面積が相対的にさらに小さくなる。
このような陥没第１電極プラグ１１１'、下部絶縁性スペーサ１１９及び上部絶縁性スペーサ１１９'の多様な組み合わせによってさまざまな構造の抵抗メモリセルの変形が可能であり、図８及び図９に例示的な抵抗メモリセルが示されている。
図８は陥没第１電極プラグ１１１'及び上部絶縁性スペーサ１１９'を採用した抵抗メモリセル構造を概略的に示す。一方、図９は陥没第１電極プラグ１１１'及び下部絶縁性スペーサ１１９を採用した抵抗メモリセル構造を概略的に示す。図８で例示的に示した抵抗メモリセルで上部絶縁性スペーサ１１９'が形成されないこともでき、図９に例示的に示した抵抗メモリセルで下部絶縁性スペーサ１１９'が形成されないこともできる。
また図４Ａ乃至図４Ｃに示した第１電極プラグ１１１が多層の導電膜で形成されることができる。このために、まず図７乃至図９で例示的に示した陥没電極プラグ１１１'を形成した後、また他の電極物質を蒸着した後、平坦化する工程を通じてさらに他の電極プラグを形成することができる。この際、先に形成された陥没電極プラグ（図示しない）が陥没電極プラグに連結される導電パターンを互いに異なる導電型の不純物がドーピングされた多結晶シリコーンで形成すれば、ダイオードが抵抗メモリパターンに連結される構造になるであろう。または形成された陥没第１電極プラグと後で形成された電極プラグとを互いに異なる導電型の不純物がドーピングされた多結晶シリコンで形成すれば、抵抗メモリ要素薄膜にダイオードが連結される構造が形成されるであろう。このようなダイオードの機能に対しては後に示す説明から明確になるであろう。
多層電極プラグ構造に下部絶縁性スペーサ及び上部絶縁性スペーサが追加的に適切に組み合わせられる抵抗メモリセル構造も可能である。
（抵抗メモリ配列）
図４Ａ乃至図４Ｃ、図６乃至図９に示した様々な種類の単位抵抗メモリセルが二次元的に配置されて抵抗メモリセル配列を形成する。
本発明の一実施形態による抵抗メモリ配列は各抵抗メモリセルにアクセスするための選択トランジスタを要求しない交点メモリ配列（ｃｒｏｓｓ ｐｏｉｎｔ ｍｅｍｏｒｙ ａｒｒａｙ）でありうる。また、本発明の他の実施形態による抵抗メモリセル配列は各抵抗メモリセルにアクセスするための選択トランジスタを含むことができる。選択トランジスタが含まれる抵抗メモリセル配列は通常のＣＭＯＳ工程を通じて製造されることができる。
まず、交点抵抗メモリ配列に対して説明する。交点抵抗メモリ配列で、抵抗メモリセルの第２電極（または上部電極）がライン形状を示す場合、それ自体がワードラインとして作用する。一方、第１電極（または下部電極）はプラグ形状を示し、同一の列（または行）の第１電極プラグはビットラインとして作用する同一の導電性ラインに連結される。または、第１電極プラグを連結する導電性ラインがワードラインとして作用して、ライン形状の第２電極がビットラインとして作用できる。上述のように、二電極の間に印加される電圧の極性と関係なしに、抵抗メモリセルが二抵抗状態の間でスイッチングされるので、どの電極に相対的に高い電圧を印加するのかによってワードラインまたはビットラインを決める一つの例になることができる。
より詳細には、添付の図を参照して交点抵抗メモリセル配列を説明する。
図１０Ａは本発明の一実施形態による抵抗メモリセル配列を概略的に示す斜視図であり、図１０Ｂは図１０Ａの抵抗メモリセル配列に対する等価回路図であり、図１０Ｃは図１０Ａの抵抗メモリセル配列で一つの抵抗メモリセルを示す斜視図である。
図１０Ａ乃至図１０Ｃを参照すると、行方向（ｘ軸方向）に互いに平行な複数個の第２電極（上部電極）２０７が通る。列方向（ｙ軸方向）に互いに平行な複数個の導電性ライン２０１が第２電極２０７と複数個の交点を形成しながら通る。第２電極２０７はワードラインとして作用して、導電性ライン２０１はビットラインとして作用する。またはこれと反対に作用することもできる。
第２電極２０７及び導電性ライン２０１が交差する複数個の交点に第１電極（下部電極）２０３が位置する。同一の列に属した複数個の第１電極２０３は同一の導電性ラインに共通に連結される。第１電極２０３と第２電極２０７との間には抵抗メモリ要素薄膜２０５が位置する。抵抗メモリ要素薄膜２０５は多様な形状を示すことができ、本実施形態ではメモリセル領域の全体を覆う。これと異なり、抵抗メモリ要素薄膜２０５は第２電極２０７と同一の形状を有することができる。
第１電極２０３の直径は導電性ライン２０１の幅及び第２電極２０７の幅より狭い。
図示しないが、導電性ライン２０１及び第２電極２０７は適切な行／列解読器によって選択され、それらの交点に位置する抵抗メモリセルが選択される。ビットラインには感知増幅器が連結されていて選択された抵抗メモリセルに貯蔵された情報が判読される。行／列解読器及び感知増幅器の構成及び動作は周知の事項であるので、詳細な説明は略する。
抵抗メモリセルの形成方法に対しては説明しているので、導電性ライン２０１を形成する方法を図１１Ａ及び図１１Ｂを参照して説明する。
図１１Ａ及び図１１Ｂは図１０Ａの抵抗メモリセル配列を示す基板の断面図であり、それぞれ第２電極方向及び導電性ライン方向に切断した際の基板の断面図である。導電性ライン２０１は例えば基板２００上に不純物がドーピングされた多結晶シリコンのような導電性物質を形成した後、これをパターニングして形成されることができる。または図示したように基板２００上に導電性ラインを画定するマスクを形成した後、マスクによって露出した不純物イオンを注入して導電性ライン２０１が形成されることができる。絶縁膜２０２を形成した後、パターニングして第１電極を画定するコンタクトホール２０４を形成する。コンタクトホール２０４を満たすように導電物質を蒸着して、平坦化工程を進行してコンタクトホール２０４内に画定された第１電極２０３を形成する。遷移金属酸化物２０５を形成して、次に、第２電極のための導電物質を形成する。第２電極のための導電物質をパターニングして第２電極２０７を形成する。
特定導電性ライン２０１及び特定第２電極２０７を選択することによって、これらの交差点に位置する抵抗メモリセルが選択される。ところで、選択された抵抗メモリセルの外の他の抵抗メモリセルに向かう漏洩電流を防止するために図１２に示したように抵抗メモリセル配列はダイオード２０９をさらに含むことができる。ダイオード２０９は第１電極２０３及び導電性ライン２０１の間に位置する。ダイオード２０９は、ドーピングされたポリシリコンまたは不純物注入によって導電性ライン２０１を形成した後、絶縁膜を蒸着して、次に、第１電極を画定するコンタクトホールを形成した後、ドーピングされた不純物または注入された不純物と反対導電型の不純物をコンタクトホールを通じて注入して形成されることができる。
ダイオードに代えて導電性ライン２０１と第１電極２０３の界面にショットキー障壁（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ）型のコンタクトを形成することもできる。
図１３は本発明の他の一実施形態による多層抵抗メモリセル配列（Ｍｕｌｔｉ−ｌｅｖｅｌ ｒｅｓｉｓｔｉｖｅ ｍｏｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）を概略的に示す斜視図であり、本発明に対するより明確な理解のために一部分を切断して示した。本実施形態の抵抗メモリセル配列は、図１０を参照して説明した抵抗メモリセル配列と異なり、単位メモリセルが水平的に二次元的に配列されることだけでなく、垂直的にも配列される。基本的に本実施形態のある一層（ｌｅｖｅｌ）の抵抗メモリ配列は図１０を参照して説明した抵抗メモリセル配列と同一である。隣接する２つの層の電極ラインは互いに直交して、これらが直交する交点にプラグ形態の電極及び抵抗メモリ要素薄膜が位置する。プラグ形態の電極が下層の導電性ラインと上層の電極ラインの下に位置した抵抗メモリ要素薄膜を連結する。
本実施形態の多層抵抗メモリセル配列で最下位層の導電性ラインと最上層の電極ラインは与えられた電圧条件でワードラインまたはビットラインのうちいずれか一つとして作用する。しかし、最上層の電極ライン及び最下層の導電性ラインの間に位置する電極ラインは与えられた電圧条件でワードライン及びビットラインとして作用する。
より詳細には、図１３を参照して多層抵抗メモリセル配列に対して説明する。図１３には３層の導電性ラインが示されている。最下位層の導電性ライン３０１は図１０Ａの導電性ライン２０１に対応して、行方向（ｘ軸方向）に伸張する。２番目の層の電極ライン４０１は列方向（ｙ軸方向）に伸張し、その下部面に抵抗メモリ要素薄膜ライン４０５が位置する。２番目の層の電極ライン４０１及び１番目の層の導電性ライン３０１は互いに直交し、これらが直交する交点に電極プラグ３０３が位置する。３番目の層の電極ライン５０１が２番目の層の電極ライン４０１と直交しながら行方向（ｘ軸方向）に伸張する。３番目の層の電極ライン５０１と２番目の層の電極ライン４０１とが交差する部分に電極プラグ４０３が位置する。同様に、３番目の層の電極ライン４０１の下部面には抵抗メモリ要素薄膜ライン５０５が位置する。
電極プラグ３０３を考慮すれば、電極ライン４０１はワードラインとして見なされるが、電極プラグ４０３を考慮すれば、電極ライン４０１はビットラインとして見なされ、電極ライン５０１がワードラインとして見なされる。
図示しないが、電流通路形成のために各電極ライン及び導電性ラインの一端はコンタクトプラグなどのような連結手段を通じて基板に形成され、ソースが接地されたトランジスタのドレインに連結される。そして各電極ライン及び導電性ラインの他端は行／列解読器に連結される。
本実施形態の多層抵抗メモリセル配列によると、水平的にだけでなく、垂直的にも抵抗メモリセルをパッケージできて、より高い集積度のメモリ装置を実現することができる。
本実施形態の多層抵抗メモリセル配列で抵抗メモリ要素ラインが電極ラインと同一の形状を示したが、図１４に示したように抵抗メモリセル領域の全体を覆うことができる。
図１５Ａは本発明に他の実施形態による選択トランジスタを含む抵抗メモリ配列に対する等価回路図であり、図１５Ｂは図１５Ａの抵抗メモリ配列で２つの抵抗メモリセルを示すワードラインに直交する方向への半導体基板の断面図である。
図１５Ａを参照すると、個々の抵抗メモリセル３０５の一端（例えば下部電極）には選択トランジスタ３０７のドレインが連結され、個々の抵抗メモリセル３０５の他端（例えば上部電極）にはビットライン３０３が連結される。各々の選択トランジスタのゲートは延長してワードライン３０１を形成する。選択トランジスタのソースは接地電圧に連結される。選択トランジスタ３０７のゲートにスレッショルド電圧より大きいバイアス電圧を印加して、ビットライン３０３に適切な動作電圧を印加すれば、特定抵抗メモリセルが選択され、ビットライン３０３に印加された電圧に応じて読み出し動作またはスイッチング動作が選択された抵抗メモリセルに実行される。
図１５Ｂを参照すると、半導体基板４００の所定領域に素子分離膜４０３が提供されて活性領域を画定する。素子分離膜４０３はシャロートレンチ隔離のような周知の素子分離工程を通じて形成されることができる。活性領域内に互いに離れている第１及び第２ドレイン領域４０９Ｄａ、４０９Ｄｂが提供され、第１及び第２ドレイン領域４０９Ｄａ、４０９Ｄｂの間に共通ソース領域４０９Ｓが提供される。共通ソース領域４０９Ｓ及び第１ドレイン領域４０９Ｄａの間の活性領域の上部を横切るように第１ゲート電極４０７ａが配置され、共通ソース領域４０９Ｓ及び第２ドレイン領域４０９Ｄｂの間の活性領域の上部を横切るように第２ゲート電極４０７ｂが配置される。第１及び第２ゲート電極４０７ａ、４０７ｂは各々延長されて第１及び第２ワードラインの役割を果たすことができる。第１及び第２ゲート電極４０７ａ、４０９ｂはゲート絶縁膜４０５によって活性領域から絶縁される。第１ゲート４０７ａ、共通ソース領域４０９Ｓ及び第１ドレイン領域４０９Ｄａは第１選択トランジスタを構成して、第２ゲート４０７ｂ、共通ソース領域４０９Ｓ及び第２ドレイン領域４０９Ｄｂは第２選択トランジスタを構成する。このような選択トランジスタは周知のＭＯＳ工程を通じて形成されることができる。ゲート電極は導電物質を蒸着して、パターニングすることによって形成され、ソース及びドレイン領域は不純物イオンを注入して形成されることができる。
選択トランジスタ及び素子分離膜４０３は第１絶縁膜４１５で覆われる。第１絶縁膜４１５はシリコン酸化膜、シリコン窒化膜またはこれらの組み合わせ膜（ｃｏｍｂｉｎａｔｉｏｎ ｌａｙｅｒ）でありうる。共通ソース領域４０９Ｓはソースコンタクトプラグ４１３Ｓを通じて第１絶縁膜４１５上の共通ソースライン４１７Ｓに電気的に接続される。共通ソースライン４１７Ｓはゲート４０７ａ、４０７ｂに平行に配置されることができる。第１ドレイン領域４０９Ｄａは第１絶縁膜４１５を貫通する第１ドレインコンタクトプラグ４１３Ｄａを通じて第１ドレインコンタクト４１７Ｄａに電気的に接続され、第２ドレイン領域４０９Ｄａは第１絶縁膜４１５を貫通する第２ドレインコンタクトプラグ４１３Ｄｂを通じて第２ドレインコンタクト４１７Ｄｂに電気的に接続される。共通ソースライン４１７Ｓ、ドレインコンタクト４１７Ｄａ、４１７Ｄｂ、コンタクトプラグ４１３Ｓ、４１３Ｄａ、４１３Ｄｂは絶縁膜に対するパターニング工程、導電膜蒸着工程、蒸着された導電膜に対するパターニング工程などを用いることによって形成されることができる。
第１絶縁膜４１５上に第２絶縁膜４１９が位置する。第２絶縁膜はシリコン酸化膜、シリコン窒化膜またはこれらの組み合わせ膜でありうる。第２絶縁膜４１９を貫通して第１下部電極プラグ４２１ａが第１ドレインコンタクト４１７Ｄａに電気的に接続して、第２下部電極プラグ４２１ｂが第２ドレインコンタクト４１７Ｄｂに電気的に接続する。抵抗メモリ要素パターン４２３が第２絶縁膜４１９と第１及び第２下部電極プラグ４２１ａ、４２１ｂとを覆う。抵抗メモリ要素パターン４２３上にゲート４０７ａ、４０７ｂに直交する上部電極ライン４２５が位置する。第１下部電極プラグ４２１ａと上部電極ライン４２５とが交差する部分で抵抗メモリセルが形成され、同様に第２下部電極プラグ４２１ｂと上部電極ライン４２５とが交差する部分で抵抗メモリセルが形成される。下部電極プラグ、抵抗メモリ要素パターン及び上部電極ラインの形成方法は、上述の方法を用いて形成されることができる。
本発明による抵抗メモリセルのスイッチング動作の際の電圧−電流曲線が図１６に概略的に示されている。図１６で横軸はセット及びリセットのために印加される電圧（Ｖ）を、縦軸は印加された電圧によって流れる電流（ｍＡ）を示す。図１５を参照すると、本発明による抵抗メモリセル構造は１ｍＡ以下の低いセット電流及びリセット電流を示すことが分かる。そして、言及したように、セット電流はリセット電流より低いことが実際に確認することができる。
図１に示したような従来構造と比べて本発明の抵抗メモリセル構造が低い動作電流を示したことを図１７を通じて確認することができる。図１７は本発明の抵抗メモリセル構造と従来の抵抗メモリセル構造との間のリセット電流（ｍＡ）分布を示したグラフである。本測定のために本発明の抵抗メモリセルの場合、直径０．１５μｍを有するタングステン下部電極及びおおよそ丸い直径０．５μｍのイリジウム上部電極が製作された。従来の抵抗メモリセルの場合、横が０．３μｍ、縦が０．７μｍの長方形の抵抗メモリセルが製作された。そして２００オングストローム厚さのニッケル酸化膜が抵抗メモリ要素として用いられた。図１７を参照すると、本発明による抵抗メモリセルが従来の抵抗メモリセルに比べて非常に低いリセット電流を示すということを確認することができる。
従来技術による抵抗メモリセルを示す断面図である。 本発明の抵抗メモリセルにおける、互いに区別されるセット状態及びリセット状態での電極及び遷移金属酸化物のエネルギーダイヤグラムである。 本発明の抵抗メモリセルのセット状態及びリセット状態の間の推測されるスイッチングメカニズムを説明する電圧−電流曲線である 本発明の電圧スイッチングモードでの抵抗メモリセルの電圧−電流曲線である。 本発明の一実施形態による抵抗メモリセルを概略的に示す斜視図である。 図４ＡのＩＩ−ＩＩ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図である。 図４ＡのＩ−Ｉ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図である。 図１に示した従来技術による抵抗メモリセル構造に対する２つの状態の電流分布を示すグラフである。 本発明による抵抗メモリセル構造に対する２つの状態の電流分布を示すグラフである。 図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。 本発明の一実施形態による抵抗メモリセル配列を概略的に示す斜視図である。 図１０Ａの抵抗メモリセル配列に対する等価回路図である。 図１０Ａの抵抗メモリセル配列における一つの抵抗メモリセルを示す斜視図である。 図１０Ａの抵抗メモリセル配列を示す基板の断面図であり、第２電極方向に切断した際の基板の断面図である。 図１０Ａの抵抗メモリセル配列を示す基板の断面図であり、導電性ライン方向に切断した際の基板の断面図である。 図１０Ａの抵抗メモリセル配列にダイオードが追加された際の抵抗メモリ配列に対する等価回路図である。 本発明の一実施形態による多層抵抗メモリセル配列である。 本発明の他の一実施形態による多層抵抗メモリセル配列である。 本発明の他の一実施形態よる抵抗メモリセル配列に対する等価回路図である。 図１５Ａの抵抗メモリ配列における二つの抵抗メモリセルを示すワードラインに直交する方向への半導体基板の断面図である。 本発明の一実施形態による抵抗メモリセルのスイッチング特性を示す電圧−電流曲線である。 本発明の一実施形態による抵抗メモリセル及び図１に示した従来抵抗によるメモリセルのリセット電流を示すグラフである。
符号の説明
１０９ 絶縁膜
１１１ 第１電極
１１２ コンタクトホール
１１３ 抵抗メモリ要素薄膜
１１３Ｓ スイッチング領域
１１５ 第２電極

Claims (8)

  1. 垂直に延長する第１電極プラグと、
    水平的に配置されて前記第１電極プラグの上部面を覆い、前記第１電極プラグを覆う部分の最小幅が前記第１電極プラグの直径より大きい抵抗メモリ要素パターンと、
    前記抵抗メモリ要素パターン上に配置される第２電極と、を含み、
    前記抵抗メモリ要素パターンは、ＭＯｘで表示され、ここにＭはＮｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｚｎ、またはＣrであり、ＭがＮｉ、Ｃｏ、ＺｎまたはＣｕである時、ｘは０．５乃至０．９９の範囲を有し、ＭがＨｆ、Ｚｒ、ＴｉまたはＣrである時、ｘは１．０乃至１．９８範囲を有し、ＭがＦｅである時、ｘは０．７５乃至１．４８５の範囲を有し、ＭがＮｂである時、ｘは１．２５乃至２．４７５の範囲を有することを特徴とする抵抗メモリセル。
  2. 前記第１電極プラグの直径は前記第２電極の最小幅より小さいことを特徴とする請求項１に記載の抵抗メモリセル。
  3. 前記第１電極プラグと前記抵抗メモリ要素パターンの重畳による面積は前記第２電極と前記抵抗メモリ要素パターンの重畳による面積より小さいことを特徴とする請求項１または２に記載の抵抗メモリセル。
  4. 前記第２電極の最小幅は前記抵抗メモリ要素パターンの最小幅より広いことを特徴とする請求項１または２に記載の抵抗メモリセル。
  5. 前記第１電極プラグは絶縁膜に形成されたコンタクトホール内に位置し、
    前記コンタクトホールと前記第１電極プラグとの間に絶縁性スペーサが位置することを特徴とする請求項１または２に記載の抵抗メモリセル。
  6. 前記第１電極プラグは前記コンタクトホールの一部を満たし、
    前記抵抗メモリ要素パターンは前記コンタクトホールの残りの部分を満たすことを特徴とする請求項５に記載の抵抗メモリセル。
  7. 互いに平行する複数個の第１電極ラインと、
    前記第１電極ラインと直交して互いに平行する複数個の第２電極ラインと、
    互いに向き合う前記第１電極ライン及び前記第２電極ラインの面のうちのいずれか一つの電極ラインの面に各々配置された抵抗メモリ要素パターンと、
    前記第１電極ラインと第２電極ラインとが交差する部分で前記第１電極ラインまたは前記第２電極ラインのうちのいずれか一つと前記抵抗メモリ要素パターンを連結する複数個の電極プラグと、を含み、
    前記抵抗メモリ要素パターンは、ＭＯｘで表示され、ここにＭはＮｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｚｎ、またはＣrであり、ＭがＮｉ、Ｃｏ、ＺｎまたはＣｕである時、ｘは０．５乃至０．９９の範囲を有し、ＭがＨｆ、Ｚｒ、ＴｉまたはＣrである時、ｘは１．０乃至１．９８範囲を有し、ＭがＦｅである時、ｘは０．７５乃至１．４８５の範囲を有し、ＭがＮｂである時、ｘは１．２５乃至２．４７５の範囲を有することを特徴とする抵抗メモリ配列。
  8. 絶縁膜によって絶縁されて、積層され、隣接する層の間で互いに交差するように配置される互いに平行する複数個の電極ラインと、
    前記各層の電極ラインと絶縁膜との間に配置された抵抗メモリ要素パターンと、
    前記交差する電極ラインの交点部分の絶縁膜を貫通して隣接する層の電極ライン及び抵抗メモリ要素パターンを連結させる複数個の電極プラグと、を含み、
    前記抵抗メモリ要素パターンは、ＭＯｘで表示され、ここにＭはＮｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｚｎ、またはＣrであり、ＭがＮｉ、Ｃｏ、ＺｎまたはＣｕである時、ｘは０．５乃至０．９９の範囲を有し、ＭがＨｆ、Ｚｒ、ＴｉまたはＣrである時、ｘは１．０乃至１．９８範囲を有し、ＭがＦｅである時、ｘは０．７５乃至１．４８５の範囲を有し、ＭがＮｂである時、ｘは１．２５乃至２．４７５の範囲を有することを特徴とする多層抵抗メモリ配列。
JP2006081592A 2005-03-28 2006-03-23 抵抗メモリセル、及びこれを利用した抵抗メモリ配列 Active JP5047518B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050025561A KR100697282B1 (ko) 2005-03-28 2005-03-28 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
KR10-2005-0025561 2005-03-28

Publications (3)

Publication Number Publication Date
JP2006279042A JP2006279042A (ja) 2006-10-12
JP2006279042A5 JP2006279042A5 (ja) 2009-01-15
JP5047518B2 true JP5047518B2 (ja) 2012-10-10

Family

ID=37034970

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006081592A Active JP5047518B2 (ja) 2005-03-28 2006-03-23 抵抗メモリセル、及びこれを利用した抵抗メモリ配列

Country Status (3)

Country Link
US (4) US7639521B2 (ja)
JP (1) JP5047518B2 (ja)
KR (1) KR100697282B1 (ja)

Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
US20060171200A1 (en) * 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US8565003B2 (en) 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US8559209B2 (en) 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
US8270193B2 (en) 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
US8937292B2 (en) 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
KR100723872B1 (ko) * 2005-06-30 2007-05-31 한국전자통신연구원 급격한 금속-절연체 전이를 이용한 메모리소자 및 그동작방법
KR100622268B1 (ko) * 2005-07-04 2006-09-11 한양대학교 산학협력단 ＲｅＲＡＭ 소자용 다층 이원산화박막의 형성방법
US8013711B2 (en) * 2006-03-09 2011-09-06 Panasonic Corporation Variable resistance element, semiconductor device, and method for manufacturing variable resistance element
KR100818271B1 (ko) * 2006-06-27 2008-03-31 삼성전자주식회사 펄스전압을 인가하는 비휘발성 메모리 소자의 문턱 스위칭동작 방법
CN101496173B (zh) 2006-07-27 2010-12-22 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
US7778063B2 (en) * 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
WO2008058264A2 (en) * 2006-11-08 2008-05-15 Symetrix Corporation Correlated electron memory
US7872900B2 (en) * 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
KR101206036B1 (ko) * 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
KR100801084B1 (ko) * 2007-01-08 2008-02-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법
US7667220B2 (en) * 2007-01-19 2010-02-23 Macronix International Co., Ltd. Multilevel-cell memory structures employing multi-memory with tungsten oxides and manufacturing method
JP2008177397A (ja) * 2007-01-19 2008-07-31 Fujitsu Ltd 薄膜抵抗測定方法およびトンネル磁気抵抗素子の製造方法
WO2008123139A1 (ja) * 2007-03-26 2008-10-16 Murata Manufacturing Co., Ltd. 抵抗記憶素子
JP5283975B2 (ja) * 2007-06-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法
KR20090026580A (ko) 2007-09-10 2009-03-13 삼성전자주식회사 저항 메모리 소자 및 그 형성방법
US7667293B2 (en) * 2007-09-13 2010-02-23 Macronix International Co., Ltd. Resistive random access memory and method for manufacturing the same
US20090095985A1 (en) * 2007-10-10 2009-04-16 Samsung Electronics Co., Ltd. Multi-layer electrode, cross point memory array and method of manufacturing the same
JP2010287582A (ja) * 2007-10-15 2010-12-24 Panasonic Corp 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP5229892B2 (ja) * 2007-10-30 2013-07-03 独立行政法人産業技術総合研究所 整流素子及びその製造方法
JP5284270B2 (ja) 2007-10-30 2013-09-11 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
JP2009135131A (ja) 2007-11-28 2009-06-18 Toshiba Corp 半導体記憶装置
JP4598147B2 (ja) * 2007-12-10 2010-12-15 パナソニック株式会社 不揮発性記憶装置およびその製造方法
US8283214B1 (en) * 2007-12-21 2012-10-09 Intermolecular, Inc. Methods for forming nickel oxide films for use with resistive switching memory devices
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
EP2244293A4 (en) * 2008-02-12 2011-08-10 Panasonic Corp NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME
US8143092B2 (en) * 2008-03-10 2012-03-27 Pragati Kumar Methods for forming resistive switching memory elements by heating deposited layers
JP2009224403A (ja) * 2008-03-13 2009-10-01 Toshiba Corp 情報記録素子及びそれを備えた情報記録再生装置
JP5113584B2 (ja) * 2008-03-28 2013-01-09 株式会社東芝 不揮発性記憶装置及びその製造方法
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
JP2009272015A (ja) 2008-05-09 2009-11-19 Spansion Llc 半導体装置及びその制御方法
US8305793B2 (en) * 2008-05-16 2012-11-06 Qimonda Ag Integrated circuit with an array of resistance changing memory cells
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) * 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
KR100983175B1 (ko) * 2008-07-03 2010-09-20 광주과학기술원 산화물막과 고체 전해질막을 구비하는 저항 변화 메모리소자, 및 이의 동작방법
WO2010004705A1 (ja) * 2008-07-11 2010-01-14 パナソニック株式会社 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP2010027835A (ja) * 2008-07-18 2010-02-04 Renesas Technology Corp 不揮発性記憶装置およびその製造方法
JP5343440B2 (ja) * 2008-08-01 2013-11-13 富士通セミコンダクター株式会社 抵抗変化素子、抵抗変化素子の製造方法および半導体メモリ
JP4937413B2 (ja) 2008-12-10 2012-05-23 パナソニック株式会社 抵抗変化素子およびそれを用いた不揮発性半導体記憶装置
JP2012084557A (ja) * 2009-01-26 2012-04-26 Osaka Univ 不揮発性メモリセル、抵抗可変型不揮発性メモリ装置および不揮発性メモリセルの設計方法
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
WO2010115924A1 (en) * 2009-04-10 2010-10-14 Imec METHOD FOR MANUFACTURING A MEMORY ELEMENT COMPRISING A RESISTIVITY-SWITCHING NiO LAYER AND DEVICES OBTAINED THEREOF
EP2239795A1 (en) * 2009-04-10 2010-10-13 Imec Method for manufacturing a memory element comprising a resistivity-switching NiO layer and devices obtained thereof
EP2259267B1 (en) * 2009-06-02 2013-08-21 Imec Method for manufacturing a resistive switching memory cell comprising a nickel oxide layer operable at low-power and memory cells obtained thereof
US8610102B2 (en) 2009-06-18 2013-12-17 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
US8431446B1 (en) 2009-12-29 2013-04-30 MicronTechnology, Inc Via formation for cross-point memory
US8638584B2 (en) * 2010-02-02 2014-01-28 Unity Semiconductor Corporation Memory architectures and techniques to enhance throughput for cross-point arrays
JP5669422B2 (ja) * 2010-03-31 2015-02-12 キヤノンアネルバ株式会社 不揮発性記憶素子およびその製造方法
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8274812B2 (en) 2010-06-14 2012-09-25 Crossbar, Inc. Write and erase scheme for resistive memory device
US9437297B2 (en) 2010-06-14 2016-09-06 Crossbar, Inc. Write and erase scheme for resistive memory device
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8860223B1 (en) * 2010-07-15 2014-10-14 Micron Technology, Inc. Resistive random access memory
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
CN102148328B (zh) * 2011-01-21 2013-04-17 北京大学 一种氧化物电阻存储器件及其制备方法
US8488365B2 (en) * 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
CN102157688B (zh) * 2011-03-23 2012-07-18 北京大学 一种阻变存储器及其制备方法
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US9117495B2 (en) 2011-06-10 2015-08-25 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US8891276B2 (en) 2011-06-10 2014-11-18 Unity Semiconductor Corporation Memory array with local bitlines and local-to-global bitline pass gates and gain stages
US10566056B2 (en) 2011-06-10 2020-02-18 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) * 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US8846443B2 (en) * 2011-08-05 2014-09-30 Intermolecular, Inc. Atomic layer deposition of metal oxides for memory applications
US8288297B1 (en) * 2011-09-01 2012-10-16 Intermolecular, Inc. Atomic layer deposition of metal oxide materials for memory applications
CN103250252B (zh) * 2011-10-06 2015-12-23 松下电器产业株式会社 非易失性存储元件及非易失性存储装置
JP2013089662A (ja) 2011-10-14 2013-05-13 Renesas Electronics Corp 半導体装置
JP5871313B2 (ja) * 2012-01-18 2016-03-01 国立大学法人大阪大学 不揮発性メモリセル、これを備える不揮発性メモリ装置および遷移金属酸化物の選定方法。
US8971088B1 (en) 2012-03-22 2015-03-03 Crossbar, Inc. Multi-level cell operation using zinc oxide switching material in non-volatile memory device
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8853713B2 (en) 2012-05-07 2014-10-07 Micron Technology, Inc. Resistive memory having confined filament formation
US8675423B2 (en) * 2012-05-07 2014-03-18 Micron Technology, Inc. Apparatuses and methods including supply current in memory
US9245926B2 (en) 2012-05-07 2016-01-26 Micron Technology, Inc. Apparatuses and methods including memory access in cross point memory
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9847480B2 (en) * 2012-09-28 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US8947909B1 (en) * 2012-10-05 2015-02-03 Marvell International Ltd. System and method for creating a bipolar resistive RAM (RRAM)
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US8866118B2 (en) * 2012-12-21 2014-10-21 Intermolecular, Inc. Morphology control of ultra-thin MeOx layer
US9153624B2 (en) 2013-03-14 2015-10-06 Crossbar, Inc. Scaling of filament based RRAM
KR102092772B1 (ko) * 2013-03-27 2020-03-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102102175B1 (ko) 2013-11-05 2020-04-21 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 테스트 방법
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
KR102225782B1 (ko) 2014-07-28 2021-03-10 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US20160104840A1 (en) * 2014-10-10 2016-04-14 Beth Cook Resistive memory with a thermally insulating region
US9735357B2 (en) 2015-02-03 2017-08-15 Crossbar, Inc. Resistive memory cell with intrinsic current control
US10840442B2 (en) 2015-05-22 2020-11-17 Crossbar, Inc. Non-stoichiometric resistive switching memory device and fabrication methods
US10565497B2 (en) 2015-12-30 2020-02-18 SK Hynix Inc. Synapse and neuromorphic device including the same
US9899083B1 (en) * 2016-11-01 2018-02-20 Arm Ltd. Method, system and device for non-volatile memory device operation with low power high speed and high density
EP3539132A4 (en) * 2016-11-14 2019-11-27 Hefei Reliance Memory Limited SCHEME FOR INTEGRATING A RRAM METHOD AND CELL STRUCTURE WITH REDUCED MASKING OPERATIONS
JP6280195B1 (ja) * 2016-12-16 2018-02-14 株式会社東芝 磁気メモリ
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
KR102142563B1 (ko) 2018-11-23 2020-08-10 한국화학연구원 저 전력 및 고 신뢰성 멀티 비트 동작이 가능한 저항 스위칭 장치
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869843A (en) 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
JP3211809B2 (ja) * 1999-04-23 2001-09-25 ソニー株式会社 半導体記憶装置およびその製造方法
US6700813B2 (en) * 2001-04-03 2004-03-02 Canon Kabushiki Kaisha Magnetic memory and driving method therefor
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
DE60205569T2 (de) * 2001-12-21 2006-05-18 Kabushiki Kaisha Toshiba MRAM mit gestapelten Speicherzellen
WO2003085740A1 (fr) * 2002-04-09 2003-10-16 Matsushita Electric Industrial Co., Ltd. Memoire non volatile et procede de fabrication
KR100434958B1 (ko) * 2002-05-24 2004-06-11 주식회사 하이닉스반도체 마그네틱 램
US6850429B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Cross point memory array with memory plugs exhibiting a characteristic hysteresis
JP3788964B2 (ja) * 2002-09-10 2006-06-21 株式会社東芝 磁気ランダムアクセスメモリ
JP4509467B2 (ja) * 2002-11-08 2010-07-21 シャープ株式会社 不揮発可変抵抗素子、及び記憶装置
US7115927B2 (en) 2003-02-24 2006-10-03 Samsung Electronics Co., Ltd. Phase changeable memory devices
US6774004B1 (en) 2003-03-17 2004-08-10 Sharp Laboratories Of America, Inc. Nano-scale resistance cross-point memory array
KR100560659B1 (ko) 2003-03-21 2006-03-16 삼성전자주식회사 상변화 기억 소자 및 그 제조 방법
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
WO2004090984A1 (en) * 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
US6927074B2 (en) * 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Asymmetric memory cell
KR100504700B1 (ko) * 2003-06-04 2005-08-03 삼성전자주식회사 고집적 상변환 램
JP2005079258A (ja) * 2003-08-29 2005-03-24 Canon Inc 磁性体のエッチング加工方法、磁気抵抗効果膜、および磁気ランダムアクセスメモリ
US6849891B1 (en) 2003-12-08 2005-02-01 Sharp Laboratories Of America, Inc. RRAM memory cell electrodes
US6949435B2 (en) 2003-12-08 2005-09-27 Sharp Laboratories Of America, Inc. Asymmetric-area memory cell
JP4120589B2 (ja) * 2004-01-13 2008-07-16 セイコーエプソン株式会社 磁気抵抗効果素子及び磁気メモリ装置
US7521705B2 (en) * 2005-08-15 2009-04-21 Micron Technology, Inc. Reproducible resistance variable insulating memory devices having a shaped bottom electrode
US7381982B2 (en) * 2005-08-26 2008-06-03 Macronix International Co., Ltd. Method for fabricating chalcogenide-applied memory
US8003972B2 (en) * 2006-08-30 2011-08-23 Micron Technology, Inc. Bottom electrode geometry for phase change memory

Also Published As

Publication number Publication date
KR100697282B1 (ko) 2007-03-20
US7639521B2 (en) 2009-12-29
US20060215445A1 (en) 2006-09-28
US20130240826A1 (en) 2013-09-19
US20100044666A1 (en) 2010-02-25
JP2006279042A (ja) 2006-10-12
US20110204314A1 (en) 2011-08-25
KR20060103705A (ko) 2006-10-04
US8873274B2 (en) 2014-10-28
US7961496B2 (en) 2011-06-14

Similar Documents

Publication Publication Date Title
JP5047518B2 (ja) 抵抗メモリセル、及びこれを利用した抵抗メモリ配列
US9812505B2 (en) Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof
KR101230874B1 (ko) 스위칭 가능한 저항기 및 트랜지스터를 포함하는 비휘발성메모리 셀
JP5143349B2 (ja) ２成分系金属酸化膜をデータ保存物質膜として採用する交差点不揮発性記憶素子の製造方法
US8274065B2 (en) Memory and method of fabricating the same
US8115586B2 (en) Variable resistance element, and its manufacturing method
US7692178B2 (en) Nonvolatile memory element, nonvolatile memory apparatus, and method of manufacture thereof
JP5157448B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
US11456333B2 (en) Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof
US20060154417A1 (en) Semiconductor memory device
US20030206481A1 (en) Trench isolated cross-point memory array and method of fabrication
US8563962B2 (en) Memory device and method of manufacturing the same
WO2016022304A1 (en) Fully isolated selector for memory device
EP3266046A1 (en) Parallel bit line three-dimensional resistive random access memory
JP2008235637A (ja) 不揮発性半導体記憶装置およびその製造方法
US10340449B2 (en) Resistive memory device containing carbon barrier and method of making thereof
US20170317140A1 (en) Resistive memory elment employing electron density modulation and structural relaxation
US10516105B2 (en) Resistive memory device containing oxygen-modulated hafnium oxide material and methods of making thereof
US20170338409A1 (en) Switching element, resistive memory device including switching element, and methods of manufacturing the same
US7619915B2 (en) Resistive random access memory device
JP2012060072A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081120

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120718

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5047518

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250