JP5284270B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP5284270B2 JP5284270B2 JP2009538914A JP2009538914A JP5284270B2 JP 5284270 B2 JP5284270 B2 JP 5284270B2 JP 2009538914 A JP2009538914 A JP 2009538914A JP 2009538914 A JP2009538914 A JP 2009538914A JP 5284270 B2 JP5284270 B2 JP 5284270B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- interlayer insulating
- insulating layer
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims abstract description 614
- 239000011229 interlayer Substances 0.000 claims abstract description 218
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 48
- 230000008859 change Effects 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 230000002093 peripheral effect Effects 0.000 claims description 22
- 239000012212 insulator Substances 0.000 claims description 17
- 230000000149 penetrating effect Effects 0.000 claims description 16
- 238000010030 laminating Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 description 36
- 239000010408 film Substances 0.000 description 26
- 239000000463 material Substances 0.000 description 12
- 239000002356 single layer Substances 0.000 description 11
- 238000004140 cleaning Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004075 alteration Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 229910000314 transition metal oxide Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910000428 cobalt oxide Inorganic materials 0.000 description 2
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910000480 nickel oxide Inorganic materials 0.000 description 2
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001935 vanadium oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- -1 silicon fluorine oxide Chemical compound 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
Description
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特にダイオードを配線層に集積化した場合における引き出しコンタクトの構成に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
例えば、1つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭ工程をそのまま使用可能とするための装置構成が示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶部からなる。そして、この記憶部は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、ニッケル酸化膜（NｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
上記例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、ペロブスカイト構造材料を用いたクロスポイント型のＲｅＲＡＭも示されている（例えば、特許文献２参照）。このＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。
例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極を備えたＲｅＲＡＭが開示されている（例えば、特許文献３参照）。
このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。
また、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイライン２１０と、Ｙ方向の導電アレイライン２１５との交点部分にメモリプラグが形成された構成も示されている（例えば、特許文献４参照）。この特許文献４においては、図１１に示すように、このメモリプラグは７層から構成されており、２層の電極層２２０、２３０に挟まれた複合金属酸化物２２５からなる記憶素子２５５と、この記憶素子２５５上に形成された金属層２３５と絶縁物層２４０と金属層２４５の積層からなる金属−絶縁物−金属（ＭＩＭ）構造による非オーミック性素子２６０とが、電極層２５０を介してプラグ内に形成されている。
特開２００４−３６３６０４号公報
特開２００３−６８９８４号公報
特開２００６−１４０４８９号公報
米国特許第６，７５３，５６１号明細書
上記特許文献１には、スイッチング機能を有する１つのダイオードと１つの抵抗体との構成も記述されているが、抵抗体とダイオードとの具体的な構造については全く記載も示唆もされていない。さらに、特許文献２にはクロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、その具体的構造については上記特許文献１と同様に全く記載も示唆もされていない。
これらに対して、特許文献３では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、ダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ２等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この特許文献３に記載されているダイオード構造体は抵抗構造体と同じ外形寸法で形成されているので、ダイオード構造体の電流容量を大きくすることが困難である。ダイオードの電流容量が小さいと、書き込みに必要な電流を充分流すことができなく、ＲｅＲＡＭの安定な作動を阻害するという課題を有する。
また、特許文献４では、メモリプラグ内に、抵抗変化層とＭＩＭ構造の非オーミック性素子の全てを形成しているので、製造方法が複雑となる課題を有している。さらに、この構成では、非オーミック性素子が抵抗変化層と同じ形状とされているので電流容量を大きくすることもできない。このため、上記と同様にＲｅＲＡＭの安定な作動を阻害するという課題を有している。
我々は本発明に先立ち、ダイオード素子の一部をクロスポイントの上層配線に組み込むことで、ダイオード素子の実効的な面積を抵抗素子の面積より拡大させるクロスポイント構造を提案し、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成においても充分な電流容量を確保でき、安定な作動が可能なＲｅＲＡＭを実現した。
しかし、ダイオード素子の電流容量向上のために配線構造にダイオード素子を集積化したために、配線の最下層に絶縁層あるいは半導体層が配置されることになり、通常の配線のように下層配線への接続をすることが困難になるという新たな課題が発生した。クロスポイントメモリアレイを構成する配線からの電位の引き出しに加えて、クロスポイントメモリアレイを駆動させるための周辺回路からの電位の引き出しを実施するためには、この課題の解決が不可欠である。この解決策として、配線を形成するマスクとは別に、ダイオード素子の絶縁層あるいは半導体層をメモリセル領域にのみ形成するマスクを準備することが考えられる。このマスクを用いて、ダイオード素子の絶縁層あるいは半導体層をメモリセル領域にのみ形成する、裏返せばメモリセル領域以外のダイオード素子の絶縁層あるいは半導体層を除去することにより、上層と下層の配線の接続を実現することができる。しかしながら、１層の配線につき1枚のマスク及びそれを用いてダイオード素子の絶縁層あるいは半導体層を除去する工程が増加することになる。特に多層クロスポイント構造では、マスク枚数、工程数が大幅に増加し、プロセスの簡素化、プロセスコストの低減が困難になる。
本発明は、前述の新たな課題を解決するもので、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、クロスポイントメモリアレイの配線、更にクロスポイントメモリアレイ周辺の回路の配線の引き出しをプロセスが複雑、高コストになることなく実現できる不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、基板上に形成されたストライプ形状の第１の配線と、第１の配線上に形成された第１の層間絶縁層と、第１の配線上の第１の層間絶縁層に形成された第１のメモリセルホールと、第１のメモリセルホールを介して第１の配線に接続される第１の抵抗変化層と、第１の抵抗変化層上に形成される第１の非オーミック性素子と、第１の層間絶縁層上に形成されかつ第１の配線と直交しストライプ形状を有する第２の配線と、第２の配線上に形成された第２の層間絶縁層と、第２の層間絶縁層上に形成された上層配線を備え、第２の配線は第１の非オーミック性素子の少なくとも一部を含む複数層からなり第２の配線の最下層に半導体層もしくは絶縁体層を有する不揮発性半導体記憶装置において、第１の配線は第１の層間絶縁層と第２の層間絶縁層を貫通して形成された第１のコンタクトで上層配線と接続され、第２の配線は第２の層間絶縁層を貫通して形成された第２のコンタクトで上層配線と接続される構成からなる。
このような構成とすることにより、第１及び第２の配線は上層の上層配線に引き出されるので、第１の配線と第２の配線を直接接続するコンタクトがなくとも、必要に応じて第１の配線と第２の配線を上層配線を介して接続することが可能になる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、単層の場合のクロスポイントメモリアレイの配線の電位の引き出しを可能にする不揮発性半導体記憶装置を実現できる。
また、上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、基板上に形成されたストライプ状の第１の配線と、第１の配線上に形成された第１の層間絶縁層と、第１の配線上の第１の層間絶縁層に形成された第１のメモリセルホールと、第１のメモリセルホールを介して第１の配線に接続される第１の抵抗変化層と、第１の抵抗変化層上に形成される第１の非オーミック性素子と、第１の層間絶縁層上に形成されかつ第１の配線と直交しストライプ形状を有する第２の配線と、第２の配線上に形成された第２の層間絶縁層と、第２の層間絶縁層上に形成された第３の層間絶縁層と、第２の配線上の第２の層間絶縁層と第３の層間絶縁層を貫通して形成された第２のメモリセルホールと、第２のメモリセルホールを介して第２の配線に接続される第２の抵抗変化層と、第２の抵抗変化層上に形成される第２の非オーミック性素子と、第３の層間絶縁層上に形成されかつ第２の配線と直交しストライプ形状を有する第３の配線と、第３の配線上に形成された第４の層間絶縁層と、第４の層間絶縁層上に形成された上層配線を備え、第２及び第３の配線はそれぞれ第１及び第２の非オーミック性素子の少なくとも一部を含む複数層からなり、第２及び第３の配線の最下層に半導体層もしくは絶縁体層を有する不揮発性半導体記憶装置において、第１の配線は、第１の層間絶縁層と第２の層間絶縁層を貫通して形成された第１のコンタクトと、第３の層間絶縁層と第４の層間絶縁層を貫通して形成された第３のコンタクトを積層したスタックコンタクトにより上層配線と接続され、第２の配線は、第２の層間絶縁層を貫通して形成された第２のコンタクトと第３の層間絶縁層と第４の層間絶縁層を貫通して形成された第３のコンタクトを積層したスタックコンタクトにより上層配線と接続され、第３の配線は第４の層間絶縁層を貫通して形成された第４のコンタクトで上層配線と接続される構成からなる。
このような構成とすることにより、第１、第２及び第３の配線は上層の上層配線に引き出されるので、第１、第２及び第３の配線をそれぞれ直接接続するコンタクトがなくとも、必要に応じて第１、第２及び第３の配線は上層配線を介して接続することが可能になる。また、最下層に半導体層もしくは絶縁層を有する第２及び第３の配線は下層への引き出しコンタクトの形成が不可能なので、本発明の構造により、上層配線を介してのみ電気的に接続できる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、２層の場合のクロスポイントメモリアレイの配線の電位の引き出しを可能にする不揮発性半導体記憶装置を実現できる。
また、上記構成において、第２の層間絶縁層、第３の層間絶縁層、第２のメモリセルホール中に埋め込まれた第２の抵抗変化層および第２の非オーミック性素子、第３の配線を１つの構成単位と構成単位をさらに１層以上積層してもよい。上層配線と最下層配線を除く中間配線はそれぞれ互いに上層配線を介してのみ電気的に接続される構成からなる。
このような構成とすることにより、上層配線を除く配線はコンタクトを１層以上積層して上層配線に接続されるので、これらの配線間をそれぞれ直接接続するコンタクトがなくとも、必要に応じて各配線は上層配線を介して接続することが可能になる。また、最下層に半導体層もしくは絶縁層を有する中間配線は下層への引き出しコンタクトの形成が不可能なので、本発明の構造により、上層配線を介してのみ電気的に接続できる。そのため、各層ごとに半導体層もしくは絶縁層の所定の領域を除去するためのマスク及びプロセスを省略することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、プロセスが複雑、高コストになることなく、多層の場合のクロスポイントメモリアレイの配線の電位の引き出しを可能にする不揮発性半導体記憶装置を実現できる。
また、上記した構成において、第１の配線は、第１の抵抗変化層に接続される配線と、第１の配線より下層にあるトランジスタに接続される配線とからなる構成としてもよい。
このような構成とすることにより、クロスポイントメモリアレイを駆動させるための周辺回路用のトランジスタ、配線も、本発明の引き出しコンタクト、多層の場合はスタックコンタクトによって、確実にその電位を引き出すことができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、クロスポイントメモリアレイの配線に加えて、更にクロスポイントメモリアレイ周辺の回路の配線の引き出しをプロセスが複雑、高コストになることなく実現できる不揮発性半導体記憶装置を実現できる。
また、上記した構成において、１層以上のコンタクトを積層して形成されるスタックコンタクトにおいて、その積層位置が上下の配線層の間の高さで接続されていてもよい。すなわちスタックコンタクトは、異なる配線層に挟まれた層間絶縁層で上層側のコンタクトと下層側のコンタクトが接続される構成となる。
このような構成とすることにより、クロスポイントのメモリセルを形成する時には、スタックコンタクトの下層側のコンタクトの表面が層間絶縁層で被覆されているので、プロセスダメージ（プラズマダメージ、酸化、洗浄による膜の変質）が原理的に入らない構造となる。よってスタックコンタクトを形成しても、下層側のコンタクトの表面が酸化や洗浄による変質などの発生の懸念なく、確実に電気的に安定なコンタクトを形成することができ、不揮発性記憶装置の歩留を向上することができる。更に配線を間に挟んで積層されるコンタクトは、コンタクトと配線のマスク合わせ余裕を取る分だけ寸法が大きくなり、微細化に適さない。また、これを同寸法で形成するためには隣接する配線との距離が小さくする必要があり、配線間容量が増加することによる配線遅延やノイズなどの影響を受けやすいという短所がある。本構成ではそのようなデバイス上の懸念もなく、電気的に安定なコンタクトを有する不揮発性記憶装置の実現できる。
また、上記構成において、非オーミック性素子が、半導体層と、この半導体層を上下の金属電極体層で挟んだ３層の積層構成からなるＭＳＭダイオードであり、抵抗変化層側の金属電極体層がメモリセルホール中に埋め込み形成されていてもよい。
このようなＭＳＭダイオードの構成の場合には、抵抗変化層が正負の電圧を印加することにより抵抗変化する、いわゆるバイポーラ型の抵抗変化層であっても、双方向に大きな電流容量を有し、かつ特性ばらつきの小さな非オーミック性素子が容易に得ることができる。
また、上記構成において、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、金属電極体層がメモリセルホール中に埋め込まれていてもよい。このようなショットキーダイオード構成の場合には、多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことができる。抵抗変化層が同極性の異なる大小の電圧を印加することにより抵抗変化する、いわゆるユニポーラ型の抵抗変化層に適する。
また、上記構成において、非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、ｐ型半導体層またはｎ型半導体層がコンタクトホール中に埋め込まれていてもよい。少数キャリアが支配的のために、電流容量は上述したダイオードに劣る面があるが、過剰電流の防止、消費電力の低減効果が期待できる。抵抗変化層が同極性の異なる大小の電圧を印加することにより抵抗変化する、いわゆるユニポーラ型の抵抗変化層に適する。
以上に示したように、ダイオード素子を用いた構成とすることにより、ダイオードの整流特性を利用することで、読み込みや書き込み時のクロストークをさらに低減することができる。また、そのための回路構成も簡略化できる。
また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の第１の配線を形成する工程と、第１の配線を含む基板上に第１の層間絶縁層を形成する工程と、第１の配線上に第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、第１のメモリセルホール中に第１の抵抗変化層を埋め込み形成する工程と、第１のメモリセルホール内に形成された前記第１の抵抗変化層の上に、第１の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第１の非オーミック性素子を構成する前記積層構成のうちのその他の層を含む第２の配線を第１の層間絶縁層上に第１のメモリセルホールの少なくとも一部を被覆して形成する工程と、第２の配線を含む第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、第１の配線上に第１の層間絶縁層及び第２の層間絶縁層を貫通する第１のコンタクトと、第２の配線上に第２の層間絶縁層を貫通する第２のコンタクトを同時に形成する工程と、第２の層間絶縁層上に第１のコンタクトと第２のコンタクトに接続される上層配線を形成する工程とを含む方法からなる。
このような方法とすることにより、第１の配線と第２の配線を直接接続するコンタクトがなくとも、第１及び第２の配線は上層の上層配線に引き出されるので、必要に応じて第１の配線と第２の配線は上層配線を介して接続することが可能になる。また第１のコンタクトと第２のコンタクトを同時に形成することによって、マスク枚数、プロセスコストを低減、プロセスを簡略化することができる。以上の製造方法により、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、単層の場合のクロスポイントメモリアレイの配線の電位の引き出しを可能にする不揮発性半導体記憶装置を実現できる。
また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の第１の配線を形成する工程と、第１の配線を含む基板上に第１の層間絶縁層を形成する工程と、第１の配線上に第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、第１のメモリセルホール中に第１の抵抗変化層を埋め込み形成する工程と、第１のメモリセルホール内に形成された前記第１の抵抗変化層の上に、第１の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第１の非オーミック性素子を構成する積層構成のうちのその他の層を含む第２の配線を第１の層間絶縁層上に第１のメモリセルホールの少なくとも一部を被覆して形成する工程と、第２の配線を含む第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、第１の配線上の第１の層間絶縁層及び第２の層間絶縁層を貫通する第１のコンタクトと、第２の配線上の第２の層間絶縁層を貫通する第２のコンタクトを同時に形成する工程と、第２の層間絶縁膜と第１のコンタクトと第２のコンタクトの表面に第３の層間絶縁層を形成する工程と、第２の配線上に第２の層間絶縁層及び第３の層間絶縁層を貫通して所定の位置に第２のメモリセルホールを形成する工程と、第２のメモリセルホール中に第２の抵抗変化層を埋め込み形成する工程と、第２のメモリセルホール内に形成された前記第１の抵抗変化層の上に、第２の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第２の非オーミック性素子を構成する積層構成のうちのその他の層を含む第３の配線を第３の層間絶縁層上に第２のメモリセルホールの少なくとも一部を被覆して形成する工程と、第３の配線を含む第３の層間絶縁層上に第４の層間絶縁層を形成する工程と、第１のコンタクトと第２のコンタクト上の第３の層間絶縁層及び第４の層間絶縁層を貫通する第３のコンタクトと、第３の配線上の第４の層間絶縁層を貫通する第４のコンタクトを同時に形成する工程と、第４の層間絶縁層上に第３のコンタクトと第４のコンタクトに接続される上層配線を形成する工程とを含む方法からなる。
このような方法とすることにより、第１、第２及び第３の配線を直接接続するコンタクトがなくとも、第１、第２及び第３の配線は上層の上層配線に引き出されるので、必要に応じて第１、第２及び第３の配線は上層配線を介して接続することが可能になる。また第１のコンタクトと第２のコンタクトを、第３のコンタクトと第４のコンタクトを同時に形成することによって、マスク枚数、プロセスコストを低減、プロセスを簡略化することができる。更にクロスポイントメモリアレイのメモリセルを形成する時には、スタックコンタクトの下層側のコンタクトの表面が層間絶縁層で被覆されているので、プロセスダメージ（プラズマダメージ、酸化、洗浄による膜の変質）が原理的に入らない。よってスタックコンタクトを形成しても、第１のコンタクトや第２のコンタクトの表面が酸化や洗浄による変質などの発生の懸念なく、確実に電気的に安定なコンタクトを形成することができ、不揮発性記憶装置の歩留を向上することができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、前述の新たな課題を解決するもので、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、クロスポイントメモリアレイの配線、更にクロスポイントメモリアレイ周辺の回路の配線の引き出しをプロセスが複雑、高コストになることなく実現できるという大きな効果を奏する。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
本実施の形態の不揮発性半導体記憶装置は、基板１と、この基板１上に形成されたストライプ形状の第１の配線２と、第１の配線２を被覆して基板１上に形成された第１の層間絶縁層３と、第１の層間絶縁層３上に第１の配線２と直交するように形成されたストライプ形状の第２の配線１１と、第２の配線１１を被覆して第１の層間絶縁層３上に形成された第２の層間絶縁層１２と、第２の層間絶縁層１２上に形成された上層配線１３とを備えている。また、第１の配線２と第２の配線１１が直交する領域の第１の層間絶縁層３には第１のメモリセルホール４が形成され、この第１のメモリセルホール４中には、第１の配線２に接続する第１の抵抗変化層５と、第１の抵抗変化層５上に形成された第１のダイオード素子の下部電極７とを備えている。また、第２の配線１１は第１のダイオード素子の半導体層８と第１のダイオード素子の上部電極９と第２の配線の抵抗率の低い導電層１０からなり、第１のダイオード素子の下部電極７、第１のダイオード素子の半導体層８、第１のダイオード素子の上部電極９で第１のダイオード素子６（ＭＳＭダイオード）が構成されている。第１の配線２は、第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４を介して上層配線１３に接続され、第２の配線１１は第２の層間絶縁層１２を貫通して形成された第２のコンタクト１５を介して上層配線１３に接続されている。
以上の構成において、第１の配線２、第２の配線の抵抗率の低い導電層１０、上層配線１３は、例えば銅あるいはアルミニウムなどからなる抵抗率の低い導電層（厚み：１００ｎｍ〜５００ｎｍ）もしくはこれらの下層に窒化チタン、チタン、窒化タンタル、タンタルなどのバリアメタル（厚み：５ｎｍ〜１００ｎｍ）を積層した構成からなることが好ましい。前者は配線をより低抵抗化することで、回路動作の遅延の防止、高速動作を実現するためであり、後者は層間絶縁層からの不純物の拡散の防止、層間絶縁層との密着性の向上に効果がある。
また、第２の配線１１に組み込まれるように形成された第１のダイオード素子６は、例えば第１のダイオード素子の下部電極７、上部電極９として、タンタル、窒化タンタル、チタン、窒化チタン、アルミニウム、タングステン、白金、銅あるいはこれらの組み合わせを用い、半導体層８としてシリコン、窒化シリコン、炭化シリコンを用いて積層した構成のＭＳＭダイオードを用いることができる。第１のダイオード素子の下部電極７、上部電極９の膜厚は５ｎｍ〜２０ｎｍの範囲、半導体層８の膜厚の範囲は３〜１５ｎｍの範囲が好ましい。なお、第１のダイオード素子６の半導体層８は、第１のメモリセルホール４に埋め込まれた第１のダイオード素子の下部電極７より大きな形状を有することが好ましい。ダイオード素子の電流容量を向上させることができるからである。このようなＭＳＭダイオードの構成の場合には、抵抗変化層が正負の電圧を印加することにより抵抗変化する、いわゆるバイポーラ型の抵抗変化層であっても、双方向に大きな電流容量を有し、かつ特性ばらつきの小さな非オーミック性素子が容易に得ることができる。
また、第１の層間絶縁層３及び第２の層間絶縁層１２としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。第１の層間絶縁層３及び第２の層間絶縁層１２の膜厚は１００〜５００ｎｍ程度の膜厚が好ましい。配線間絶縁層が薄くなると配線間リーク電流の増加し、配線間絶縁層が厚くなると第１のコンタクトが深くなり、加工するのが困難になるからである。
また、第１の抵抗変化層５としては、鉄を含む酸化物、例えば四酸化三鉄（Ｆｅ３Ｏ４）や、酸化チタン、酸化タンタル、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。なお、本実施形態は第１の抵抗変化層５が第１のメモリセルホール４内に充填されているが、例えば第１のメモリセルホール４の底部や側壁にのみ形成されている形態でもかまわない。
また、第１のコンタクト１４及び第２のコンタクト１５はタングステンあるいは銅と、もしくはこれらの下層にチタン、窒化チタン、タンタル、窒化タンタルの組み合わせからなる材料を各々のコンタクトホール中に埋め込んだ積層構成からなる。これによりコンタクト抵抗の低い引き出しコンタクトが実現できる。第２のコンタクト１５は、第１のメモリセルホール４の直上を除いた第２の配線１１上に形成することが好ましい。第２のコンタクト１５を形成する際のプラズマダメージの影響を防止するためである。
以上の構成とすることにより、第１の配線２及び第２の配線１１は上層の上層配線１３に引き出されるので、第１の配線２と第２の配線１１を直接接続するコンタクトがなくとも、必要に応じて第１の配線２と第２の配線１１は上層配線１３を介して接続することが可能になる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、単層の場合のクロスポイントメモリアレイの配線の電位の引き出しを可能にする不揮発性半導体記憶装置を実現できる。
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第１の実施の形態との違いは、第２の層間絶縁層１２の上に引き出し用の上層配線１３ではなく、クロスポイントメモリアレイの２層目の構造が積層されていることである。なお、第１の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置の構成は、第１の実施の形態に係る構造に加えて、第２の層間絶縁層１２上には、第１のコンタクト１４、第２のコンタクト１５を被覆して全面に形成された第３の層間絶縁層１６と、この第３の層間絶縁層１６上に第２の配線１１と直交するように形成されたストライプ形状の第３の配線２４と、第３の配線２４を被覆して第３の層間絶縁層１６上に形成された第４の層間絶縁層２５と、第４の層間絶縁層２５上に形成された上層配線１３とを備えている。また、第２の配線１１と第３の配線２４が直交する領域の第２の層間絶縁層１２及び第３の層間絶縁層１６を貫通して第２のメモリセルホール１７が形成され、この第２のメモリセルホール１７中には、第２の配線１１に接続する第２の抵抗変化層１８と、第２の抵抗変化層１８上に形成された第２のダイオード素子の下部電極２０とを備えている。また、第３の配線２４は第２のダイオード素子の半導体層２１と第２のダイオード素子の上部電極２２と第３の配線の抵抗率の低い導電層２３からなり、第２のダイオード素子の下部電極２０、第２のダイオード素子の半導体層２１、第２のダイオード素子の上部電極２２で第２のダイオード素子１９（ＭＳＭダイオード）が構成されている。第１の配線２は、第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４と、第３の層間絶縁層１６と第４の層間絶縁層２５を貫通して形成された第３のコンタクト２６を積層したスタックコンタクトにより上層配線１３と接続され、第２の配線１１は、第２の層間絶縁層１２を貫通して形成された第２のコンタクト１５と第３の層間絶縁層１６と第４の層間絶縁層２５を貫通して形成された第３のコンタクト２６を積層したスタックコンタクトにより上層配線１３と接続され、第３の配線２４は第４の層間絶縁層２５を貫通して形成された第４のコンタクト２７で上層配線１３と接続される。
図２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第１の実施の形態との違いは、第２の層間絶縁層１２の上に引き出し用の上層配線１３ではなく、クロスポイントメモリアレイの２層目の構造が積層されていることである。なお、第１の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置の構成は、第１の実施の形態に係る構造に加えて、第２の層間絶縁層１２上には、第１のコンタクト１４、第２のコンタクト１５を被覆して全面に形成された第３の層間絶縁層１６と、この第３の層間絶縁層１６上に第２の配線１１と直交するように形成されたストライプ形状の第３の配線２４と、第３の配線２４を被覆して第３の層間絶縁層１６上に形成された第４の層間絶縁層２５と、第４の層間絶縁層２５上に形成された上層配線１３とを備えている。また、第２の配線１１と第３の配線２４が直交する領域の第２の層間絶縁層１２及び第３の層間絶縁層１６を貫通して第２のメモリセルホール１７が形成され、この第２のメモリセルホール１７中には、第２の配線１１に接続する第２の抵抗変化層１８と、第２の抵抗変化層１８上に形成された第２のダイオード素子の下部電極２０とを備えている。また、第３の配線２４は第２のダイオード素子の半導体層２１と第２のダイオード素子の上部電極２２と第３の配線の抵抗率の低い導電層２３からなり、第２のダイオード素子の下部電極２０、第２のダイオード素子の半導体層２１、第２のダイオード素子の上部電極２２で第２のダイオード素子１９（ＭＳＭダイオード）が構成されている。第１の配線２は、第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４と、第３の層間絶縁層１６と第４の層間絶縁層２５を貫通して形成された第３のコンタクト２６を積層したスタックコンタクトにより上層配線１３と接続され、第２の配線１１は、第２の層間絶縁層１２を貫通して形成された第２のコンタクト１５と第３の層間絶縁層１６と第４の層間絶縁層２５を貫通して形成された第３のコンタクト２６を積層したスタックコンタクトにより上層配線１３と接続され、第３の配線２４は第４の層間絶縁層２５を貫通して形成された第４のコンタクト２７で上層配線１３と接続される。
このような構成とすることにより、第１、第２及び第３の配線は上層の上層配線１３に引き出されるので、第１、第２及び第３の配線をそれぞれ直接接続するコンタクトがなくとも、必要に応じて第１、第２及び第３の配線は上層配線を介して接続することが可能になる。また、最下層に半導体層もしくは絶縁層を有する第２及び第３の配線は下層への引き出しコンタクトの形成が不可能なので、本発明の構造により、上層配線を介してのみ電気的に接続できる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、２層の場合のクロスポイントメモリアレイの配線の電位の引き出しを可能にする不揮発性半導体記憶装置を実現できる。
また、本実施形態では、スタックコンタクトの下層側のコンタクトとなる第１のコンタクト１４及び第２のコンタクト１５の露出した表面が第３の層間絶縁層１６で被覆されているので、第２のメモリセルホール１７や第３の配線２４を形成するためのドライエッチなどによるプロセスダメージ（プラズマダメージ、酸化、洗浄による膜の変質）が原理的に入らない構造となる。よってスタックコンタクトを形成しても、第１のコンタクト１４や第２のコンタクト１５の表面が酸化や洗浄による変質などの発生の懸念なく、確実に電気的に安定なコンタクトを形成することができ、不揮発性記憶装置の歩留を向上することができる。更に配線を間に挟んで積層されるコンタクトは、コンタクトと配線のマスク合わせ余裕を取る分だけ寸法が大きくなり、微細化に適さない。また、これを同寸法で形成するためには隣接する配線との距離が小さくする必要があり、配線間容量が増加することによる配線遅延やノイズなどの影響を受けやすいという短所がある。本構成ではそのようなデバイス上の懸念もなく、電気的に安定なコンタクトを有する不揮発性記憶装置の実現できる。
なお、下部電極２０、半導体層２１、上部電極２２からなる第２のダイオード素子１９、第３の配線の抵抗率の低い導電層２３、第３の層間絶縁層１６、第４の層間絶縁層２５、第２の抵抗変化層１８、第３のコンタクト２６、第４のコンタクト２７の具体的態様については、第１の実施の形態で示したものと同様であるので、ここでは省略する。
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第２の実施の形態との違いは、第４の層間絶縁層２５の上に引き出し用の上層配線１３ではなく、クロスポイントメモリアレイの３層目以降の構造が積層されていることである。なお、第１、第２の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置の第Ｎ層（以下、Ｎは３以上の整数とする）目のクロスポイントメモリアレイの構成は、第Ｎの配線３１と、第Ｎの配線３１上に形成された第（２Ｎ−１）の層間絶縁層３２と、この第（２Ｎ−１）の層間絶縁層３２上に形成された第２Ｎの層間絶縁層３３と、第２Ｎの層間絶縁層３３上に第Ｎの配線３１と直交するように形成されたストライプ形状の第（Ｎ＋１）の配線４１と、第（Ｎ＋１）の配線４１を被覆して形成された第（２Ｎ＋１）の層間絶縁層４２と、第（２Ｎ＋１）の層間絶縁層４２上に形成された上層配線１３とを備えている。また、第Ｎの配線３１と第（Ｎ＋１）の配線４１が直交する領域の第（２Ｎ−１）の層間絶縁層３２及び第２Ｎの層間絶縁層３３を貫通して第Ｎのメモリセルホール３４が形成され、この第Ｎのメモリセルホール３４中には、第Ｎの配線３１に接続する第Ｎの抵抗変化層３５と、第Ｎの抵抗変化層３５上に形成された第Ｎのダイオード素子の下部電極３７とを備えている。また、第（Ｎ＋１）の配線４１は第Ｎのダイオード素子の半導体層４０と第Ｎのダイオード素子の上部電極３９と第（Ｎ＋１）の配線の抵抗率の低い導電層３８からなり、第Ｎのダイオード素子の下部電極３７、第Ｎのダイオード素子の半導体層４０、第Ｎのダイオード素子の上部電極３９で第Ｎのダイオード素子３６（ＭＳＭダイオード）が構成されている。
図３は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第２の実施の形態との違いは、第４の層間絶縁層２５の上に引き出し用の上層配線１３ではなく、クロスポイントメモリアレイの３層目以降の構造が積層されていることである。なお、第１、第２の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置の第Ｎ層（以下、Ｎは３以上の整数とする）目のクロスポイントメモリアレイの構成は、第Ｎの配線３１と、第Ｎの配線３１上に形成された第（２Ｎ−１）の層間絶縁層３２と、この第（２Ｎ−１）の層間絶縁層３２上に形成された第２Ｎの層間絶縁層３３と、第２Ｎの層間絶縁層３３上に第Ｎの配線３１と直交するように形成されたストライプ形状の第（Ｎ＋１）の配線４１と、第（Ｎ＋１）の配線４１を被覆して形成された第（２Ｎ＋１）の層間絶縁層４２と、第（２Ｎ＋１）の層間絶縁層４２上に形成された上層配線１３とを備えている。また、第Ｎの配線３１と第（Ｎ＋１）の配線４１が直交する領域の第（２Ｎ−１）の層間絶縁層３２及び第２Ｎの層間絶縁層３３を貫通して第Ｎのメモリセルホール３４が形成され、この第Ｎのメモリセルホール３４中には、第Ｎの配線３１に接続する第Ｎの抵抗変化層３５と、第Ｎの抵抗変化層３５上に形成された第Ｎのダイオード素子の下部電極３７とを備えている。また、第（Ｎ＋１）の配線４１は第Ｎのダイオード素子の半導体層４０と第Ｎのダイオード素子の上部電極３９と第（Ｎ＋１）の配線の抵抗率の低い導電層３８からなり、第Ｎのダイオード素子の下部電極３７、第Ｎのダイオード素子の半導体層４０、第Ｎのダイオード素子の上部電極３９で第Ｎのダイオード素子３６（ＭＳＭダイオード）が構成されている。
第１の配線２は、第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４から、第２Ｎの層間絶縁層３３と（第２Ｎ＋１）の層間絶縁層４２を貫通して形成された第２Ｎのコンタクト４５に至るまでのコンタクトをＮ段積層したスタックコンタクトにより上層配線１３と接続される。中間配線層となる第Ｋの配線（Ｋは２以上Ｎまでの整数、図示せず）は、第（２Ｋ−２）の層間絶縁層を貫通して形成された第（２Ｋ−２）のコンタクトから第２Ｎのコンタクト４５に至るまでのコンタクトを（ＮＫ＋１）段積層したスタックコンタクトにより上層配線１３と接続される。第（Ｎ＋１）の配線４１は第（２Ｎ＋１）の層間絶縁層４２を貫通して形成された第（２Ｎ＋１）のコンタクト４６で上層配線１３と接続される。
このような構成とすることにより、上層配線を除く配線はコンタクトを１層以上積層して上層配線に接続されるので、これらの配線間をそれぞれ直接接続するコンタクトがなくとも、必要に応じて上層配線を除く各配線は上層配線を介して接続することが可能になる。また、最下層に半導体層もしくは絶縁層を有する中間配線は下層への引き出しコンタクトの形成が不可能なので、本発明の構造により、上層配線を介してのみ電気的に接続できる。そのため、各層ごとに半導体層もしくは絶縁層の所定の領域を除去するためのマスク及びプロセスを省略することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、プロセスが複雑、高コストになることなく、多層の場合のクロスポイントメモリアレイの配線の電位の引き出しを可能にする不揮発性半導体記憶装置を実現できる。
（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第１の実施の形態との違いは、第１の層間絶縁層３の下層にトランジスタ４８などの周辺回路が形成されていることである。なお、第１の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置は、第１の実施の形態に係る構造に加えて、基板１上に形成されたクロスポイントメモリアレイの周辺回路を形成するトランジスタ４８と、このトランジスタ４８を被覆して基板１上に形成された基板と配線間の絶縁層４９と、この絶縁層４９を貫通して形成された配線とトランジスタの接続コンタクト４７から構成される。第１の配線２は、第１の抵抗変化層５と接続するクロスポイントメモリアレイの配線２Ａと、クロスポイントメモリアレイを駆動するための周辺回路を構成するための配線２Ｂからなる。クロスポイントメモリアレイの配線２Ａ、周辺回路用の配線２Ｂは、ともに第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４を介して、上層配線１３に接続される。トランジスタ４８についても、接続コンタクト４７、周辺回路用の配線２Ｂ、第１のコンタクト１４を介して、上層配線１３に接続される。
図４は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第１の実施の形態との違いは、第１の層間絶縁層３の下層にトランジスタ４８などの周辺回路が形成されていることである。なお、第１の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置は、第１の実施の形態に係る構造に加えて、基板１上に形成されたクロスポイントメモリアレイの周辺回路を形成するトランジスタ４８と、このトランジスタ４８を被覆して基板１上に形成された基板と配線間の絶縁層４９と、この絶縁層４９を貫通して形成された配線とトランジスタの接続コンタクト４７から構成される。第１の配線２は、第１の抵抗変化層５と接続するクロスポイントメモリアレイの配線２Ａと、クロスポイントメモリアレイを駆動するための周辺回路を構成するための配線２Ｂからなる。クロスポイントメモリアレイの配線２Ａ、周辺回路用の配線２Ｂは、ともに第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４を介して、上層配線１３に接続される。トランジスタ４８についても、接続コンタクト４７、周辺回路用の配線２Ｂ、第１のコンタクト１４を介して、上層配線１３に接続される。
このような構成とすることにより、クロスポイントメモリアレイを駆動させるための周辺回路用のトランジスタ、配線も、引き出しコンタクトによって、確実にその電位を引き出すことができる。更に第１の配線をクロスポイントメモリアレイの配線として使用するだけでなく、クロスポイントメモリアレイの周辺回路を形成するための配線として共用することが可能になる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、クロスポイントメモリアレイの配線に加えて、更にクロスポイントメモリアレイ周辺の回路の配線の引き出しをプロセスが複雑、高コストになることなく実現できる不揮発性半導体記憶装置を実現できる。
（第５の実施の形態）
図５は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第２の実施の形態との違いは、第１の層間絶縁層３の下層にトランジスタ４８などの周辺回路が形成されていることである。なお、第２の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置は、第２の実施の形態に係る構造に加えて、基板１上に形成されたクロスポイントメモリアレイの周辺回路を形成するトランジスタ４８と、このトランジスタ４８を被覆して基板１上に形成された基板と配線間の絶縁層４９と、この絶縁層４９を貫通して形成された配線とトランジスタの接続コンタクト４７から構成される。第１の配線２は、第１の抵抗変化層５と接続するクロスポイントメモリの配線２Ａと、クロスポイントメモリアレイを駆動するための周辺回路を構成するための配線２Ｂからなる。クロスポイントメモリアレイの配線２Ａ、周辺回路用の配線２Ｂは、ともに第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４、第３の層間絶縁層１６と第４の層間絶縁層２５を貫通して形成された第３のコンタクト２６を介して、上層配線１３に接続される。トランジスタ４８についても、接続コンタクト４７、周辺回路用の配線２Ｂ、第１のコンタクト１４、第３のコンタクト２６を介して、上層配線１３に接続される。
図５は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。第２の実施の形態との違いは、第１の層間絶縁層３の下層にトランジスタ４８などの周辺回路が形成されていることである。なお、第２の実施の形態に共通する構造については本実施形態では説明を省略する。この不揮発性半導体記憶装置は、第２の実施の形態に係る構造に加えて、基板１上に形成されたクロスポイントメモリアレイの周辺回路を形成するトランジスタ４８と、このトランジスタ４８を被覆して基板１上に形成された基板と配線間の絶縁層４９と、この絶縁層４９を貫通して形成された配線とトランジスタの接続コンタクト４７から構成される。第１の配線２は、第１の抵抗変化層５と接続するクロスポイントメモリの配線２Ａと、クロスポイントメモリアレイを駆動するための周辺回路を構成するための配線２Ｂからなる。クロスポイントメモリアレイの配線２Ａ、周辺回路用の配線２Ｂは、ともに第１の層間絶縁層３と第２の層間絶縁層１２を貫通して形成された第１のコンタクト１４、第３の層間絶縁層１６と第４の層間絶縁層２５を貫通して形成された第３のコンタクト２６を介して、上層配線１３に接続される。トランジスタ４８についても、接続コンタクト４７、周辺回路用の配線２Ｂ、第１のコンタクト１４、第３のコンタクト２６を介して、上層配線１３に接続される。
このような構成とすることにより、クロスポイントメモリアレイを駆動させるための周辺回路用のトランジスタ、配線も、スタックコンタクトによって、確実にその電位を引き出すことができる。更に第１の配線をクロスポイントメモリアレイの配線として使用するだけでなく、クロスポイントメモリアレイの周辺回路を形成するための配線として共用することが可能になる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、クロスポイントメモリアレイの配線に加えて、更にクロスポイントメモリアレイ周辺の回路の配線の引き出しをプロセスが複雑、高コストになることなく実現できる不揮発性半導体記憶装置を実現できる。
（第１の実施の形態の変形例）
図６は、本発明の第１の実施の形態に係る単層構造のクロスポイントメモリアレイの第１の変形例を示した断面図である。第１の実施の形態との違いは、第１のメモリセルホール４に第１のダイオード素子の金属電極７Ａが埋め込まれている点、第２の配線１１Ａが第１のダイオード素子の半導体層８Ａと第２の配線の抵抗率の低い導電層１０との積層構造である点である。金属電極７Ａ、半導体層８Ａでショットキーダイオードとなる第１のダイオード素子６Ａを構成している。このようなショットキーダイオードの構成の場合には、多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことができる。抵抗変化層が同極性の異なる大小の電圧を印加することにより抵抗変化する、いわゆるユニポーラ型の抵抗変化層に適する。
図６は、本発明の第１の実施の形態に係る単層構造のクロスポイントメモリアレイの第１の変形例を示した断面図である。第１の実施の形態との違いは、第１のメモリセルホール４に第１のダイオード素子の金属電極７Ａが埋め込まれている点、第２の配線１１Ａが第１のダイオード素子の半導体層８Ａと第２の配線の抵抗率の低い導電層１０との積層構造である点である。金属電極７Ａ、半導体層８Ａでショットキーダイオードとなる第１のダイオード素子６Ａを構成している。このようなショットキーダイオードの構成の場合には、多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことができる。抵抗変化層が同極性の異なる大小の電圧を印加することにより抵抗変化する、いわゆるユニポーラ型の抵抗変化層に適する。
図７は、本発明の第１の実施の形態に係る単層構造のクロスポイントメモリアレイの第２の変形例を示した断面図である。第１の実施の形態との違いは、第１のメモリセルホール４に第１のダイオード素子のｎ型半導体層７Ｂが埋め込まれている点、第２の配線１１Ｂが第１のダイオード素子のｐ型半導体層８Ｂと第２の配線の抵抗率の低い導電層１０との積層構造である点である。ｎ型半導体層７Ｂ、ｐ型半導体層８Ｂでｐｎ接合ダイオードとなる第１のダイオード素子６Ｂを構成している。上記構成においては、ｎ型半導体層７Ｂとｐ型半導体層８Ｂの構成位置が逆の配置になってもよい。ｐｎ接合ダイオードでは少数キャリアが支配的のために、電流容量は上述したダイオードに劣る面があるが、過剰電流の防止、消費電力の低減効果が期待できる。抵抗変化層が同極性の異なる大小の電圧を印加することにより抵抗変化する、いわゆるユニポーラ型の抵抗変化層に適する。
（第１の実施の形態の製造方法）
次に、図８（ａ）〜図８（ｅ）を用いて本発明の第１の形態の不揮発性半導体記憶装置の製造方法について説明する。
次に、図８（ａ）〜図８（ｅ）を用いて本発明の第１の形態の不揮発性半導体記憶装置の製造方法について説明する。
図８（ａ）は、基板１上に、導電膜を所望のマスクを用いてパターニングしてストライプ形状の第１の配線２を形成した後に、第１の層間絶縁層３を全面に形成し、その表面をＣＭＰにより平坦化した工程断面図である。第１の配線２については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅も用いられている。また、第１の層間絶縁層３についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）が用いられている。本実施の形態の場合には、第１の配線２としては、例えばアルミニウムを用い、第１の層間絶縁層３としては、例えばフッ素含有酸化物であるＳｉＯＦを用いるとする。なお、第１の配線２は、エッチングにより形成したが、第１の層間絶縁層１３中に埋め込み形成してもよい。すなわち、第１の層間絶縁層１３に第１の配線２を埋め込むためのストライプ形状の溝を形成し、第１の配線２となる導電膜を形成した後、例えばＣＭＰを行うダマシンプロセスで、第１の配線２を形成することができる（以下の配線の形成工程についても同様のダマシンプロセスが適用できる）。
次に、図８（ｂ）に示すように、第１の配線２上の第１の層間絶縁層３に一定の配列ピッチで第１のメモリセルホール４を形成する。第１の配線２の幅が第１のメモリセルホール４がより小さい場合には、マスク合わせずれの影響により第１の配線２と第１の抵抗変化層５の接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、第１の配線２の幅は第１のメモリセルホール４より大きな外形としている。続いて、第１のメモリセルホール４内に第１の抵抗変化層５を埋め込み形成する。第１の抵抗変化層５としては酸化タンタルをスパッタリング法により形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。第１のメモリセルホール４への埋め込みはＣＭＰプロセス、あるいはエッチバックプロセスを用いる。その後、さらにオーバ研磨あるいはエッチバックを行うことで、第１のメモリセルホール４内の第１の抵抗変化層５の一部を除去する。次に、第１のメモリセルホール４内の上部に第１のダイオード素子の下部電極７を形成する。この下部電極は窒化タンタルを用いた。上述の酸化タンタルと同様に、この窒化タンタルの成膜は、スパッタリング法で、埋め込み形成は、ＣＭＰプロセスあるいはエッチバックプロセスを用いて形成することができる。
次に、図８（ｃ）に示すように、第１のダイオード素子の半導体層８と上部電極９と、第２の配線の抵抗率の低い導電層１０の積層からなるストライプ形状の第２の配線１１を形成する。第２の配線１１は、所望のマスクを用いて、第１のダイオード素子の下部電極７に接続しかつ第１の配線２と直交するように形成する。この場合に、これらの半導体層８と上部電極９とは、少なくとも第１のメモリセルホール４より大きな形状を有することが好ましい。ダイオード素子の電流容量を向上させるためである。本実施の形態では、下部電極７、上部電極９として窒化タンタル、半導体層８としてＳｉＮを用いた。ＳｉＮはスパッタリング法、ＣＶＤ法、ＡＬＤ法により形成することで、良好な半導電性を有し、かつ緻密な薄膜を容易に形成できる。このようにして第１のダイオード素子（ＭＳＭダイオード）６を形成することができる。
次に、図８（ｄ）に示すように、第２の配線１１を被覆して第１の層間絶縁層３上に第２の層間絶縁層１２を形成する。第２の層間絶縁層１２は、第１の層間絶縁層３と同様の材料からなる。次に、所望のマスクを用いてパターニングして、第１の層間絶縁層３と第２の層間絶縁層１２を貫通して第１の配線２に接続される第１のコンタクト１４と、第２の層間絶縁層１２を貫通して第２の配線１１に接続される第２のコンタクト１５を同時に形成する。また、第１のコンタクト１４及び第２のコンタクト１５はタングステンあるいは銅と、もしくはこれらの下層にチタン、窒化チタン、タンタル、窒化タンタルの組み合わせからなる材料を埋め込んだ積層構成からなる。これによりコンタクト抵抗の低い引き出しコンタクトが実現できる。また、第１のコンタクト１４は第２のコンタクト１５より深くなるので、両者を同じマスクにて同時にエッチングにて形成する場合には、第１のコンタクト１４の底部の第１の配線２がエッチングにより露出されるまでの相当の時間、第２のコンタクト１５の底部の第２の配線１１がオーバーエッチングに曝されることになる。よって、その際のプラズマダメージの影響や第２のコンタクト１５が第２の配線１１を突き抜けた場合の影響を防止するために、第２のコンタクト１５は、第１のメモリセルホール４の直上を除いた第２の配線１１上に形成することが好ましい。
最後に、図８（ｅ）に示すように、第１のコンタクト１４及び第２のコンタクト１５に接続されるように、所望のマスクを用いて上層配線１３を第２の層間絶縁層１２上に形成する。上層配線１３は、第１の配線２と同様の材料からなる。この後絶縁保護層（図示せず）することで、図１に示すような本発明の第１の実施の形態の不揮発性半導体記憶装置を製造することができる。
（第２の実施の形態の製造方法）
次に、図９（ａ）〜 図９（ｇ）を用いて本発明の第２の形態の不揮発性半導体記憶装置の製造方法について説明する。なお、クロスポイントメモリアレイの第１層目までの製造方法は、図８（ａ）〜図８（ｄ）と同様であるので、ここでは省略している。また配線、層間絶縁層、抵抗変化層、ダイオード素子、コンタクトに用いられた材料なども、本発明の第１の実施形態の製造方法の具体的態様で示したので、ここでは省略する。
次に、図９（ａ）〜 図９（ｇ）を用いて本発明の第２の形態の不揮発性半導体記憶装置の製造方法について説明する。なお、クロスポイントメモリアレイの第１層目までの製造方法は、図８（ａ）〜図８（ｄ）と同様であるので、ここでは省略している。また配線、層間絶縁層、抵抗変化層、ダイオード素子、コンタクトに用いられた材料なども、本発明の第１の実施形態の製造方法の具体的態様で示したので、ここでは省略する。
図９（ａ）は、図８（ｄ）で説明したように、第１の層間絶縁層３と第２の層間絶縁層１２を貫通して第１の配線に接続される第１のコンタクト１４と、第２の層間絶縁層１２を貫通して第２の配線１１に接続される第２のコンタクト１５が形成された状態である。
次に、図９（ｂ）に示すように、第１のコンタクト１４及び第２のコンタクト１５を被覆して全面に第３の層間絶縁層１６を形成する。続いて、第２の配線１１上の第２の層間絶縁層１２及び第３の層間絶縁層１６を貫通して一定の配列ピッチで第２のメモリセルホール１７を形成する。第１のメモリセルホール４と同様な理由で、第２の配線１１の幅は第２のメモリセルホール１７より大きな外形としている。また、第２のメモリセルホール１７の位置は、第１のメモリセルホール４の直上が好ましい。セルレイアウトを微細化できる点と、クロスポイントメモリアレイの上下のセルで対称性を維持して、回路動作のばらつきを抑制するためである。また、第１のコンタクト１４及び第２のコンタクト１５の表面が第３の層間絶縁層１６で被覆されているので、第２のメモリセルホール１７を形成するためのドライエッチなどによるプロセスダメージ（プラズマダメージ、酸化、洗浄による膜の変質）が原理的に入らない。よって後にスタックコンタクトを形成しても、第１のコンタクト１４や第２のコンタクト１５の表面が酸化や洗浄による変質などの発生の懸念なく、確実に電気的に安定なコンタクトを形成することができ、不揮発性記憶装置の歩留を向上することができる。
次に、図９（ｃ）に示すように、第２のメモリセルホール１７内に第２の抵抗変化層１８、その上部に第２のダイオード素子の下部電極２０を埋め込み形成する。これらの形成方法については、図８（ｂ）で示したので、省略する。
次に、図９（ｄ）に示すように、第２のダイオード素子の半導体層２１と上部電極２２と、第３の配線の抵抗率の低い導電層２３を積層からなるストライプ形状の第３の配線２４を形成する。第３の配線２４は、所望のマスクを用いて、第２のダイオード素子の下部電極２０に接続しかつ第２の配線１１と直交するように形成する。この場合にも、これらの半導体層２１と上部電極２２とは、少なくとも第２のメモリセルホール１７より大きな形状を有することが好ましい。ダイオード素子の電流容量を向上させるためである。このようにして第２のダイオード素子（ＭＳＭダイオード）１９を形成することができる。
次に、図１０（ａ）に示すように、第３の配線２４を被覆して第３の層間絶縁層１６上に第４の層間絶縁層２５を形成する。
次に、図１０（ｂ）に示すように、所望のマスクを用いてパターニングして、第３の層間絶縁層１６と第４の層間絶縁層２５を貫通して第１のコンタクト１４及び第２のコンタクト１５に接続される第３のコンタクト２６と、第４の層間絶縁層２５を貫通して第３の配線１１に接続される第４のコンタクト２７を同時に形成する。また、第３のコンタクト２６及び第４のコンタクト２７の材料も上述したコンタクトと同様である。また、第３のコンタクト２６は第４のコンタクト２７より深くなるので、両者を同じマスクにて同時にエッチングにて形成する場合には、第３のコンタクト２６の底部の第１のコンタクト１４及び第２のコンタクト１５がエッチングにより露出されるまでの相当の時間、第４のコンタクト２７の底部の第３の配線２４がオーバーエッチングに曝されることになる。よって、その際のプラズマダメージの影響や第４のコンタクト２７が第３の配線２４の突き抜けた場合の影響を防止するために、第４のコンタクト２７は、第２のメモリセルホール１７の直上を除いた第３の配線２４上に形成することが好ましい。図１０では第４のコンタクト２７が第２のメモリセルホール１７の直上にあるように示されているが、同図の紙面奥向きに第２のメモリセルホール１７の直上を外して形成されている。
最後に、図１０（ｃ）に示すように、第３のコンタクト２６及び第４のコンタクト２７に接続されるように、所望のマスクを用いて上層配線１３を第４の層間絶縁層２５上に形成する。上層配線１３は、第１の配線２と同様の材料からなる。この後絶縁保護層（図示せず）することで、図２に示すような本発明の第２の実施の形態の不揮発性半導体記憶装置を製造することができる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明は、ダイオード素子と抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関するものであり、メモリ容量が極めて大きい不揮発性メモリを実現することができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
１ 基板
２ 第１の配線
２Ａ メモリセル領域の第１の配線
２Ｂ 周辺回路領域の第１の配線
３ 第１の層間絶縁層
４ 第１のメモリセルホール
５ 第１の抵抗変化層
６ 第１のダイオード素子（ＭＳＭダイオード）
６Ａ 第１のダイオード素子（ショットキーダイオード）
６Ｂ 第１のダイオード素子（ｐｎ接合ダイオード）
７ 第１のダイオード素子の下部電極（ＭＳＭダイオード）
７Ａ 第１のダイオード素子の金属電極（ショートキーダイオード）
７Ｂ 第１のダイオード素子のｎ型半導体層（ｐｎ接合ダイオード）
８ 第１のダイオード素子の半導体層（ＭＳＭダイオード）
８Ａ 第１のダイオード素子の半導体層（ショットキーダイオード）
８Ｂ 第１のダイオード素子のｐ型半導体層（ｐｎ接合ダイオード）
９ 第１のダイオード素子の上部電極（ＭＳＭダイオード）
１０ 第２の配線の抵抗率の低い導電層
１１ 第２の配線（ＭＳＭダイオードの一部を含む）
１１Ａ 第２の配線（ショットキーダイオードの一部を含む）
１１Ｂ 第２の配線（ｐｎ接合ダイオードの一部を含む）
１２ 第２の層間絶縁層
１３ 引き出しコンタクトに接続される上層配線
１４ 第１のコンタクト
１５ 第２のコンタクト
１６ 第３の層間絶縁層
１７ 第２のメモリセルホール
１８ 第２の抵抗変化層
１９ 第２のダイオード素子（ＭＳＭダイオード）
２０ 第２のダイオード素子の下部電極（ＭＳＭダイオード）
２１ 第２のダイオード素子の半導体層（ＭＳＭダイオード）
２２ 第２のダイオード素子の上部電極（ＭＳＭダイオード）
２３ 第３の配線の抵抗率の低い導電層
２４ 第３の配線
２５ 第４の層間絶縁層
２６ 第３のコンタクト
２７ 第４のコンタクト
２８ 第（Ｎ−１）のダイオード素子の半導体層（ＭＳＭダイオード）
２９ 第（Ｎ−１）のダイオード素子の上部電極（ＭＳＭダイオード）
３０ 第Ｎの配線の抵抗率の低い導電層
３１ 第Ｎの配線
３２ 第（２Ｎ−１）の層間絶縁層
３３ 第２Ｎの層間絶縁層
３４ 第Ｎのメモリセルホール
３５ 第Ｎの抵抗変化層
３６ 第Ｎのダイオード素子（ＭＳＭダイオード）
３７ 第Ｎのダイオード素子の下部電極（ＭＳＭダイオード）
３８ 第（Ｎ＋１）の配線の抵抗率の低い導電層
３９ 第Ｎのダイオード素子の上部電極（ＭＳＭダイオード）
４０ 第Ｎのダイオード素子の半導体層（ＭＳＭダイオード）
４１ 第（Ｎ＋１）の配線
４２ 第（２Ｎ＋１）の層間絶縁層
４３ 第（２Ｎ−１）のコンタクト
４４ 第２Ｎのコンタクト
４５ 第２Ｎ＋１のコンタクト
４６ 第２Ｎ＋２のコンタクト
４７ 配線とトランジスタの接続コンタクト
４８ トランジスタ（ゲート電極）
４９ 配線と基板間の層間絶縁層
２ 第１の配線
２Ａ メモリセル領域の第１の配線
２Ｂ 周辺回路領域の第１の配線
３ 第１の層間絶縁層
４ 第１のメモリセルホール
５ 第１の抵抗変化層
６ 第１のダイオード素子（ＭＳＭダイオード）
６Ａ 第１のダイオード素子（ショットキーダイオード）
６Ｂ 第１のダイオード素子（ｐｎ接合ダイオード）
７ 第１のダイオード素子の下部電極（ＭＳＭダイオード）
７Ａ 第１のダイオード素子の金属電極（ショートキーダイオード）
７Ｂ 第１のダイオード素子のｎ型半導体層（ｐｎ接合ダイオード）
８ 第１のダイオード素子の半導体層（ＭＳＭダイオード）
８Ａ 第１のダイオード素子の半導体層（ショットキーダイオード）
８Ｂ 第１のダイオード素子のｐ型半導体層（ｐｎ接合ダイオード）
９ 第１のダイオード素子の上部電極（ＭＳＭダイオード）
１０ 第２の配線の抵抗率の低い導電層
１１ 第２の配線（ＭＳＭダイオードの一部を含む）
１１Ａ 第２の配線（ショットキーダイオードの一部を含む）
１１Ｂ 第２の配線（ｐｎ接合ダイオードの一部を含む）
１２ 第２の層間絶縁層
１３ 引き出しコンタクトに接続される上層配線
１４ 第１のコンタクト
１５ 第２のコンタクト
１６ 第３の層間絶縁層
１７ 第２のメモリセルホール
１８ 第２の抵抗変化層
１９ 第２のダイオード素子（ＭＳＭダイオード）
２０ 第２のダイオード素子の下部電極（ＭＳＭダイオード）
２１ 第２のダイオード素子の半導体層（ＭＳＭダイオード）
２２ 第２のダイオード素子の上部電極（ＭＳＭダイオード）
２３ 第３の配線の抵抗率の低い導電層
２４ 第３の配線
２５ 第４の層間絶縁層
２６ 第３のコンタクト
２７ 第４のコンタクト
２８ 第（Ｎ−１）のダイオード素子の半導体層（ＭＳＭダイオード）
２９ 第（Ｎ−１）のダイオード素子の上部電極（ＭＳＭダイオード）
３０ 第Ｎの配線の抵抗率の低い導電層
３１ 第Ｎの配線
３２ 第（２Ｎ−１）の層間絶縁層
３３ 第２Ｎの層間絶縁層
３４ 第Ｎのメモリセルホール
３５ 第Ｎの抵抗変化層
３６ 第Ｎのダイオード素子（ＭＳＭダイオード）
３７ 第Ｎのダイオード素子の下部電極（ＭＳＭダイオード）
３８ 第（Ｎ＋１）の配線の抵抗率の低い導電層
３９ 第Ｎのダイオード素子の上部電極（ＭＳＭダイオード）
４０ 第Ｎのダイオード素子の半導体層（ＭＳＭダイオード）
４１ 第（Ｎ＋１）の配線
４２ 第（２Ｎ＋１）の層間絶縁層
４３ 第（２Ｎ−１）のコンタクト
４４ 第２Ｎのコンタクト
４５ 第２Ｎ＋１のコンタクト
４６ 第２Ｎ＋２のコンタクト
４７ 配線とトランジスタの接続コンタクト
４８ トランジスタ（ゲート電極）
４９ 配線と基板間の層間絶縁層
Claims (15)
- 基板と、
前記基板上に形成されたストライプ形状の第１の配線と、
前記第１の配線上に形成された第１の層間絶縁層と、
前記第１の配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、
前記第１のメモリセルホールを介して前記第１の配線に接続される第１の抵抗変化層と、
前記第１の抵抗変化層上に形成される第１の非オーミック性素子と、
前記第１の層間絶縁層上に形成されかつ前記第１の配線と直交しストライプ形状を有する第２の配線と、
前記第２の配線上に形成された第２の層間絶縁層と、
前記第２の層間絶縁層上に形成された上層配線を備え、
前記第２の配線は前記第１の非オーミック性素子の少なくとも一部を含む複数層からなり前記第２の配線の最上層に導電層を有するとともに前記第２の配線の最下層に前記非オーミック性素子の一部である、半導体層もしくは絶縁体層を有し、
前記第１の非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成からなり、前記第１のメモリセルホール中に前記積層構成のいずれか１層が埋め込み形成され、かつ前記積層構成の前記１層以外の層の内の半導体層もしくは絶縁体層は、前記第１のメモリセルホールの開口より大きな面積を有し、前記第１の層間絶縁層上に形成されており、
前記第１の配線は前記第１の層間絶縁層と前記第２の層間絶縁層を貫通して形成された第１のコンタクトで前記上層配線と接続され、
前記第２の配線の最上層は前記第２の層間絶縁層を貫通して形成された第２のコンタクトで前記上層配線と接続されていることを特徴とする不揮発性半導体記憶装置。 - 前記第２の配線は、前記上層配線を介してのみ、前記基板上に形成されたクロスポイントメモリの周辺回路を形成するトランジスタと電気的に接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 基板と、
前記基板上に形成されたストライプ形状の第１の配線と、
前記第１の配線上に形成された第１の層間絶縁層と、
前記第１の配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、
前記第１のメモリセルホールを介して前記第１の配線に接続される第１の抵抗変化層と、
前記第１の抵抗変化層上に形成される第１の非オーミック性素子と、
前記第１の層間絶縁層上に形成されかつ前記第１の配線と直交しストライプ形状を有する第２の配線と、
前記第２の配線上に形成された第２の層間絶縁層と、
前記第２の層間絶縁層上に形成された第３の層間絶縁層と、
前記第２の配線上の前記第２の層間絶縁層及び前記第３の層間絶縁層を貫通して形成された第２のメモリセルホールと、
前記第２のメモリセルホールを介して前記第２の配線に接続される第２の抵抗変化層と、
前記第２の抵抗変化層上に形成される第２の非オーミック性素子と、
前記第３の層間絶縁層上に形成されかつ前記第２の配線と直交しストライプ形状を有する第３の配線と、
前記第３の配線上に形成された第４の層間絶縁層と、
前記第４の層間絶縁層上に形成された上層配線を備え、
前記第２の配線及び前記第３の配線はそれぞれ前記第１の非オーミック性素子及び前記第２の非オーミック性素子の少なくとも一部を含む複数層からなり、前記第２の配線及び前記第３の配線の最上層に導電層を有するとともに前記第２の配線及び前記第３の配線の最下層に前記非オーミック性素子の一部である、半導体層もしくは絶縁体層を有し、
前記第１の非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成からなり、前記第１のメモリセルホール中に前記積層構成のいずれか１層が埋め込み形成され、かつ前記積層構成の前記１層以外の層の内の半導体層もしくは絶縁体層は、前記第１および第２のメモリセルホールの開口より大きな面積を有し、前記第１の層間絶縁層上に形成されており、
前記第２の非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成からなり、前記第２のメモリセルホール中に前記積層構成のいずれか１層が埋め込み形成され、かつ前記積層構成の前記１層以外の層の内の半導体層もしくは絶縁体層は、前記第２のメモリセルホールの開口より大きな面積を有し、前記第２の層間絶縁層上に形成されており、
前記第１の配線は、前記第１の層間絶縁層と前記第２の層間絶縁層を貫通して形成された第１のコンタクトと、前記第３の層間絶縁層と前記第４の層間絶縁層を貫通して形成された第３のコンタクトを積層したスタックコンタクトにより前記上層配線と接続され、
前記第２の配線の最上層は、前記第２の層間絶縁層を貫通して形成された第２のコンタクトと前記第３の層間絶縁層と前記第４の層間絶縁層を貫通して形成された前記第３のコンタクトを積層したスタックコンタクトにより前記上層配線と接続され、
前記第３の配線の最上層は、前記第４の層間絶縁層を貫通して形成された第４のコンタクトで前記上層配線と接続されていることを特徴とする不揮発性半導体記憶装置。 - 前記第２の配線と前記第３の配線とは、前記上層配線を介してのみ、前記基板上に形成されたクロスポイントメモリの周辺回路を形成するトランジスタと電気的に接続されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記第２の層間絶縁層、前記第３の層間絶縁層、前記第２のメモリセルホール中に埋め込まれた前記第２の抵抗変化層および前記第２の非オーミック性素子、前記第３の配線を１つの構成単位として、前記構成単位をさらに１層以上積層した不揮発性半導体記憶装置において、
上層配線を除く前記配線はコンタクトを１層以上積層して前記上層配線に接続され、
上層配線と最下層配線を除く中間配線はそれぞれ互いに前記上層配線を介してのみ電気的に接続されていることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。 - 前記第１の配線は、前記第１の抵抗変化層に接続される配線と、前記第１の配線より下層にあるトランジスタに接続される配線とからなることを特徴とする請求項１から５までのいずれか１項に記載の不揮発性半導体記憶装置。
- 前記１層以上のコンタクトを積層して形成されるスタックコンタクトにおいて、その積層位置が上下の配線層の間の高さで接続されていることを特徴とする請求項３から５までのいずれか１項に記載の不揮発性半導体記憶装置。
- 前記第１の非オーミック性素子が、半導体層と、前記半導体層を上下の金属電極体層で挟んだ３層の積層構成からなるＭＳＭダイオードであり、前記第１の抵抗変化層側の前記金属電極体層が前記第１のメモリセルホール中に埋め込み形成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記第１の非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、前記金属電極体層が前記第１のメモリセルホール中に埋め込まれていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記第１の非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、前記ｐ型半導体層または前記ｎ型半導体層が前記第１のメモリセルホール中に埋め込まれていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記第１および第２の非オーミック性素子が、半導体層と、前記半導体層を上下の金属電極体層で挟んだ３層の積層構成からなるＭＳＭダイオードであり、前記第１および第２の抵抗変化層側の前記金属電極体層が前記第１および第２のメモリセルホール中に埋め込み形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記第１および第２の非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、前記金属電極体層が前記第１および第２のメモリセルホール中に埋め込まれていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記第１および第２の非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、前記ｐ型半導体層または前記ｎ型半導体層が前記第１および第２のメモリセルホール中に埋め込まれていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 基板上にストライプ形状の第１の配線を形成する工程と、
前記第１の配線を含む前記基板上に第１の層間絶縁層を形成する工程と、
前記第１の配線上に前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、
前記第１のメモリセルホール中に第１の抵抗変化層を埋め込み形成する工程と、
前記第１のメモリセルホール内に形成された前記第１の抵抗変化層の上に、第１の非オーミック性素子を構成する、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、
前記第１の非オーミック性素子を構成する前記積層構成のうちの前記１層以外の層の半導体層もしくは絶縁体層を含む第２の配線を、前記第３の層間絶縁層上に、最上層が導電層となり、最下層が前記半導体層もしくは前記絶縁体層となるように、少なくとも前記第２のメモリセルホールの開口より大きな面積にて形成する工程と、
前記第２の配線を含む前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、
前記第１の配線上に前記第１の層間絶縁層及び前記第２の層間絶縁層を貫通する第１のコンタクトと、前記第２の配線上に前記第２の層間絶縁層を貫通する第２のコンタクトを同時に形成する工程と、
前記第２の層間絶縁層上に前記第１のコンタクトと前記第２のコンタクトに接続される上層配線を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 基板上にストライプ形状の第１の配線を形成する工程と、
前記第１の配線を含む前記基板上に第１の層間絶縁層を形成する工程と、
前記第１の配線上に前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、
前記第１のメモリセルホール中に第１の抵抗変化層を埋め込み形成する工程と、
前記第１のメモリセルホール内に形成された前記第１の抵抗変化層の上に、第１の非オーミック性素子を構成する、複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、
前記第１の非オーミック性素子を構成する前記積層構成のうちの前記１層以外の層の半導体層もしくは絶縁体層を含む第２の配線を、前記第１の層間絶縁層上に、最上層が導電層となり、最下層が前記半導体層もしくは前記絶縁体層となるように、少なくとも前記第１のメモリセルホールの開口より大きな面積にて形成する工程と、
前記第２の配線を含む前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、
前記第１の配線上の前記第１の層間絶縁層及び前記第２の層間絶縁層を貫通する第１のコンタクトと、前記第２の配線上の前記第２の層間絶縁層を貫通する第２のコンタクトを同時に形成する工程と、
前記第２の層間絶縁膜と前記第１のコンタクトと前記第２のコンタクトの表面に第３の層間絶縁層を形成する工程と、
前記第２の配線上に前記第２の層間絶縁層及び前記第３の層間絶縁層を貫通して所定の位置に第２のメモリセルホールを形成する工程と、
前記第２のメモリセルホール中に第２の抵抗変化層を埋め込み形成する工程と、
前記第２のメモリセルホール内に形成された前記第１の抵抗変化層の上に、第２の非オーミック性素子を構成する複数層の半導体層の積層構成、金属電極体層と絶縁体層との積層構成、または、金属電極体層と半導体層との積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、
前記第２の非オーミック性素子を構成する前記積層構成のうちの前記１層以外の層の半導体層もしくは絶縁体層を含む第３の配線を、前記第１の層間絶縁層上に、最上層が導電層となり、最下層が前記半導体層もしくは前記絶縁体層となるように、少なくとも前記第１のメモリセルホールの開口より大きな面積にて形成する工程と、
前記第３の配線を含む前記第３の層間絶縁層上に第４の層間絶縁層を形成する工程と、
前記第１のコンタクトと前記第２のコンタクト上の前記第３の層間絶縁層及び前記第４の層間絶縁層を貫通する第３のコンタクトと、前記第３の配線上の前記第４の層間絶縁層を貫通する第４のコンタクトを同時に形成する工程と、
前記第４の層間絶縁層上に第３のコンタクトと第４のコンタクトに接続される上層配線を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009538914A JP5284270B2 (ja) | 2007-10-30 | 2008-10-22 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007281181 | 2007-10-30 | ||
| JP2007281181 | 2007-10-30 | ||
| JP2009538914A JP5284270B2 (ja) | 2007-10-30 | 2008-10-22 | 不揮発性半導体記憶装置およびその製造方法 |
| PCT/JP2008/002992 WO2009057262A1 (ja) | 2007-10-30 | 2008-10-22 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2009057262A1 JPWO2009057262A1 (ja) | 2011-03-10 |
| JP5284270B2 true JP5284270B2 (ja) | 2013-09-11 |
Family
ID=40590669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009538914A Expired - Fee Related JP5284270B2 (ja) | 2007-10-30 | 2008-10-22 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8253136B2 (ja) |
| JP (1) | JP5284270B2 (ja) |
| CN (1) | CN101842897B (ja) |
| WO (1) | WO2009057262A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009069252A1 (ja) * | 2007-11-29 | 2009-06-04 | Panasonic Corporation | 不揮発性記憶装置およびその製造方法 |
| US8017514B2 (en) * | 2008-05-05 | 2011-09-13 | International Business Machines Corporation | Optically transparent wires for secure circuits and methods of making same |
| JP2011066347A (ja) * | 2009-09-18 | 2011-03-31 | Toshiba Corp | 半導体記憶装置 |
| JP5406314B2 (ja) | 2010-01-25 | 2014-02-05 | パナソニック株式会社 | 不揮発性半導体記憶素子の製造方法および不揮発性半導体記憶装置の製造方法 |
| CN102709469A (zh) * | 2011-03-28 | 2012-10-03 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器的形成方法 |
| JP6180700B2 (ja) * | 2011-09-09 | 2017-08-16 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR20130071006A (ko) * | 2011-12-20 | 2013-06-28 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 형성 방법 |
| CN104272464B (zh) | 2012-04-19 | 2017-08-11 | 卡内基·梅隆大学 | 金属‑半导体‑金属(msm)异质结二极管 |
| CN103377899A (zh) * | 2012-04-25 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极制造方法和cmos制造方法 |
| US9543423B2 (en) | 2012-09-04 | 2017-01-10 | Carnegie Mellon University | Hot-electron transistor having multiple MSM sequences |
| JP2014082279A (ja) * | 2012-10-15 | 2014-05-08 | Panasonic Corp | 不揮発性記憶装置及びその製造方法 |
| TWI500135B (zh) * | 2012-12-10 | 2015-09-11 | Ind Tech Res Inst | 堆疊式功率元件模組 |
| CN103296051A (zh) * | 2013-05-30 | 2013-09-11 | 清华大学 | 具有肖特基势垒结构的阻变存储单元及其形成方法 |
| US9112148B2 (en) | 2013-09-30 | 2015-08-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell structure with laterally offset BEVA/TEVA |
| US9276057B2 (en) * | 2014-01-27 | 2016-03-01 | United Microelectronics Corp. | Capacitor structure and method of manufacturing the same |
| US9178144B1 (en) | 2014-04-14 | 2015-11-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell with bottom electrode |
| US9209392B1 (en) | 2014-10-14 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell with bottom electrode |
| KR102468257B1 (ko) * | 2016-08-08 | 2022-11-18 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US20180138292A1 (en) * | 2016-11-11 | 2018-05-17 | Sandisk Technologies Llc | Methods and apparatus for three-dimensional nonvolatile memory |
| JP2019114698A (ja) | 2017-12-25 | 2019-07-11 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214521A (ja) * | 1998-01-22 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路および半導体集積回路の製造方法 |
| JP2005522045A (ja) * | 2002-04-04 | 2005-07-21 | 株式会社東芝 | 相変化メモリ装置 |
| JP2005217402A (ja) * | 2004-01-27 | 2005-08-11 | Hewlett-Packard Development Co Lp | 自動位置合わせされた整流素子を用いるナノメートルスケールのメモリデバイスおよびその作成方法 |
| JP2007184086A (ja) * | 2006-01-04 | 2007-07-19 | Samsung Electronics Co Ltd | 相変化メモリ装置 |
| JP2007281208A (ja) * | 2006-04-07 | 2007-10-25 | Matsushita Electric Ind Co Ltd | 多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739855B2 (ja) | 1995-12-14 | 1998-04-15 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6531371B2 (en) | 2001-06-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Electrically programmable resistance cross point memory |
| US6753561B1 (en) | 2002-08-02 | 2004-06-22 | Unity Semiconductor Corporation | Cross point memory array using multiple thin films |
| JP2004319587A (ja) | 2003-04-11 | 2004-11-11 | Sharp Corp | メモリセル、メモリ装置及びメモリセル製造方法 |
| KR100773537B1 (ko) | 2003-06-03 | 2007-11-07 | 삼성전자주식회사 | 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법 |
| JP2005285796A (ja) | 2004-03-26 | 2005-10-13 | Sharp Corp | 半導体集積回路装置の製造方法、および半導体集積回路装置 |
| KR100657911B1 (ko) | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자 |
| KR100593750B1 (ko) | 2004-11-10 | 2006-06-28 | 삼성전자주식회사 | 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법 |
| KR100697282B1 (ko) | 2005-03-28 | 2007-03-20 | 삼성전자주식회사 | 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 |
| US20070132049A1 (en) | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
| KR100791074B1 (ko) * | 2006-08-23 | 2008-01-02 | 삼성전자주식회사 | 귀금속을 함유하는 장벽막을 갖는 콘택 구조체, 이를채택하는 강유전체 메모리 소자 및 그 제조방법들 |
| KR100909537B1 (ko) * | 2007-09-07 | 2009-07-27 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
-
2008
- 2008-10-22 CN CN2008801142939A patent/CN101842897B/zh not_active Expired - Fee Related
- 2008-10-22 US US12/738,778 patent/US8253136B2/en active Active
- 2008-10-22 JP JP2009538914A patent/JP5284270B2/ja not_active Expired - Fee Related
- 2008-10-22 WO PCT/JP2008/002992 patent/WO2009057262A1/ja active Application Filing
-
2012
- 2012-05-31 US US13/485,203 patent/US8389990B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214521A (ja) * | 1998-01-22 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路および半導体集積回路の製造方法 |
| JP2005522045A (ja) * | 2002-04-04 | 2005-07-21 | 株式会社東芝 | 相変化メモリ装置 |
| JP2005217402A (ja) * | 2004-01-27 | 2005-08-11 | Hewlett-Packard Development Co Lp | 自動位置合わせされた整流素子を用いるナノメートルスケールのメモリデバイスおよびその作成方法 |
| JP2007184086A (ja) * | 2006-01-04 | 2007-07-19 | Samsung Electronics Co Ltd | 相変化メモリ装置 |
| JP2007281208A (ja) * | 2006-04-07 | 2007-10-25 | Matsushita Electric Ind Co Ltd | 多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101842897B (zh) | 2011-11-02 |
| US8389990B2 (en) | 2013-03-05 |
| US8253136B2 (en) | 2012-08-28 |
| WO2009057262A1 (ja) | 2009-05-07 |
| CN101842897A (zh) | 2010-09-22 |
| US20120298945A1 (en) | 2012-11-29 |
| US20100237313A1 (en) | 2010-09-23 |
| JPWO2009057262A1 (ja) | 2011-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5284270B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP4611443B2 (ja) | 不揮発性記憶装置およびその製造方法 | |
| JP4598147B2 (ja) | 不揮発性記憶装置およびその製造方法 | |
| JP5178743B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP4167298B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP4526587B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP5107252B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP5056096B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2010067942A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2008306011A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| WO2009139185A1 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2010135581A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120918 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130326 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130411 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130507 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130529 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5284270 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |