JP4611443B2 - 不揮発性記憶装置およびその製造方法 - Google Patents

不揮発性記憶装置およびその製造方法 Download PDF

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Description

本発明は、抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関し、特にダイオードを配線層に集積化した構成に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の記憶装置の開発が活発に行われている。例えば、フラッシュメモリに代表されるように不揮発性記憶装置は既に多くの分野で用いられている。しかし、このフラッシュメモリは微細化限界が近づいているといわれ、ポストフラッシュメモリとして、相変化メモリ（ＰＣＲＡＭ）、ＭＲＡＭ、ＦｅＲＡＭなど様々なメモリが開発されている。その中に、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いたＲｅＲＡＭが、通常の半導体プロセスとの整合性を取りやすく、微細化に適するという点で注目されている。
例えば、微細化、大容量を目的としたクロスポイント型のＲｅＲＡＭが示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。
例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極を備えたＲｅＲＡＭが開示されている（例えば、特許文献２参照）。
このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。
また、配線を共用する例としては、クロスポイント型構成のＭＲＡＭにおいて、ワード線を共用して、その配線の上下に対称的にダイオード素子、ＭＴＪ素子を形成する構成が開示されている（例えば、特許文献３参照）。ここでは、配線に白金、その上下にシリコンを配することで、ショットキーダイオードを形成している。
特開２００３−６８９８４号公報 特開２００６−１４０４８９号公報 米国特許第６，８７９，５０８号明細書
上記特許文献１には、クロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、その具体的構造については全く記載も示唆もされていない。
これに対して、特許文献２では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、このダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ２等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この特許文献２に記載されているダイオード構造体は抵抗構造体と同じ外形寸法で形成されているので、ダイオード構造体の電流容量を大きくすることが困難である。ダイオードの電流容量が小さいと、書き込みに必要な電流を充分流すことができなく、ＲｅＲＡＭの安定な作動を阻害するという課題を有する。
また、特許文献３では、配線を上下のメモリセルで共用し、配線との上下界面でショットキーダイオードを形成する構成となっているが、ショットキーダイオードは一方向にしか電流を流すことができない。極性の異なる電圧により抵抗変化をする抵抗変化膜を素子膜とするＲｅＲＡＭを用いる場合には、双方向に電流を流す必要がある。また、双方向に電流を流すことができるＭＳＭダイオードを使用した場合には、素子を構成する要素が増加し、製造方法が複雑となる課題を有しているが、この特許文献３には、その課題及び具体的構造について全く記載も示唆もされていない。
我々は本発明に先立ち、ダイオード素子の一部をクロスポイントの上層配線に組み込むことで、ダイオード素子の実効的な面積を抵抗素子の面積より拡大させるクロスポイント構造を提案し（特願２００６−３１２５９０号）、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成においても充分な電流容量を確保でき、安定な作動が可能なＲｅＲＡＭを実現した。
しかし、この構造は、配線構造の一部にダイオード素子を集積化してはいるものの、抵抗変化膜の電極材料、ダイオードの電極材料、配線材料にそれぞれに適した導電性材料を用いる場合には、クロスポイントのメモリセルの構成要素は依然多いことに変わりはない。メモリセルの構成要素が多いと、製造方法が複雑になり、微細化が困難になるという課題がある。
本発明は、このような新たな課題を解決するもので、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、更に階層ビット線構造の特徴をいかして、偶数層の配線に、上下のメモリセルのダイオード素子の電極を共用する構成とすることで、製造方法が容易でかつ微細化に適した不揮発性記憶装置を提供することを目的とする。
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に形成された互いに平行に形成された複数の第１の配線と、前記基板及び前記第１の配線上に形成された第１の層間絶縁層と、前記第１の配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、前記第１のメモリセルホールの内部に形成され、前記第１の配線に接続される第１の抵抗変化層と、前記第１のメモリセルホールの内部に形成され、前記第１の抵抗変化層上に形成される第１のダイオード素子の下部電極と、前記下部電極の上面を覆うとともに、前記第１の層間絶縁層上に形成され、前記第１の配線と直交し、かつ前記第１のダイオード素子の半導体層、導電層、第２のダイオード素子の半導体層をこの順に積層された複数層からなる互いに平行に形成された複数の第２の配線と、前記第２の配線及び前記前記第１の層間絶縁層上に形成された第２の層間絶縁層と、前記第２の配線上の前記第２の層間絶縁層を貫通して形成された第２のメモリセルホールと、前記第２のメモリセルホールの内部に形成され、前記第２の配線に接続される第２のダイオード素子の上部電極と、前記第２のメモリセルホールの内部に形成され、前記第２のダイオード素子の上部電極に接続される第２の抵抗変化層と、前記第２の抵抗変化層の上面を覆うとともに、前記第２の層間絶縁層上に形成され、前記第２の配線と直交し、かつ互いに平行に形成された、複数の第３の配線とを備えることを特徴とする。
また、本発明の不揮発性記憶装置は、基板と、前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、前記基板および前記複数の第１の配線の上に形成された第１の層間絶縁層と、前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、前記第１の層間絶縁層および前記複数の第２の配線の上に形成された第２の層間絶縁層と、前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に形成された複数の第３の配線と、を備え、前記第１の層間絶縁層には、前記第１の配線と前記第２の配線の立体交差点のそれぞれにおいて前記第１の層間絶縁層を貫通するように、複数の第１のスルーホールが形成され、前記第２の層間絶縁層には、前記第２の配線と前記第３の配線の立体交差点のそれぞれにおいて前記第２の層間絶縁層を貫通するように、複数の第２のスルーホールが形成され、前記第２の配線は第１の半導体層と導電層と第２の半導体層とがこの順に積層された構造を有し、さらに、第１の不揮発性記憶素子が、それぞれの前記第１のスルーホールの内部において前記第１の配線の上に第１の抵抗変化層と第１の電極層とがこの順に積層されることにより構成され、第２の不揮発性記憶素子が、それぞれの前記第２のスルーホールの内部において前記第２の配線の上に第２の電極層と第２の抵抗変化層とがこの順に積層されることにより構成される。
このような構成では、第２の配線の導電層は、第１のダイオード素子の上部電極と第２のダイオード素子の下部電極と本来の配線層の導電層という３つの機能を果たすことが可能になる。従来であれば、第１のダイオード素子の上部電極及び下部電極、第２のダイオード素子の上部電極及び下部電極の計４電極が必要とされるところを、本構造では、抵抗変化素子の電極をダイオード素子の電極に利用（兼用）するものを除けば、配線層の１電極に集約できる。よって、プロセスステップ数を減じてプロセスコストを低減することができる。
また、第１のダイオード素子の半導体層と導電層との接触面は、第１のダイオード素子の面積を規定する下部電極よりも大きく、第２のダイオード素子の半導体層と導電層との接触面も、第２のダイオード素子の面積を規定する上部電極よりも大きくなる。即ち、半導体層と導電層との界面では、各電極で規定される領域の外側にも電流が流れるので、各ダイオード素子の電流容量を向上することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、上下のメモリセルのダイオード素子の電極を共用する構成とすることで、製造方法が容易でかつ微細化を可能にする不揮発性記憶装置を実現できる。
上記不揮発性記憶装置において、前記第１のスルーホールは、両端の開口部が前記第１の配線と前記第２の配線とで完全に覆われるように形成され、前記第２のスルーホールは、両端の開口部が前記第２の配線と前記第３の配線とで完全に覆われるように形成されていてもよい。
上記不揮発性記憶装置において、前記複数の第１の配線と前記第１の層間絶縁層と前記第１の不揮発性記憶素子と前記複数の第２の配線と前記第２の層間絶縁層と前記第２の不揮発性記憶素子とを有する構成単位が複数積層されてなってもよい。
このような構成では、例えば、４層のクロスポイントメモリ構造では、ダイオード機能を有する配線層は２層に集約でき、８層のクロスポイントメモリ構造では、ダイオード機能を有する配線層は４層に集約できる。即ち、多層構造において、ダイオード機能を有する配線層を約半分に集約できる。つまり、残りの配線は通常のＬＳＩプロセスで使用される配線層を配することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、プロセスが複雑、高コストになることなく、大容量の不揮発性記憶装置を実現できる。
上記不揮発性記憶装置において、前記第２の配線の長手方向の長さは、前記第１の配線の長手方向の長さおよび前記第３の配線の長手方向の長さの少なくとも一方より短くてもよい。
このような構成では、抵抗率が高い材料であってもダイオード機能に適した電極材料を自由に選択することができる。第２の配線を短くすることで、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延や、配線抵抗によるメモリセルへの印加電圧の不足を防止することができる。
上記不揮発性記憶装置において、前記第２の配線の厚みが、前記第１の配線の厚みおよび第３の配線の厚みの少なくとも一方より薄くてもよい。
このような構成では、加工・研磨をすることが困難な材料であってもダイオード機能に適した電極材料を自由に選択することができる。また、第２の配線の膜厚を薄くすることで、加工や研磨によるパターニングが容易になり、メモリセルをより微細化することが可能になる。
上記不揮発性記憶装置において、前記第１の配線を構成する材料の電気抵抗率および前記第３の配線を構成する材料の電気抵抗率の少なくとも一方は、前記第２の配線を構成する材料の電気抵抗率より低くてもよい。
このような構成では、ダイオード機能を有する配線層は第２の配線に集約できるので、残りの第１及び第３の配線は、ダイオードの電極であるという制約に縛られることなく、より低抵抗な導電率を有する配線層を使用することができる。これにより、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延、配線抵抗によるメモリセルへの印加電圧の不足を防止するだけでなく、メモリの高速動作を実現することができる。
上記構成単位が積層された不揮発性記憶装置において、前記複数の第１の配線および前記複数の第３の配線がワード線機能（メモリセルを活性化し、読み出し、書き込みを可能な状態にするワード線にデコーダーが接続され、デコーダーによりワード線が選択されると（電圧が印加されると）、ワード線に接続されたメモリセルが活性化される）を有し、前記複数の第２の配線がビット線機能（メモリセルとの間でデータの書き込み、読み出しを行うためのビット線にセンスアンプが接続され、センスアンプにてビット線電位が増幅され、デジタル信号として処理される）を有し、前記構成単位のそれぞれに属する前記第２の配線のそれぞれが厚み方向から見て重なり合うように形成され、基板側から数えて偶数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続され、基板側から数えて奇数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続されてもよい。
このような構成では、メモリセルが、Ｘ方向に延び複数の層に形成されたビット線と、Ｙ方向に延びビット線間の各層に形成されたワード線との交点位置に、形成されている。そして、Ｚ方向（厚み方向）に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、積層構造のうちの偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層及び奇数層のビット線は、選択スイッチ素子を付加することで、これに接続されるグローバルビット線との電気的な接続／非接続を切替制御される。すなわち、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができる。
また、本発明の不揮発性記憶装置の製造方法は、基板上に互いに平行に形成された複数の第１の配線を形成する工程と、前記基板及び第１の配線上に第１の層間絶縁層を形成する工程と、前記第１の配線上でかつ前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、前記第１のメモリセルホール中に第１の抵抗変化層を埋め込み形成する工程と、前記第１のメモリセルホール中の前記第１の抵抗変化層上に、第１のダイオード素子の下部電極をさらに埋め込み形成する工程と、前記下部電極の上面を覆うとともに、前記第１の層間絶縁層上に、前記第１の配線と直交し互いに平行に形成され、かつ前記第１のダイオード素子の半導体層、導電層、第２のダイオード素子の半導体層をこの順に積層された複数層からなる複数の第２の配線を形成する工程と、前記第２の配線及び前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、前記第２の配線上でかつ前記第２の層間絶縁層の所定の位置に第２のメモリセルホールを形成する工程と、前記第２のメモリセルホール中に第２のダイオード素子の上部電極を埋め込み形成する工程と、前記第２のメモリセルホール中の前記上部電極上に、第２の抵抗変化層をさらに埋め込み形成する工程と、前記第２の抵抗変化層の上面を覆うとともに、前記第２の層間絶縁層上に、前記第２の配線と直交し互いに平行に形成された複数の第３の配線を形成する工程とを含むことを特徴とする。
また、本発明の不揮発性記憶装置の製造方法は、基板上に第１の方向に延びるように互いに平行に複数の第１の配線を形成する工程と、前記基板および前記複数の第１の配線の上に第１の層間絶縁層を形成する工程と、それぞれの前記第１の配線の上に所定の間隔で並ぶように前記第１の層間絶縁膜を貫通する複数の第１のスルーホールを形成する工程と、前記第１のスルーホールの内部において前記第１の配線の上に第１の抵抗変化層と第１の電極層とをこの順に積層する工程と、前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に、かつ、前記第１の電極層の上端面の全面を覆うように、第１の半導体層と導電層と第２の半導体層とがこの順に積層された構造を有する複数の第２の配線を形成する工程と、前記第１の層間絶縁層および前記複数の第２の配線の上に第２の層間絶縁層を形成する工程と、それぞれの前記第２の配線の上に所定の間隔で並びかつ前記第２の層間絶縁膜を貫通する複数の第２のスルーホールを形成する工程と、前記第２のスルーホールにおいて前記第２の配線の上に第２の抵抗変化層と第２の電極層とをこの順に積層する工程と、前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に、かつ、前記第２の電極層の上端面の全面を覆うように、複数の第３の配線を形成する工程と、を有する。
このような製造方法では、第１のダイオード素子の半導体層と、第１のダイオード素子の上部電極と第２のダイオード素子の下部電極と本来の配線層の導電層との機能を有する導電層と、第２のダイオード素子の半導体層と、を一括して形成することができる。以上の製造方法により、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、上下のメモリセルのダイオード素子の電極を共用する構成とすることで、微細化に適した不揮発性記憶装置を実現できる。
上記製造方法において、前記第１の配線を形成する工程は、前記第１の層間絶縁層に所望の溝を形成した後のＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであり、前記第２の配線を形成する工程は、第１の半導体層と導電層と第２の半導体層とをこの順に積層した後マスクを用いてエッチングするものであり、前記第３の配線を形成する工程は、前記第２の層間絶縁層に所望の溝を形成した後のＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであってもよい。
このような製造方法では、ダイオード機能を有する積層構造からなる第２の配線は積層構造を加工するのに適したエッチングにて形成することができる。また、低導電率の配線材料を形成することが好ましい第１の配線及び第３の配線については、通常の微細化に対応したＬＳＩプロセスの配線で使用されるダマシン工法により形成することができる。即ち、目的に応じた製造方法を選択することで、微細化に適した不揮発性記憶装置を実現できる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記構成を採用することにより、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保することができる。また、階層ビット線構造の特徴をいかして、積層構造の偶数層の配線に、上下のメモリセルのダイオード素子の電極を共用する構成とすることで、製造方法が容易でかつ微細化に適した不揮発性記憶装置を実現できるという大きな効果を奏する。
図１は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの構造断面図である。 図２は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの平面図である。 図３は、本発明の第２実施形態に係る４層構造のクロスポイントメモリの構造断面図である。 図４は、本発明の第３実施形態に係る階層ビット線構造の８層クロスポイントメモリの構造断面図である。 図５は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図５（ａ）は基板上に第１の配線を形成する工程を示す図、図５（ｂ）は第１の層間絶縁層を形成する工程を示す図、図５（ｃ）は第１の層間絶縁層に複数の第１のスルーホールを形成する工程を示す図、図５（ｄ）はそれぞれの第１のスルーホール内に第１の抵抗変化層を埋め込み形成する工程を示す図、図５（ｅ）はそれぞれの第１のスルーホール内に第１の電極層を埋め込み形成する工程を示す図、図５（ｆ）は第２の配線を形成する工程を示す図である。 図６は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図６（ａ）は第２の層間絶縁層を形成する工程を示す図、図６（ｂ）は第２のスルーホールを形成する工程を示す図、図６（ｃ）はそれぞれの第２のスルーホール内に第２の電極層を埋め込み形成する工程を示す図、図６（ｄ）はそれぞれの第２のスルーホール内に第２の抵抗変化層を埋め込み形成する工程を示す図である。 図７は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図７（ａ）は第１の引き出しコンタクトプラグを形成する工程を示す図、図７（ｂ）は第３の配線と第１の引き出し配線とを形成する工程を示す図である。 図８は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図８（ａ）は基板上に第１の層間絶縁層と溝を形成する工程を示す図、図８（ｂ）はダマシンプロセスにより第１の配線を形成する工程を示す図、図８（ｃ）は第１の層間絶縁層を形成する工程を示す図、図８（ｄ）は第１の層間絶縁層に複数の第１のスルーホールを形成する工程を示す図、図８（ｅ）はそれぞれの第１のスルーホール内に第１の抵抗変化層を埋め込み形成する工程を示す図、図８（ｆ）はそれぞれの第１のスルーホール内に第１の電極層を埋め込み形成する工程を示す図である。 図９は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図９（ａ）は第２の配線を形成する工程を示す図、図９（ｂ）は第２の層間絶縁層を形成する工程を示す図、図９（ｃ）は第２のスルーホールを形成する工程を示す図、図９（ｄ）はそれぞれの第２のスルーホール内に第２の電極層を埋め込み形成する工程を示す図である。 図１０は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図１０（ａ）はそれぞれの第２のスルーホール内に第２の抵抗変化層を埋め込み形成する工程を示す図、図１０（ｂ）は第３の層間絶縁層を形成した後に第１の引き出しコンタクトプラグを埋め込み形成するための開口部を形成する工程を示す図、図１０（ｃ）は第３の配線および第１の引き出し配線を埋め込み形成するための溝を形成する工程を示す図、図１０（ｄ）はダマシンプロセスにより第３の配線および第１の引き出しコンタクトプラグおよび第１の引き出し配線を形成する工程を示す図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており、説明を省略する場合がある。また、記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
（第１実施形態）
図１は、本発明の第１実施形態に係る２層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。本実施の形態の不揮発性記憶装置は、基板１と、この基板１上に形成されたストライプ形状の第１の配線３と、第１の配線３を被覆して基板１上に形成された第１の層間絶縁層２と、第１の層間絶縁層２上に第１の配線３と直交するように形成されたストライプ形状の第２の配線１１と、第２の配線１１を被覆して第１の層間絶縁層３上に形成された第２の層間絶縁層１２と、第２の層間絶縁層１２上に形成されたストライプ形状の第３の配線１７とを備えている。
より詳細には、本実施の形態の不揮発性記憶装置は、基板１と、基板１の上に基板１の主面と平行な第１の平面をなし、かつそれぞれが第１の方向に延びるように互いに平行に形成された複数の第１の配線３と、基板１と複数の第１の配線３との上に（これらを被覆するように）かつ上面が基板１の主面と平行になるように形成された第１の層間絶縁層２と、第１の層間絶縁層２の上に第１の平面と平行な第２の平面をなし、かつそれぞれが第１の層間絶縁層２の厚み方向から見て第１の方向と交差する（図１の例では直交する）第２の方向に延びるように互いに平行に形成された複数の第２の配線１１と、第１の層間絶縁層２と複数の第２の配線１１の上に（これらを被覆するように）かつ上面が基板１の主面と平行になるように形成された第２の層間絶縁層１２と、第２の層間絶縁層１２の上に第２の平面と平行な第３の平面をなし、かつそれぞれが第２の層間絶縁層１２の厚み方向（第１の層間絶縁層２の厚み方向と同じ）から見て第２の方向と交差する（図１の例では直交する）第３の方向に延びるように互いに平行に形成された複数の第３の配線１７とを備えている。第１の配線３と第２の配線１１とは互いに立体交差し、第２の配線１１と第３の配線１７とは互いに立体交差する。
第２の配線１１は、第１の半導体層７（第１のダイオード素子の半導体層）と導電層８と第２の半導体層１０（第２のダイオード素子の半導体層）とがこの順に積層されてなる。第１の半導体層７と導電層８と第２の半導体層とは、厚み方向（積層する方向、以下同様）から見るといずれも同一の形状を有する。第１の半導体層７は、複数の第１のスルーホール４を接続するように構成される。第２の半導体層１０は、複数の第２のスルーホール１３を接続するように構成される。
第１の配線３と第２の配線１１が立体交差する領域（立体交差点）には、第１の層間絶縁層２を貫通するように第１のスルーホール４（メモリセルホール）が形成されている。この第１のスルーホール４中には第１の配線３が露出しており、その上に第１の抵抗変化層５と第１の電極層６（第１のダイオード素子９の下部電極）とがこの順に積層するように充填されている。かかる構成により、第１の抵抗変化層５と第１の電極層６とは、第１の配線３と第２の配線１１とを電気的に接続する。図１の例では、第１の配線３と第１の抵抗変化層５とは物理的に（直接的に）接するように形成され、第１の抵抗変化層５と第１の電極層６とは物理的に（直接的に）接するように形成され、第１の電極層６と第２の配線１１（第１の半導体層７）とは物理的に（直接的に）接するように形成されている。
第２の配線１１と第３の配線１７が立体交差する領域（立体交差点）には、第２の層間絶縁層１２を貫通するように第２のスルーホール１３（メモリセルホール）が形成されている。この第２のスルーホール１３中には第２の配線１１が露出しており、その上に第２の電極層１４（第２のダイオード素子１５の上部電極）と第２の抵抗変化層１６とがこの順に積層するように充填されている。かかる構成により、第２の電極層１４と第１の抵抗変化層１６とは、第２の配線１１と第３の配線１７とを電気的に接続する。図１の例では、第２の配線１１（第２の半導体層１０）と第２の電極層１４とは物理的に（直接的に）接するように形成され、第２の電極層１４と第２の抵抗変化層１６とは物理的に（直接的に）接するように形成され、第２の抵抗変化層１６と第３の配線１７とは物理的に（直接的に）接するように形成されている。
それぞれの第１のスルーホール４について、その第１のスルーホール４の下部開口の全面を覆う第１の配線３のうち厚み方向から見てその第１のスルーホール４の下部開口と略一致する領域と、その第１のスルーホール４中に埋め込み形成された第１の抵抗変化層５および第１の電極層６とで、第１の抵抗変化素子が構成されている。すなわち、第１の抵抗変化素子において、第１の抵抗変化層５は第１の配線３と第１の電極層６とで挟持されている。
それぞれの第２のスルーホール１３について、その第２のスルーホール１３中に埋め込み形成された第２の電極層１４および第２の抵抗変化層１６と、その第２のスルーホール１３の上部開口の全面を覆う第３の配線１７のうち厚み方向から見てその第２のスルーホール１３の上部開口と略一致する領域とで、第２の抵抗変化素子が構成されている。すなわち、第２の抵抗変化素子において、第２の抵抗変化層１６は第２の電極層１４と第３の配線１７とで挟持されている。
第１の抵抗変化素子と第２の抵抗変化素子とは、両側の電極（電極層と配線）に所定の電流または電圧を印加することにより、電極間の抵抗値が変化するという特性を有する。この抵抗値は、電流または電圧の印加を停止しても保持される。かかる特性により、第１の抵抗変化素子と第２の抵抗変化素子とは、デジタルデータを保存するための不揮発性記憶素子として利用できる。
それぞれの第１のスルーホール４に対応して、その第１のスルーホール４中に形成された第１の電極層６と、その第１のスルーホール４の上部開口の全面を覆う第１の半導体層７のうち厚み方向から見てその第１のスルーホール４の上部開口と略一致する領域と、その第１のスルーホール４の上部開口の全面を覆う第２の配線１１に含まれる導電層８のうち厚み方向から見てその第１のスルーホール４の上部開口と略一致する領域とで、第１のダイオード素子９（ＭＳＭダイオード）が構成されている。すなわち、第１のダイオード素子９において、第１の半導体層７は第１の電極層６と導電層８とで挟持されている。
それぞれの第２のスルーホール１３に対応して、その第２のスルーホール１３の下部開口の全面を覆う第２の配線１１に含まれる導電層８のうち厚み方向から見てその第２のスルーホール１３の上部開口と略一致する領域と、その第２のスルーホール１３の下部開口の全面を覆う第２の半導体層１０のうち厚み方向から見てその第２のスルーホール１３の下部開口と略一致する領域と、その第２のスルーホール１３中に形成された第２の電極層１４とで、第２のダイオード素子１５（ＭＳＭダイオード）が構成されている。すなわち、第２のダイオード素子１５において、第２の半導体層１０は導電層８と第２の電極層１４とで挟持されている。
導電層８は、第１のダイオード素子９の上部電極と、第２のダイオード素子１０の下部電極と、第２の配線１１の導電層という３つの役割を果たしている。第１のダイオード素子９と第２のダイオード素子１５は第２の配線１１の上下両側に対称に形成されている。第２の配線１１は第２の層間絶縁層１２を貫通して形成された第１の引き出しコンタクトプラグ１８を介して、第１の引き出し配線１９に接続されている。すなわち、第２の配線１１の導電層８と、第１の引き出し配線１９とが、第２の層間絶縁層１２と第２の半導体層１０とを貫通する第１の引き出しコンタクトプラグ１８を介して、電気的に接続されている。
ダイオード素子により、隣接するメモリセル（１個の抵抗変化素子と１個のダイオード素子からなる）を通過するリーク電流（クロスリーク）を抑制できる。さらにショットキーダイオードは、多数キャリアが支配的であるので、メモリセルの電流容量を大きくでき、かつ高速動作を行うことができる。また、第１の抵抗変化素子及び第２の抵抗変化素子は第２の配線１１に対し、上下に対称に形成することが好ましい。第２の配線が上下のメモリセルのビット線として兼用されるからである。
ここでいうダイオード素子とは、いわゆる一般的なダイオード素子（一方向の極性の電圧に対して非線形な電流特性を示すが、反対極性の電圧に対しては実質的に電流を流さないという特性を有する素子）や双方向型の電流制限素子（正負いずれの電圧に対しても非線形な電流特性を示す素子、双方向ダイオード）を含む。非線形な電流特性とは、電圧の絶対値が低い領域（低電圧域）では抵抗値が大きく、電圧の絶対値が高い領域（高電圧域）では抵抗値が小さいことを言う。
ここで、第１のダイオード素子９及び第２のダイオード素子１５においては、電極材料（導電層８および／または第１の電極層６および／または第２の電極層１０の材料）として、タンタル、窒化タンタル、チタン、窒化チタン、アルミニウム、タングステン、白金、銅あるいはこれらの組み合わせを用い、第１の半導体層７、第２の半導体層１０の材料として、シリコン、窒化シリコン、炭化シリコンを用いることができる。
このようなＭＳＭダイオードの構成の場合には、抵抗変化層が正負の電圧を印加することにより抵抗変化する、いわゆるバイポーラ型（両極性駆動型）の抵抗変化層であっても、双方向に大きな電流容量を有し、かつ特性ばらつきの小さなダイオード素子が容易に得ることができる。
また、第１の層間絶縁層２及び第２の層間絶縁層１２は、絶縁性の酸化物材料を用いて構成することができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。第１の層間絶縁層２及び第２の層間絶縁層１２の膜厚は１００〜５００ｎｍ程度の膜厚が好ましい。配線間絶縁層が薄くなると配線間リーク電流が増加し、配線間絶縁層が厚くなると第１のスルーホール４や第２のスルーホール１３が深くなり、加工するのが困難になるからである。
また、第１の抵抗変化層５、第２の抵抗変化層１６は、鉄を含む酸化物（例えば四酸化三鉄［Ｆｅ３Ｏ４］）、酸化チタン、酸化タンタル、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値の変化を示し、変化した後の抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。なお、本実施形態は抵抗変化層がスルーホール内に充填されているが、例えばスルーホールの底部や側壁にのみ形成されている形態でもかまわない。
また、第１の引き出しコンタクトプラグ１８はタングステンあるいは銅で構成しうる。もしくは第１の引き出しコンタクトプラグ１８を２層構造とし、上層をタングステンあるいは銅で構成し、下層をチタン、窒化チタン、タンタル、窒化タンタルあるいはこれらの組み合わせからなる材料で構成してもよい。これによりコンタクト抵抗の低い引き出しコンタクトが実現できる。第１の引き出しコンタクトプラグ１８は、半導体層１０を貫通して、第２の配線の導電層８に物理的に（直接的に）接するように形成されている。ショットキー接合を形成しやすい第２の抵抗変化層８を除去し、金属−金属の接合とすることで、オーミックなコンタクトを形成し、コンタクト不良を防止するためである。
図２は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの平面図である。図２は、第２の層間絶縁層１２と第３の配線１７との上に絶縁膜を被覆し、その一部を除去した態様を想定して描かれている。
図２に示すように、厚み方向（基板１の上方）から見て、第１の配線３と第２の配線１１とは第１のスルーホール４の開口を完全に覆いかつ第１のスルーホール４の開口より大きい（該開口からはみ出す）。同様に、第２の配線１１と第３の配線１５とは第２のスルーホール１３の開口を完全に覆いかつ第２のスルーホール１３の開口より大きい（該開口からはみ出す）。より詳細には、以下の通りである。
第１の配線３は、その幅（図２における左右の幅：第１の配線３の長手方向を前後方向としたときの横幅）が第１のスルーホール４の下部開口の幅（図２における左右の幅：第１の配線３の長手方向を前後方向としたときの横幅）よりも大きい。このため、第１の配線３は、第１のスルーホール４の下部開口を完全に覆い、かつその下部開口の外側にはみ出している。
第２の配線１１（第１の半導体層７）はその幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）が第１のスルーホール４の上部開口の幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）よりも大きい。このため、第２の配線１１（第１の半導体層７）は、第１のスルーホール４の上部開口を完全に覆い、かつその上部開口の外側にはみ出している。かかる構成により、第１のダイオード素子９の下部電極面積が最大限確保され、電流容量を向上させることができる。
第２の配線１１（第２の半導体層１０）はその幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）が第２のスルーホール１３の下部開口の幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）よりも大きい。このため、第２の配線１１（第２の半導体層１０）は、第２のスルーホール１３の下部開口を完全に覆い、かつその下部開口の外側にはみ出している。かかる構成により、第２のダイオード素子１５の上部電極面積が最大限確保され、電流容量を向上させることができる。
第３の配線１７はその幅（図２における左右の幅：第３の配線１５の長手方向を前後方向としたときの横幅）が第２のスルーホール１３の上部開口の幅（図２における左右の幅：第３の配線１７の長手方向を前後方向としたときの横幅）よりも大きい。このため、第３の配線１７は、第２のスルーホール１３の上部開口を完全に覆い、かつその上部開口の外側にはみ出している。
以上の構成とすることにより、第２の配線の導電層８は、第１のダイオード素子の上部電極と第２のダイオード素子の下部電極、更に本来の配線層の導電層の機能を有することが可能になる。第１の抵抗変化素子と、第１のダイオード素子（ＭＳＭダイオード）と、第２の配線と、第２のダイオード素子（ＭＳＭダイオード）と、第２の抵抗変化素子とをこの順に積層する場合、通常は、電極層（ないし導電体層）として、第１の抵抗変化素子のために２つの電極層、第１のダイオード素子のために２つの電極層、第２の配線層のために１つの電極層（導電体層）、第２のダイオード素子のために２つの電極層、第２の抵抗変化素子のために２つの電極層、合計９つの電極層が必要となる。本実施形態では、これを５つの電極層に集約できる。このように、本実施形態の不揮発性記憶装置では、電極層を形成するために必要なプロセスステップ数を減じてプロセスコストを低減することができる。
また、第１のダイオード素子の半導体層７と導電層８との接触面は、第１のダイオード素子の面積を規定する下部電極６と半導体層７との接触面積よりも大きい。同様にして、第２のダイオード素子の半導体層１０と導電層８との接触面も、第２のダイオード素子の面積を規定する上部電極１４と半導体層１０との接触面よりも大きい。即ち、半導体層と導電層との界面では、各電極で規定される領域の外側にも電流が流れるので、各ダイオード素子の電流容量を向上することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、上下のメモリセルのダイオード素子の電極を共用する構成とすることで、製造方法が容易でかつ微細化を可能にする不揮発性記憶装置を実現できる。
［変形例］
以上の構成において、第２の配線１１の長手方向の長さ（例えば５μｍ）は、第１の配線３及び／又は第３の配線１７の長手方向の長さ（例えば１５０μｍ）よりも短い構成とすることが好ましい。このような構成とすることにより、導電層８に抵抗率が高い材料を用いた場合でも、第２の配線１１中を信号が伝達する時間を短くでき、第２の配線１１中での電位降下を小さくできる。これにより、導電層８の材料として、ダイオード機能に適した電極材料（タンタル、窒化タンタル、チタン、窒化チタン、タングステン、白金）を自由に選択することができる。また、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延や、配線抵抗によるメモリセルへの印加電圧の不足を防止することができる。
第２の配線１１は、第１の半導体層７と導電層８と第２の半導体層１０とからのみ構成される必要はなく、他の層を有していてもよい。また、第１の半導体層７と導電層８と第２の半導体層１０とはそれぞれ複数の層を有していてもよい。
また、第２の配線１１の長手方向の長さが第１の配線３及び／又は第３の配線１７の長手方向の長さよりも短い構成において、第２の配線１１の厚さは、第１の配線３の厚さ及び第３の配線１７の厚さより薄い構成としてもよい。例えば、第１の配線３及び第３の配線は、配線としての役割を十分発揮できる厚さである１００ｎｍ〜５００ｎｍ程度が好ましい。一方、第２の配線１１は、少なくともダイオード素子の電極として機能することを満たすことが最低の条件である。よって、第１のダイオード素子の上部電極兼第２のダイオード素子の上部電極となる導電層８の膜厚は１０ｎｍ〜５０ｎｍの範囲、第１のダイオード素子の半導体層７及び第２のダイオード素子の半導体層１０の膜厚の範囲は３〜１５ｎｍの範囲が好ましい。以上から第２の配線１１の膜厚は１６〜８０ｎｍの範囲が好ましい。このような構成とすることにより、第２の配線１１の膜厚を極めて薄くすることができる。これにより、加工や研磨によるパターニングが容易になる。例えばエッチングにより第２の配線１１を形成する際、レジストがなくなる前に加工を終えることが容易となる。すなわち、加工・研磨をすることが困難な材料であってもダイオード機能に適した電極材料（タンタル、窒化タンタル、チタン、窒化チタン、タングステン、白金）を自由に選択することができる。
また、以上の構成において、第１の配線３の配線抵抗及び前記第３の配線１７の配線抵抗は、前記第２の配線１１の配線抵抗より低い構成としてもよい。第１の配線を構成する材料の電気抵抗率および第３の配線を構成する材料の電気抵抗率の少なくとも一方は、第２の配線を構成する材料の電気抵抗率より低くてもよい。第１の配線３、第３の配線１７は、例えば銅あるいはアルミニウムなどからなる電気抵抗率の低い材料からなる導電層もしくはこれらの下層に窒化チタン、チタン、窒化タンタル、タンタルなどのバリアメタルを積層した構成からなることが好ましい。これらの材料構成を採用することにより、第１の配線３、第３の配線１３の配線抵抗は第２の配線１１の配線抵抗より小さくすることができる。これにより、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延や、配線抵抗によるメモリセルへの印加電圧の不足を防止するだけでなく、メモリの高速動作を実現することができる。
（第２実施形態）
図３は、本発明の第２実施形態に係る４層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。第１実施形態との違いは、第３の配線１７上に更にクロスポイントメモリの構造（図１の第１の層間絶縁層２および第１のスルーホール４および第１の抵抗変化層５および第１の電極層６および第２の配線１１および第２の層間絶縁層１２および第２のスルーホール１３および第２の電極層１４および第２の抵抗変化層１６および第３の配線１７とからなるクロスポイントメモリ層と同様の構成要素からなる構成単位）が積層されていることである。積層にあたり、下側のクロスポイントメモリ２層の最上部にある配線（上側の抵抗変化素子の上部電極）と上側のクロスポイントメモリの最下部にある配線（下側の抵抗変化素子の下部電極）とは同一部材となる。図１と図３とで共通する構成要素については同一符号を付して説明を省略する。
すなわち、この不揮発性記憶装置の構成は、第１実施形態に係る構造に加えて、第３の配線１７上には、第３の層間絶縁層２０と、この第３の層間絶縁層２０上に第３の配線１７と直交するように形成されたストライプ形状の第４の配線２８と、第４の配線２８を被覆して第３の層間絶縁層２０上に形成された第４の層間絶縁層２９と、第４の層間絶縁層２９上に形成されたストライプ形状の第５の配線３４とを備えている。第３の層間絶縁層２０、第４の層間絶縁層２９、第５の配線３４は、それぞれ第１の層間絶縁層２、第２の層間絶縁層１２、第１の配線３（あるいは第３の配線１７）と同様の構成であるので詳細な説明を省略する。
第３の配線１７と第４の配線２８が直交する領域の第３の層間絶縁層２０には第３のスルーホール２１（メモリセルホール）が形成され、この第３のスルーホール２１中には、第３の配線１７に接続するように第３の抵抗変化層２２が形成され、第３の抵抗変化層２２上に第３の電極層２３が形成されている。また、第４の配線２８と第５の配線３４が直交する領域の第４の層間絶縁層２９には第４のスルーホール３０（メモリセルホール）が形成され、この第４のスルーホール３０中には、第４の配線２８に接続するように第４の電極層３１が形成され、第４の電極層３１上に第４の抵抗変化層３３が形成されている。第３のスルーホール２１およびその内部の構成は第１のスルーホール４およびその内部の構成と同様であるので詳細な説明を省略する。第４のスルーホール３０およびその内部の構成は第２のスルーホール１３およびその内部の構成と同様であるので詳細な説明を省略する。
ここで、第４の配線２８は、第３の半導体層２４（第３のダイオード素子２６の半導体層）と導電層２５と第４の半導体層２７（第４のダイオード素子３２の半導体層）とがこの順に積層されてなる。第４の配線２８は第２の配線１１と同様の構成であるので詳細な説明を省略する。
導電層２５は、第３のダイオード素子２６の上部電極と、第４のダイオード素子３２の下部電極と、第４の配線２８の導電層という３つの役割を果たしている。
第３の電極層２３と第３の半導体層２４と導電層２５とで第３のダイオード素子２６（ＭＳＭダイオード）が構成されている。第３のダイオード素子２６の具体的な構成は第１のダイオード素子９と同様であるので、詳細な説明を省略する。
導電層２５と第４の半導体層２７と第４の電極層３１とで第４のダイオード素子３２（ＭＳＭダイオード）が構成されている。第４のダイオード素子３２の具体的な構成は第２のダイオード素子１５と同様であるので、詳細な説明を省略する。
第３のダイオード素子２６と第４のダイオード素子３２は第４の配線２８の上下両側に対称に形成されている。第４の配線２８は第４の層間絶縁層２９を貫通して形成された第２の引き出しコンタクトプラグ３５を介して、第２の引き出し配線３６に接続されている。第２の引き出しコンタクトプラグ３５の具体的な構成は第１の引き出しコンタクトプラグ１８と同様であるので、詳細な説明を省略する。第２の引き出し配線３６の具体的な構成は第１の引き出し配線１９と同様であるので、詳細な説明を省略する。
以上のような本実施形態に係る４層のクロスポイントメモリ構造では、ダイオード機能を有する配線層は配線層１１、２８の２層のみとなり、ダイオード機能を有する配線層を約半分に集約できる。つまり、残りの配線は通常のＬＳＩプロセスで使用される配線層を配置することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できるとともに、プロセスが複雑、高コストになることを抑制しつつ、大容量の不揮発性記憶装置を実現できる。
なお、第３のダイオード素子２６、第４のダイオード素子３２、第３の層間絶縁層２０、第４の層間絶縁層２９、第３の抵抗変化層２２、第４の抵抗変化層３３、第２の引き出しコンタクトプラグの３５の具体的態様については、第１実施形態で示したものと同様であるので、詳細な説明を省略する。
（第３実施形態）
図４は、本発明の第３実施形態に係る８層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置の概略構成の一例を示す側方断面図である。本第３実施形態は第１実施形態の構造を多層化して、階層ビット線構造に適用したものである。図１と図４とで共通する構成要素については同一符号を付して説明を省略する。
階層ビット線構造とは、ビット線をグローバルビット線（主ビット線）と副ビット線を設ける階層構造とし、各々のメモリセルを副ビット線に並列に接続したアレイ構成からなる。駆動単位を分割化することで、アレイマットの大型化に伴う読出し動作マージンの改善や高速化などを目的としたものである。なお詳細な構造は既に第１実施形態で説明したものと同様であるので、ここでは説明を省略する。なお、図４において、７１、７２、７３、７４は各々、第５〜第８の層間絶縁層、５１〜６３は引き出しコンタクトプラグである。また、７５は層間絶縁層、７６、７７は引き出しコンタクトプラグである。４３は、各階層のビット線を共通に接続するためのグローバルビット線である。層間絶縁層７５の下に図示されない基板が設けられている。
第５のスルーホール６５、第６のスルーホール６６、第７のスルーホール６７、第８のスルーホール６８およびその内部はそれぞれ、第１のスルーホール４、第２のスルーホール１３、第３のスルーホール２１、第４のスルーホール３０およびその内部と同様の構成を有する。
第５の抵抗変化層４４、第６の抵抗変化層４７、第７の抵抗変化層４８、第８の抵抗変化層６４はそれぞれ、第１の抵抗変化層５、第２の抵抗変化層１６、第３の抵抗変化層２２、第４の抵抗変化層３３と同様の構成を有する。
第５の電極層４５、第６の電極層４６、第７の電極層４９、第８の電極層５０はそれぞれ、第１の電極層６、第２の電極層１４、第３の電極層２３、第４の電極層３１と同様の構成を有する。
第６の配線３７、第７の配線３８、第８の配線３９、第９の配線４０はそれぞれ、第２の配線１１、第３の配線１７、第４の配線２８、第５の配線３４と同様の構成を有する。
本実施形態の不揮発性記憶装置の構成においては、図４に示すように、第１の配線３、第３の配線１７、第５の配線３４、第７の配線３８、第９の配線４０はＸ方向（紙面垂直方向）に延びるように形成され、ワード線としての機能（メモリセルを活性化し、読み出し、書き込みを可能な状態にする機能。すなわち、ワード線にデコーダーが接続され、デコーダーによりワード線が選択されると（電圧が印加されると）、ワード線に接続されたメモリセルが活性化されるという機能）を有する。一方、それらの上下のメモリセルのダイオード素子が集積化された第２の配線１１、第４の配線２８、第６の配線３７、第８の配線３９は、Ｙ方向（紙面横方向）に延びるように形成され、ビット線（副ビット線）としての機能（メモリセルとの間でデータの書き込み、読み出しを行うためのデータ線としての機能。ビット線にセンスアンプが接続され、センスアンプにてビット線電位が増幅され、デジタル信号として処理されるという機能）を有する。ビット線はＺ方向（積層方向）に重なるように（構成単位のそれぞれに属するビット線のそれぞれが厚み方向から見て重なり合うように）配置され、偶数層（基板側から数えて偶数番目の構成単位）のビット線である第４の配線２８、第８の配線３９のうち厚み方向から見て重なり合うものは引き出しコンタクトプラグ５７〜６３、および引き出し配線９１〜９５にて共通に接続され（互いに電極層により電気的に接続され）、グローバルビット線４３に引き出しコンタクトプラグ７７によって接続されたＦＥＴトランジスタに接続されている。選択スイッチ４２は該ＦＥＴトランジスタのゲート電極である。すなわち、図示されない基板と選択スイッチ４２とでＦＥＴトランジスタが構成される。また、奇数層（基板側から数えて奇数番目の構成単位）のビット線である第２の配線１１、第６の配線３７のうち厚み方向から見て重なり合うものは引き出しコンタクトプラグ５１〜５６、および引き出し配線９６〜９９にて共通に接続され（互いに電極層により電気的に接続され）、グローバルビット線４３に引き出しコンタクトプラグ７６によって接続されたＦＥＴトランジスタに接続されている。選択スイッチ４１は該ＦＥＴトランジスタのゲート電極である。すなわち、図示されない基板と選択スイッチ３７とでＦＥＴトランジスタが構成される。
なお、引き出しコンタクトプラグ５６、６３は、図中、グローバルビット線４３と交差しているが、実際には両者は交差部分では絶縁されている。
このような構成とすることにより、Ｘ方向に延びて複数の層に形成されたワード線と、Ｙ方向に延びてワード線間の各層に形成されたビット線との交点位置（立体交差点）にメモリセルが形成され、そして、Ｚ方向に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層及び奇数層のビット線は、選択スイッチ素子を付加することで、これに接続されるグローバルビット線との電気的な接続／非接続を切替制御される。すなわち、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができる不揮発性記憶装置を実現できる。
また、階層ビット線方式の特徴であるビット線を分割したこと、すなわち、配線長が長いグローバルビット線（主ビット線）と配線長の短い副ビット線を階層構造とすることで、この副ビット線が各アレイ面に配置されるので、各アレイ面でのビット線の長さが短くなる。この副ビット線にダイオード機能を有する配線層を集約することで、残りの配線長の長いワード線は、ダイオードの電極であるという制約に縛られることなく、より低抵抗な導電率を有する配線層を使用することができる。これにより、クロスポイントメモリの駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止するだけでなく、メモリの高速動作を実現することができる。
（第１実施形態の第１の製造方法）
次に、図５〜 図７を用いて本発明の第１実施形態の不揮発性記憶装置の第１の製造方法について説明する。
図５（ａ）は、基板１上に、所望のマスクを用いたパターニング（スパッタリングとマスクを用いたエッチング）によりストライプ形状の第１の配線３を形成する工程を示す断面図である。本実施形態の場合には、第１の配線３の主成分としてアルミニウムを用いうる。「ストライプ形状」とは、それぞれが所定の方向に延びるように互いに平行に複数の配線を形成することを言う。本工程では、基板１上に第１の方向に延びるように互いに平行に複数の第１の配線３が形成される。
次に、図５（ｂ）に示すように、基板１およびその上の第１の配線３を被覆するように第１の層間絶縁層２をスパッタリングにより基板１の全面に形成し、その表面をＣＭＰにより平坦化する。第１の層間絶縁層２の材料としては、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）が好適に用いられる。
次に、図５（ｃ）に示すように、第１の配線３上の第１の層間絶縁層２を貫通して第１の配線３に到達するように、所望のマスクを用いたパターニング（エッチング）によりそれぞれの第１の配線３の延びる方向（図８（ｃ）の紙面に垂直な方向）に沿って一定の配列ピッチ（間隔）で第１のスルーホール４を形成する。第１の配線３の幅が第１のスルーホール４より小さい場合には、マスク合わせずれの影響により第１の配線３と第１の抵抗変化層５の接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、第１の配線３の幅（図５（ｃ）における左右の幅：第１の配線３の長手方向を前後方向とするときの横幅）は第１のスルーホール４の下部開口の幅（図５（ｃ）における左右の幅：第１の配線３の長手方向を前後方向とするときの横幅）より大きい。これにより、第１の配線３は、第１のスルーホール４の下部開口の全面を覆いかつその周囲にはみ出す。
次に、図５（ｄ）に示すように、第１のスルーホール４内に第１の抵抗変化層５を埋め込み形成する。第１の抵抗変化層５としては酸化タンタルをスパッタリング法により形成しうる。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。第１のスルーホール４への埋め込みはＣＭＰプロセス、あるいはエッチバックプロセスを用いる。
次に、図５（ｅ）に示すように、さらにオーバ研磨あるいはエッチバックを行うことで、第１のスルーホール４内の第１の抵抗変化層５の一部を除去する。続いて、第１のスルーホール４内の上部に第１の電極層６を埋め込み形成する。第１の電極層６の材料には窒化タンタルを用いうる。上述の酸化タンタルと同様に、この窒化タンタルの成膜は、スパッタリング法で行いうる。また、埋め込みについては、ＣＭＰプロセスあるいはエッチバックプロセスを用いて形成することができる。
次に、図５（ｆ）に示すように、第１の半導体層７と導電層８と第２の半導体層１０とがこの順に積層されてなるストライプ形状の第２の配線１１を形成する。より具体的には本工程では、第１の層間絶縁層２上に第１の層間絶縁層の厚み方向から見て第１の方向と交差する第２の方向に延びるように互いに平行に複数の第２の配線１１が形成される。第２の配線１１は、所望のマスクを用いて、第１の電極層６に物理的に接しかつ第１の配線３と立体交差（たとえば直交）するように形成する。具体的には、第１の半導体層７の材料と導電層８の材料と第２の半導体層１０の材料とをスパッタリングを用いて積層した後、マスクを用いたエッチングにより、所望の形状の第２の配線１１をうる。このとき、第２の配線１１は第１の電極層６の上端面の全面を覆いかつその周囲にはみ出すように形成される。すなわち、第２の配線１１の幅（図５（ｆ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）は第１のスルーホール４の上部開口の幅（図５（ｆ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）より大きい。
本実施形態では、第１の電極層６、導電層８として窒化タンタル、第１の半導体層７、第２の半導体層１０としてＳｉＮを用いうる。ＳｉＮはスパッタリング法、ＣＶＤ法、ＡＬＤ法により形成することで、良好な絶縁性を有し、かつ緻密な薄膜を容易に形成できる。このようにして第１のダイオード素子９（ＭＳＭダイオード）を形成することができる。
次に、図６（ａ）に示すように、第１の層間絶縁層２およびその上の第２の配線１１を被覆するように第１の層間絶縁層２上に第２の層間絶縁層１２を形成する。第２の層間絶縁層１２は、第１の層間絶縁層２と同様の材料および方法により形成しうる。
次に、図６（ｂ）に示すように、所望のマスクを用いたパターニング（エッチング）により、第２の配線１１上の第２の層間絶縁層１２を貫通して第２の配線１１に到達するようにそれぞれの第２の配線の延びる方向（図６（ｂ）の左右方向）に沿って一定の配列ピッチ（間隔）で第２のスルーホール１３を形成する。第１のスルーホール４と同様な理由で、第２の配線１１の幅（図６（ｂ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）は第２のスルーホール１３の下部開口の幅（図６（ｂ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）より大きい。これにより、第２の配線１１（第２の半導体層１０）は、第２のスルーホール１３の下部開口の全面を覆いかつその周囲にはみ出す。また、第２のスルーホール１３のそれぞれの位置は、対応するそれぞれの第１のスルーホール４の直上が好ましい。セルレイアウトを微細化できる点と、クロスポイントメモリの上下のセルで対称性を維持して、回路動作のばらつきを抑制するためである。
次に、図６（ｃ）に示すように、第２のスルーホール１３の下面に第２の電極層１４をＣＭＰプロセス、あるいはエッチバックプロセスを用いて埋め込み形成する。これにより、導電層８、第２の半導体層１０、第２の電極層１４で第２のダイオード素子１５（ＭＳＭダイオード）が構成される。第１のダイオード素子９と第２のダイオード素子１５は第２の配線１１を挟んで対称に形成される。
次に、図６（ｄ）に示すように、第２のスルーホール１３内の第２の電極層１４の上に第２の抵抗変化層１６を埋め込み形成する。これらの形成方法については、図５（ｄ）で示したので、省略する。
次に、図７（ａ）に示すように、第２の層間絶縁層１２を貫通して第２の配線１１に接続される第１の引き出しコンタクトプラグ１８を形成する。第１の引き出しコンタクトプラグ１８はタングステンあるいは銅と、もしくはこれらの下層にチタン、窒化チタン、タンタル、窒化タンタルの組み合わせからなる材料を埋め込んだ積層構成からなる。第１の引き出しコンタクト１８は、第２のダイオード素子の半導体層１０を貫通して、第２の配線の導電層８に接続されている。オーミックなコンタクトを形成し、コンタクト不良を防止するためである。
最後に、図７（ｂ）に示すように、所望のマスクを用いたパターニング（スパッタリングとマスクを用いたエッチング）により、ストライプ形状の第３の配線１７と第１の引き出し配線１９とを形成する。より具体的には本工程では、第２の層間絶縁層１２上に第２の層間絶縁層の厚み方向から見て第２の方向と交差する第３の方向に延びるように互いに平行に複数の第３の配線１７が形成され、同時に第１の引き出し配線１９が形成される。第３の配線１７は、第２の抵抗変化層１６に物理的に接しかつ第２の配線１１と立体交差（例えば直交）するように形成する。このとき、第３の配線１７は第２のスルーホール１３の上部開口（第２の抵抗変化層１６の上端面）の全面を覆いかつその周囲にはみ出すように形成される。すなわち、第３の配線１７の幅（図７（ｂ）における左右の幅：第３の配線１７の長手方向を前後方向とするときの横幅）は第２のスルーホール１３の上部開口の幅（図７（ｂ）における左右の幅：第３の配線１７の長手方向を前後方向とするときの横幅）より大きい。また、第１の引き出し配線１９は第１の引き出しコンタクトプラグ１８と接続するように形成する。この後絶縁保護層（図示せず）を形成することで、図１に示すような本発明の第１実施形態の不揮発性記憶装置を製造することができる。
（第１実施形態の第２の製造方法）
次に、図８〜 図１０を用いて本発明の第１実施形態の不揮発性記憶装置の第２の製造方法について説明する。なお、第１の絶縁層２中に第１のスルーホール４を形成する工程を示した図８（ｄ）から、第２のスルーホール１３内に第２の抵抗変化層１６を埋め込み形成する工程を示した図１０（ａ）までの工程は、図５（ｃ）〜図６（ｄ）と同様であるので、ここでは説明を省略する。また配線、層間絶縁層、抵抗変化層、ダイオード素子、コンタクトに用いられた材料なども、本発明の第１実施形態の第１の製造方法の具体的態様で示したものと同様であるので、ここでは説明を省略する。
図８（ａ）は、基板１上に、第１の層間絶縁層２Ａを基板１の全面に形成した後に、所定の位置に後に第１の配線３を埋め込み形成するための溝３Ａを形成する工程を示す断面図である。この工程は、スパッタリングにより第１の層間絶縁層２Ａを形成した後に所望のマスクを用いたエッチングを行うことで実現しうる。
次に、図８（ｂ）に示すように、第１の配線３となる導電膜を形成した後にＣＭＰを用いるダマシンプロセスで、第１の配線３を形成する。ここでの第１の配線３の材料は、先端のＬＳＩプロセスで既に導入されている、より低抵抗で微細化に適したＣｕを主成分とする構成とする。
次に、図８（ｃ）に示すように、スパッタリングにより第１の配線３を被覆して第１の層間絶縁層２Ｂを第１の配線３の上端面および第１の層間絶縁層２Ａの上端面の全面に形成する。
図８（ｄ）〜図１０（ａ）は、第１の実施形態で述べた図５（ｃ）〜図６（ｄ）と同様のプロセスである。特筆すべきことは、第２の配線１１は所望のマスクを用いてエッチングで形成していることである。つまり、ダイオード素子の複数の構成要素が第２の配線１１に集積化（一体的に形成）されて積層構造となっている配線であり、なおかつその配線膜厚が薄膜化できる場合には、微細化に適するエッチングを用いてパターンを形成している。
次に、図１０（ｂ）に示すように、第２のスルーホール１３を被覆して第２の層間絶縁層１２上にスパッタリングにより第３の層間絶縁層２０Ａを形成した後に、第２の層間絶縁層１２及び第３の層間絶縁層２０Ａを貫通した第１の引き出しコンタクトプラグを埋め込み形成するための開口部１８Ａをマスクを用いたエッチングにより形成する。第１の引き出しコンタクトプラグを埋め込み形成するための開口部１８Ａは、第２の半導体層１０を貫通して、第２の配線の導電層８が露出するように形成される。オーミックなコンタクトを形成し、コンタクト不良を防止するためである。
次に、図１０（ｃ）に示すように、第３の層間絶縁層２０Ａ中の所定の位置に、第３の配線１７を埋め込み形成するための溝１７Ａと第１の引き出し配線を埋め込み形成するための溝１９Ａを、マスクを用いたエッチングにより形成する。溝１７Ａは第２のスルーホール１３中の第２の抵抗変化層１６の上端面の全面が露出するように形成され、溝１９Ａは第１の引き出しコンタクトプラグを埋め込み形成するための開口部１８Ａの上端面全面を含むように形成する。
最後に、図１０（ｄ）に示すように、第３の配線１７、第１の引き出し配線１９となる導電膜を形成した後にＣＭＰを用いるダマシンプロセスで、上述の溝１７Ａ、１９Ａ、開口部１８Ａを充填する。これにより、第３の配線１７、第１の引き出しコンタクトプラグ１８、第１の引き出し配線１９を形成する。ここでの配線（第３の配線１７、第１の引き出しコンタクトプラグ１８、第１の引き出し配線１９）の材料は、先端のＬＳＩプロセスで既に導入されている、より低抵抗で微細化に適したＣｕを主成分とする構成としうる。この後、絶縁保護層（図示せず）を形成することで、図１に示すような本発明の第１実施形態の不揮発性記憶装置を製造することができる。
なお、図３に示した４層構造のクロスポイント方の不揮発性記憶装置、および図４に示した８層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置についても、上述した第１の製造方法または第２の製造方法を同様に適用して積層化することで、４層、８層の積層構造を形成することができるのは明らかである。したがって、これらの場合の詳細な製法方法や工程図については省略する。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明は、ダイオード素子と抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関するものであり、メモリ容量が極めて大きい不揮発性メモリを実現することができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
１ 基板
２ 第１の層間絶縁層
２Ａ 第１の層間絶縁層（下層側）
２Ｂ 第１の層間絶縁層（上層側）
３ 第１の配線
３Ａ 第１の配線を埋め込み形成するための溝
４ 第１のスルーホール
５ 第１の抵抗変化層
６ 第１の電極層
７ 第１の半導体層
８ 導電層
９ 第１のダイオード素子（ＭＳＭダイオード）
１０ 第２の半導体層
１１ 第２の配線
１２ 第２の層間絶縁層
１３ 第２のスルーホール
１４ 第２の電極層
１５ 第２のダイオード素子（ＭＳＭダイオード）
１６ 第２の抵抗変化層
１７ 第３の配線
１７Ａ 第３の配線を埋め込み形成するための溝
１８ 第１の引き出しコンタクトプラグ
１８Ａ 第１の引き出しコンタクトプラグを埋め込み形成するための開口部
１９ 第１の引き出し配線
１９Ａ 第１の引き出し配線を埋め込み形成するための溝
２０ 第３の層間絶縁層
２０Ａ 第３の層間絶縁層（下層側）
２１ 第３のスルーホール
２２ 第３の抵抗変化層
２３ 第３の電極層
２４ 第３の半導体層
２５ 導電層
２６ 第３のダイオード素子（ＭＳＭダイオード）
２７ 第４の半導体層
２８ 第４の配線
２９ 第４の層間絶縁層
３０ 第４のスルーホール
３１ 第４の電極層
３２ 第４のダイオード素子（ＭＳＭダイオード）
３３ 第４の抵抗変化層
３４ 第５の配線
３５ 第２の引き出しコンタクトプラグ
３６ 第２の引き出し配線
３７ 第６の配線
３８ 第７の配線
３９ 第８の配線
４０ 第９の配線
４１ 選択スイッチ
４２ 選択スイッチ
４３ グローバルビット線

Claims (10)

  1. 基板と、
    前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、
    前記基板および前記複数の第１の配線の上に形成された第１の層間絶縁層と、
    前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、
    前記第１の層間絶縁層および前記複数の第２の配線の上に形成された第２の層間絶縁層と、
    前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に形成された複数の第３の配線と、を備え、
    前記第１の層間絶縁層には、前記第１の配線と前記第２の配線の立体交差点のそれぞれにおいて前記第１の層間絶縁層を貫通するように、複数の第１のスルーホールが形成され、
    前記第２の層間絶縁層には、前記第２の配線と前記第３の配線の立体交差点のそれぞれにおいて前記第２の層間絶縁層を貫通するように、複数の第２のスルーホールが形成され、
    前記第２の配線は第１の半導体層と導電層と第２の半導体層とがこの順に積層された構造を有し、
    さらに、
    第１の不揮発性記憶素子が、それぞれの前記第１のスルーホールの内部において前記第１の配線の上に第１の抵抗変化層と第１の電極層とがこの順に積層されることにより構成され、
    第２の不揮発性記憶素子が、それぞれの前記第２のスルーホールの内部において前記第２の配線の上に第２の電極層と第２の抵抗変化層とがこの順に積層され、前記第３の配線と接続されることにより構成され、
    前記第１の抵抗変化層と前記第２の抵抗変化層とはバイポーラ型の抵抗変化層であり、
    前記第１の電極層と前記第１の半導体層と前記導電層とで第１のＭＳＭダイオード素子が構成され、
    前記導電層と前記第２の半導体層と前記第２の電極層とで第２のＭＳＭダイオード素子が構成され、
    前記第２の配線は前記第１のスルーホールの一方の開口部を完全に覆いかつその外側にはみ出すように構成され、かつ前記第２のスルーホールの一方の開口部を完全に覆いかつその外側にはみ出すように構成されている、
    不揮発性記憶装置。
  2. 前記複数の第１の配線と前記第１の層間絶縁層と前記第１の不揮発性記憶素子と前記複数の第２の配線と前記第２の層間絶縁層と前記第２の不揮発性記憶素子とを有する構成単位が複数積層されてなる、請求項１に記載の不揮発性記憶装置。
  3. 前記第２の配線の長手方向の長さは、前記第１の配線の長手方向の長さおよび前記第３の配線の長手方向の長さの少なくとも一方より短い、請求項１に記載の不揮発性記憶装置。
  4. 前記第２の配線の厚みが、前記第１の配線の厚みおよび第３の配線の厚みの少なくとも一方より薄い、請求項１に記載の不揮発性記憶装置。
  5. 前記第１の配線を構成する材料の電気抵抗率および前記第３の配線を構成する材料の電気抵抗率の少なくとも一方は、前記第２の配線を構成する材料の電気抵抗率より低い、請求項１に記載の不揮発性記憶装置。
  6. 前記複数の第１の配線および前記複数の第３の配線がワード線機能を有し、
    前記複数の第２の配線がビット線機能を有し、
    前記構成単位のそれぞれに属する前記第２の配線のそれぞれが厚み方向から見て重なり合うように形成され、
    基板側から数えて偶数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続され、
    基板側から数えて奇数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続されている、
    請求項２に記載の不揮発性記憶装置。
  7. 基板上に第１の方向に延びるように互いに平行に複数の第１の配線を形成する工程と、
    前記基板および前記複数の第１の配線の上に第１の層間絶縁層を形成する工程と、
    それぞれの前記第１の配線の上に所定の間隔で並ぶように前記第１の層間絶縁膜を貫通する複数の第１のスルーホールを形成する工程と、
    前記第１のスルーホールの内部において前記第１の配線の上にバイポーラ型の抵抗変化層である第１の抵抗変化層と第１の電極層とをこの順に積層する工程と、
    前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に、かつ、前記第１の電極層の上端面の全面を覆いかつその外側にはみ出すように、第１の半導体層と導電層と第２の半導体層とがこの順に積層された構造を有する複数の第２の配線を、前記第１の電極層と前記第１の半導体層と前記導電層とで第１のＭＳＭダイオード素子が構成されるように形成する工程と、
    前記第１の層間絶縁層および前記複数の第２の配線の上に第２の層間絶縁層を形成する工程と、
    それぞれの前記第２の配線の上に所定の間隔で並びかつ前記第２の層間絶縁膜を貫通する複数の第２のスルーホールを、前記第２の配線が前記第２のスルーホールの一方の開口部を完全に覆いかつその外側にはみ出すように形成する工程と、
    前記第２のスルーホールにおいて前記第２の配線の上に第２の電極層とバイポーラ型の抵抗変化層である第２の抵抗変化層とをこの順に、かつ前記導電層と前記第２の半導体層と前記第２の電極層とで第２のＭＳＭダイオード素子が構成されるように積層する工程と、
    前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に、かつ、前記第２の抵抗変化層の上端面の全面を覆うように、複数の第３の配線を形成する工程と、を有する、
    不揮発性記憶装置の製造方法。
  8. 前記第１の配線を形成する工程は、前記第１の層間絶縁層に所望の溝を形成した後のＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであり、
    前記第２の配線を形成する工程は、第１の半導体層と導電層と第２の半導体層とをこの順に積層した後マスクを用いてエッチングするものであり、
    前記第３の配線を形成する工程は、前記第２の層間絶縁層に所望の溝を形成した後のＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものである、請求項７に記載の不揮発性記憶装置の製造方法。
  9. 前記第１の配線は前記第１のスルーホールの他方の開口部を完全に覆いかつその外側にはみ出すように構成され、
    前記第３の配線は前記第２のスルーホールの他方の開口部を完全に覆いかつその外側にはみ出すように構成されている、請求項１に記載の不揮発性記憶装置。
  10. 前記複数の第１のスルーホールを形成する工程は、前記第１の配線が前記第１のスルーホールの他方の開口部を完全に覆うとともにその外側にはみ出すように前記複数の第１のスルーホールを形成する工程を含み、
    前記複数の第３の配線工程は、前記第２の抵抗変化層の上端面の全面を覆うとともにその外側にはみ出すように前記複数の第３の配線を形成する工程を含む、請求項７に記載の不揮発性記憶装置の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5502339B2 (ja) * 2009-02-17 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP5144698B2 (ja) * 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
US9249498B2 (en) 2010-06-28 2016-02-02 Micron Technology, Inc. Forming memory using high power impulse magnetron sputtering
KR101753256B1 (ko) * 2010-10-14 2017-07-05 삼성전자주식회사 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법
US20120241710A1 (en) 2011-03-21 2012-09-27 Nanyang Technological University Fabrication of RRAM Cell Using CMOS Compatible Processes
KR20140053175A (ko) 2011-08-11 2014-05-07 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치 및 배선 형성용 지그
TWI503949B (zh) * 2011-11-18 2015-10-11 Chrongjung Lin 可變且可逆之電阻式記憶儲存單元及記憶儲存模組
US9276041B2 (en) * 2012-03-19 2016-03-01 Globalfoundries Singapore Pte Ltd Three dimensional RRAM device, and methods of making same
US9029829B1 (en) * 2012-05-02 2015-05-12 Adesto Technologies Corporation Resistive switching memories
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
JP2014082279A (ja) * 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
US9257484B2 (en) * 2013-01-30 2016-02-09 Kabushiki Kaisha Toshiba Non-volatile memory device and method of manufacturing the same
KR102155761B1 (ko) * 2014-01-02 2020-09-14 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
FR3050739B1 (fr) * 2016-05-02 2018-06-01 Stmicroelectronics (Rousset) Sas Procede de fabrication de cellules-memoires resistives
JP6829125B2 (ja) * 2017-03-23 2021-02-10 キオクシア株式会社 半導体記憶装置
JP2019054206A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 記憶装置
KR102682821B1 (ko) * 2019-01-25 2024-07-08 삼성전자주식회사 가변 저항 메모리 장치
JP6888641B2 (ja) * 2019-03-01 2021-06-16 Tdk株式会社 抵抗変化素子及びその製造方法
KR102706732B1 (ko) * 2019-04-08 2024-09-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US11694957B2 (en) * 2019-05-15 2023-07-04 Tokyo Electron Limited Programmable connection segment and method of forming the same
KR102668222B1 (ko) * 2019-05-22 2024-05-24 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
EP3823042A1 (en) 2019-11-12 2021-05-19 Imec VZW Bipolar selector device for a memory array
WO2021217493A1 (zh) * 2020-04-29 2021-11-04 华为技术有限公司 三维铁电存储器及电子设备

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6531371B2 (en) 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6717222B2 (en) * 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
US6778421B2 (en) 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
US7079442B2 (en) * 2002-08-02 2006-07-18 Unity Semiconductor Corporation Layout of driver sets in a cross point memory array
AU2003264480A1 (en) 2002-09-19 2004-04-08 Sharp Kabushiki Kaisha Variable resistance functional body and its manufacturing method
US7706167B2 (en) 2003-03-18 2010-04-27 Kabushiki Kaisha Toshiba Resistance change memory device
US7755934B2 (en) 2003-03-18 2010-07-13 Kabushiki Kaisha Toshiba Resistance change memory device
US7719875B2 (en) 2003-03-18 2010-05-18 Kabushiki Kaisha Toshiba Resistance change memory device
JP4377816B2 (ja) * 2003-03-18 2009-12-02 株式会社東芝 相変化メモリ装置
US7335906B2 (en) * 2003-04-03 2008-02-26 Kabushiki Kaisha Toshiba Phase change memory device
CA2500938A1 (en) * 2004-03-24 2005-09-24 Rohm And Haas Company Memory devices based on electric field programmable films
US20050212022A1 (en) 2004-03-24 2005-09-29 Greer Edward C Memory cell having an electric field programmable storage element, and method of operating same
US20050230724A1 (en) 2004-04-16 2005-10-20 Sharp Laboratories Of America, Inc. 3D cross-point memory array with shared connections
US7410838B2 (en) * 2004-04-29 2008-08-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication methods for memory cells
KR100657911B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
JP2006312590A (ja) 2005-05-06 2006-11-16 Sunstar Inc 口腔用組成物
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US20070009821A1 (en) 2005-07-08 2007-01-11 Charlotte Cutler Devices containing multi-bit data
US20070009201A1 (en) 2005-07-08 2007-01-11 Rohm And Haas Electronic Materials Llc Electric field programmable films and memory devices based thereon
CN1901092A (zh) * 2005-07-08 2007-01-24 罗门哈斯电子材料有限公司 包含多位数据的器件
KR100790043B1 (ko) * 2005-09-16 2008-01-02 가부시끼가이샤 도시바 상변화 메모리장치
US20070132049A1 (en) 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
KR100745761B1 (ko) 2006-02-07 2007-08-02 삼성전자주식회사 다이오드겸용 저항소자를 구비하는 상변화 램과 그 제조 및동작 방법
WO2007102341A1 (ja) * 2006-03-09 2007-09-13 Matsushita Electric Industrial Co., Ltd. 抵抗変化型素子、半導体装置、およびその製造方法
US7807995B2 (en) * 2006-07-27 2010-10-05 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US7391045B2 (en) * 2006-09-18 2008-06-24 Ovonyx, Inc. Three-dimensional phase-change memory
US7915656B2 (en) * 2006-10-24 2011-03-29 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
JP4577695B2 (ja) 2006-11-07 2010-11-10 エルピーダメモリ株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP4167298B2 (ja) 2006-11-20 2008-10-15 松下電器産業株式会社 不揮発性半導体記憶装置およびその製造方法
WO2009057262A1 (ja) * 2007-10-30 2009-05-07 Panasonic Corporation 不揮発性半導体記憶装置およびその製造方法
JP4598147B2 (ja) * 2007-12-10 2010-12-15 パナソニック株式会社 不揮発性記憶装置およびその製造方法
JP4531863B2 (ja) * 2008-11-19 2010-08-25 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置

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