JP2019054206A - 記憶装置 - Google Patents
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Abstract
【課題】集積度の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第1の方向及び第2の方向に直交する第3の方向に積層された複数のワード線と、第1の主ビット線を含み、第2の方向に伸長する複数の主ビット線と、第1と第2のトランジスタを含み、第1と第2のトランジスタの第1の方向のチャネル幅が複数の主ビット線の第1の方向の幅よりも広い複数のトランジスタと、第1の主ビット線に第1のトランジスタを間に挟んで電気的に接続される第1の副ビット線と、第1の主ビット線に第2のトランジスタを間に挟んで電気的に接続され第1の副ビット線に隣接する第2の副ビット線を含み、第1の副ビット線と第2の副ビット線を仮想的に結ぶ線分が第2の方向と交差し、第3の方向に伸長する複数の副ビット線を含む第1の副ビット線群と、複数のワード線と複数の副ビット線の間に設けられた抵抗変化層と、を備える。【選択図】図3
Description
実施形態は、記憶装置に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“0”、低抵抗状態をデータ“1”と定義すると、メモリセルは“0”と“1”の1ビットデータを記憶することが可能となる。抵抗変化型メモリの集積度を上げるために、メモリセルを立体的に配置した三次元構造を形成する場合がある。三次元構造を有する抵抗変化型メモリの更なる集積度の向上が期待される。
H.−Y.Chen et al."HfOx Based Vertical Resistive Random Access Memory for Cost−Effective Cross−Point Architecture without Cell Selector",Tech.Dig.IEDM,497−500,2012.
実施形態の目的は、集積度の向上が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第1の方向及び前記第1の方向に直交する第2の方向に平行な平板形状を有し、前記第1の方向及び前記第2の方向に直交する第3の方向に積層された複数のワード線を含む第1のワード線群と、第1の主ビット線を含み、前記第2の方向に伸長する複数の主ビット線と、第1のトランジスタと第2のトランジスタを含み、前記第1のトランジスタ及び前記第2のトランジスタの前記第1の方向のチャネル幅が前記主ビット線の前記第1の方向の幅よりも広く、少なくとも一部が前記第1のワード線群の前記複数のワード線と前記複数の主ビット線との間に設けられた複数のトランジスタと、前記第1の主ビット線に前記第1のトランジスタを間に挟んで電気的に接続される第1の副ビット線と、前記第1の主ビット線に前記第2のトランジスタを間に挟んで電気的に接続され前記第1の副ビット線に隣接する第2の副ビット線を含み、前記第1の副ビット線と前記第2の副ビット線を仮想的に結ぶ線分が前記第2の方向と交差し、前記第3の方向に伸長し、前記第1のワード線群の前記複数のワード線と交差し、それぞれが前記複数の主ビット線のいずれか1本に前記複数のトランジスタのいずれか1個を間に挟んで電気的に接続された複数の副ビット線を含む第1の副ビット線群と、前記第1のワード線群の前記複数のワード線のそれぞれと前記第1の副ビット線群の前記複数の副ビット線のそれぞれとの間に設けられた抵抗変化層と、を備える。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
なお、本明細書中、便宜上「上部」、又は、「下部」という用語を用いる場合がある。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法(Secondary Ion Mass Spectroscopy:SIMS)、エネルギー分散型X線分光法(Energy Dispersive X−ray Spectroscopy:EDX)により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡(Transmission Electron Microscope:TEM)を用いることが可能である。
以下、実施形態の記憶装置を、図面を参照して説明する。
(第1の実施形態)
第1の実施形態の記憶装置は、第1の方向及び第1の方向に直交する第2の方向に平行な平板形状を有し、第1の方向及び第2の方向に直交する第3の方向に積層された複数のワード線を含む第1のワード線群と、第1の主ビット線を含み、第2の方向に伸長する複数の主ビット線と、第1のトランジスタと第2のトランジスタを含み、第1のトランジスタ及び第2のトランジスタの第1の方向のチャネル幅が、複数の主ビット線の第1の方向の幅よりも広く、少なくとも一部が第1のワード線群の複数のワード線と複数の主ビット線との間に設けられた複数のトランジスタと、第1の主ビット線に第1のトランジスタを間に挟んで電気的に接続される第1の副ビット線と、第1の主ビット線に第2のトランジスタを間に挟んで電気的に接続され第1の副ビット線に隣接する第2の副ビット線を含み、第1の副ビット線と第2の副ビット線を仮想的に結ぶ線分が第2の方向と交差し、第3の方向に伸長し、第1のワード線群の複数のワード線と交差し、それぞれが複数の主ビット線のいずれか1本に複数のトランジスタのいずれか1個を間に挟んで電気的に接続された複数の副ビット線を含む第1の副ビット線群と、第1のワード線群の複数のワード線のそれぞれと第1の副ビット線群の複数の副ワード線のそれぞれとの間に設けられた抵抗変化層と、を備える。
第1の実施形態の記憶装置は、第1の方向及び第1の方向に直交する第2の方向に平行な平板形状を有し、第1の方向及び第2の方向に直交する第3の方向に積層された複数のワード線を含む第1のワード線群と、第1の主ビット線を含み、第2の方向に伸長する複数の主ビット線と、第1のトランジスタと第2のトランジスタを含み、第1のトランジスタ及び第2のトランジスタの第1の方向のチャネル幅が、複数の主ビット線の第1の方向の幅よりも広く、少なくとも一部が第1のワード線群の複数のワード線と複数の主ビット線との間に設けられた複数のトランジスタと、第1の主ビット線に第1のトランジスタを間に挟んで電気的に接続される第1の副ビット線と、第1の主ビット線に第2のトランジスタを間に挟んで電気的に接続され第1の副ビット線に隣接する第2の副ビット線を含み、第1の副ビット線と第2の副ビット線を仮想的に結ぶ線分が第2の方向と交差し、第3の方向に伸長し、第1のワード線群の複数のワード線と交差し、それぞれが複数の主ビット線のいずれか1本に複数のトランジスタのいずれか1個を間に挟んで電気的に接続された複数の副ビット線を含む第1の副ビット線群と、第1のワード線群の複数のワード線のそれぞれと第1の副ビット線群の複数の副ワード線のそれぞれとの間に設けられた抵抗変化層と、を備える。
図1は、第1の実施形態の記憶装置のブロック図である。図2は、第1の実施形態の記憶装置のメモリセルアレイの等価回路図である。第1の実施形態のメモリセルアレイは、メモリセルMCが立体的に配置された三次元構造を備える。第1の実施形態の記憶装置は、抵抗変化型メモリ100である。メモリセルMCは二端子の抵抗変化素子である。図2中、点線で囲まれた領域が1個のメモリセルMCに相当する。
図1に示すように、抵抗変化型メモリ100は、メモリセルアレイ210、ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、及び、制御回路221を備える。
図2に示すように、メモリセルアレイ210内には、複数のメモリセルMCが立体的に配置される。メモリセルアレイ210は、例えば、複数のワード線WLと複数のローカルビット線LBL(副ビット線)を備える。
複数のワード線WLは、x方向(第1の方向)及びx方向に直交するy方向(第2の方向)に平行に面状に設けられる。複数のワード線WLは、x方向及びy方向に直交するz方向(第3の方向)に積層される。
複数のローカルビット線LBLはz方向(第3の方向)に伸長する。ワード線WLとローカルビット線LBLは垂直に交差する。ワード線WLとローカルビット線LBLとの交差部に、メモリセルMCが配置される。
複数のワード線WLは、ローデコーダ回路214に電気的に接続される。複数のローカルビット線LBLは、センスアンプ回路215に電気的に接続される。複数のローカルビット線LBLとセンスアンプ回路215との間には選択トランジスタSTとグローバルビット線GBL(主ビット線)が設けられる。選択トランジスタSTにより、所望のローカルビット線LBLが選択され、選択されたローカルビット線LBLのデータがグローバルビット線GBLを経由してセンスアンプ回路215に転送される。
ローデコーダ回路214は、入力されたローアドレス信号に従ってワード線WLを選択する機能を備える。ワード線ドライバ回路212は、ローデコーダ回路214によって選択されたワード線WLに所定の電圧を印加する機能を備える。
カラムデコーダ回路217は、入力されたカラムアドレス信号に従ってローカルビット線LBLを選択する機能を備える。センスアンプ回路215は、カラムデコーダ回路217によって選択されたローカルビット線LBLに所定の電圧を印加する機能を備える。また、選択されたワード線WLと選択されたローカルビット線LBLとの間に流れる電流を検知して増幅する機能を備える。
制御回路221は、ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、制御回路221などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、制御回路221などの回路は、例えば、メモリセルアレイ210の周辺部に設けられる。ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、制御回路221などの回路は、例えば、メモリセルアレイ210の下部や上部に設けられても構わない。
図3は、第1の実施形態の記憶装置のメモリセルアレイ210の模式上面図である。図4は、第1の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図4は、図3のA−A’断面に相当する。図5は、第1の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図5は、図3のB−B’断面に相当する。
メモリセルアレイ210は、複数のワード線WL、複数のグローバルビット線GBL(主ビット線)、複数のローカルビット線LBL(副ビット線)、複数の選択トランジスタST(トランジスタ)、抵抗変化層10、層間絶縁層20を備える。選択トランジスタSTは、半導体層30、ゲート電極32、及び、図示しないゲート絶縁膜で構成される。メモリセルアレイ210は、第1のメモリ領域M1、第2のメモリ領域M2、第3のメモリ領域M3、第1のスペース領域S1、第2のスペース領域S2を有する。
以下、第1のメモリ領域M1に存在する複数のワード線WLを包括して第1のワード線群、第1のメモリ領域M1に存在する複数のローカルビット線LBLを包括して第1のローカルビット線群(第1の副ビット線群)と称する。また、第2のメモリ領域M2に存在する複数のワード線WLを包括して第2のワード線群、第2のメモリ領域M2に存在する複数のローカルビット線LBLを包括して第2のローカルビット線群(第2の副ビット線群)と称する。
図3は、メモリセルアレイ210内の、複数のワード線WL、複数のグローバルビット線GBL(主ビット線)、複数のローカルビット線LBL(副ビット線)、複数の選択トランジスタST(トランジスタ)の半導体層30の配置を示している。
ワード線WLはx方向及びy方向に平行な平板形状を有する。ワード線WLはz方向に積層される。積層されるワード線WLの間、及び、隣接するワード線WLの間は、層間絶縁層20で絶縁される。層間絶縁層20は、例えば、酸化シリコンである。
ワード線WLの製造を容易にする観点、ワード線WLの抵抗の適正化の観点等から、複数のワード線WLは、第1のメモリ領域M1内の第1のワード線群と、第2のメモリ領域M2内の第2のワード線群とに分割されている。第2のワード線群は、第1のワード線群に対してy方向に離間している。
ワード線WLは、導電性材料で形成される。ワード線WLは、例えば、金属である。ワード線WLは、例えば、窒化チタン(TiN)、又は、タングステン(W)である。
ローカルビット線LBLはz方向に伸長する。ローカルビット線LBLは、ワード線WLと交差する。ローカルビット線LBLはワード線WLと直交する。第1のメモリ領域M1に存在する複数のローカルビット線LBLが第1のローカルビット線群を構成する。また、第2のメモリ領域M2に存在する複数のローカルビット線LBLが第2のローカルビット線群を構成する。
ローカルビット線LBLは、導電性材料で形成される。ローカルビット線LBLは、例えば、金属である。ローカルビット線LBLは、例えば、窒化チタン(TiN)、又は、タングステン(W)である。
グローバルビット線GBLはy方向に伸長する。グローバルビット線GBLは、導電性材料で形成される。グローバルビット線GBL、例えば、金属である。グローバルビット線GBLは、例えば、窒化チタン(TiN)、又は、タングステン(W)である。
例えば、グローバルビット線GBLのx方向の幅は、グローバルビット線GBLの間隔よりも狭い。
選択トランジスタSTは、x方向及びy方向にアレイ状に配置される。選択トランジスタSTは、半導体層30、ゲート電極32、及び、図示しないゲート絶縁膜で構成される。半導体層30は半導体である。半導体層30は、例えば、多結晶シリコンである。半導体層30は、例えば、n型のソース領域、p型のチャネル領域、n型のドレイン領域を有する。選択トランジスタSTは、例えば、nチャネル型の電界効果トランジスタである。
半導体層30の一端は、グローバルビット線GBLに電気的に接続され、半導体層30の他端は、ローカルビット線LBLに電気的に接続される。例えば、n型のソース領域がグローバルビット線GBLに接続され、n型のドレイン領域がローカルビット線LBLに接続される。
複数の選択トランジスタSTの少なくとも一部は、第1のワード線群の複数のワード線WLと複数のグローバルビット線GBLとの間に設けられる。同様に、複数の選択トランジスタSTの別の一部は、第2のワード線群の複数のワード線WLと複数のグローバルビット線GBLとの間に設けられる。
第1のローカルビット線群の複数のローカルビット線LBLのそれぞれが、複数のグローバルビット線GBLのいずれか1本に接続される。複数の選択トランジスタSTのいずれか1個が、複数のローカルビット線LBLのそれぞれと、複数のグローバルビット線GBLのいずれか1本の間に挟まれる。
同様に、第2のローカルビット線群の複数のローカルビット線LBLのそれぞれが、複数のグローバルビット線GBLのいずれか1本に接続される。複数の選択トランジスタSTのいずれか1個が、複数のローカルビット線LBLのそれぞれと、複数のグローバルビット線GBLのいずれか1本の間に挟まれる。
抵抗変化層10は、第1のワード線群の複数のワード線WLのそれぞれと、第1のローカルビット線群の複数のローカルビット線LBLのそれぞれとの間に設けられる。同様に、抵抗変化層10は、第2のワード線群の複数のワード線WLのそれぞれと、第2のローカルビット線群の複数のローカルビット線LBLのそれぞれとの間に設けられる。
抵抗変化層10は、電圧の印加により、高抵抗状態と低抵抗状態の間を遷移する機能を有する。例えば、高抵抗状態をデータ“0”、低抵抗状態をデータ“1”と定義すると、メモリセルは“0”と“1”の1ビットデータを記憶することが可能となる。
抵抗変化層10の材料は、上記機能を実現する材料であれば、特に、限定されるものではない。抵抗変化層10は、例えば、単層の金属酸化物膜、複数の異なる金属酸化物の積層膜、又は、半導体膜と金属酸化物膜の積層膜である。
複数のグローバルビット線GBLは、第1のグローバルビット線GBL1(第1の主ビット線)と第2のグローバルビット線GBL2を含む。第2のグローバルビット線GBL2は第1のグローバルビット線GBL1とx方向(第1の方向)に隣り合っている。第1のローカルビット線群の複数のローカルビット線LBLは、第1のローカルビット線LBL1(第1の副ビット線)と第2のローカルビット線LBL2(第2の副ビット線)と第3のローカルビット線LBL3(第3の副ビット線)を含む。複数の選択トランジスタSTは、第1の選択トランジスタST1(第1のトランジスタ)と第2の選択トランジスタST2(第2のトランジスタ)と第3の選択トランジスタST3(第3のトランジスタ)を含む。第2のローカルビット線LBL2(第2の副ビット線)は、第1のローカルビット線LBL1(第1の副ビット線)に隣り合う。第2のローカルビット線LBL2と第3のローカルビット線LBL3は、x方向に(第1の方向)に隣り合う。第1のローカルビット線LBL1は、x方向(第1方向)において第2のローカルビット線LBL2と第3のローカルビット線LBL3の間にあり、y方向(第2の方向)において第2のローカルビット線LBL2及び第3のローカルビット線LBL3と異なる位置に配置されている。
第1のローカルビット線LBL1は第1のグローバルビット線GBL1に電気的に接続される。第1のローカルビット線LBL1と第1のグローバルビット線GBL1との間には、第1の選択トランジスタST1が挟まれる。第2のローカルビット線LBL2は第1のグローバルビット線GBL1に電気的に接続される。第2のローカルビット線LBL2と第1のグローバルビット線GBL1との間には、第2の選択トランジスタST2が挟まれる。第3のローカルビット線LBL3は、第2のグローバルビット線GBL2に電気的に接続される。第3のローカルビット線LBL3と第2のグローバルビット線GBL2との間には、第3の選択トランジスタST3が挟まれる。
第1のローカルビット線LBL1と第2のローカルビット線LBL2を仮想的に結ぶ線分(図3中の点線X)はy方向と交差する。言い換えれば、上記線分はy方向に伸長する第1のグローバルビット線GBL1に対して斜行する。上記線分とy方向との間の角度(図3中のθ)は、例えば、15度以上である。
第1のローカルビット線LBL1と第2のローカルビット線LBL2を仮想的に結ぶ線分とは、第1のローカルビット線LBL1と第2のローカルビット線LBL2のそれぞれの中央部を結ぶ線分である。「第1のローカルビット線LBL1と第2のローカルビット線LBL2のそれぞれの中央部」とは、より厳密に定義すれば、第1のローカルビット線LBL1と第2のローカルビット線LBL2のそれぞれのxy平面における幾何学的重心位置である。
1本のグローバルビット線GBLに接続される複数のローカルビット線LBLは、まっすぐではなく、ジグザグに配置されている。上記線分とy方向との間の角度(図3中のθ)が大きいほど、複数のローカルビット線LBLの配置のジグザグの度合いが大きくなる。いいかえると、第1のローカルビット線LBL1は第2のローカルビット線LBL2よりも第2のグローバルビット線GBL2に近い位置に配置されている。
第1の選択トランジスタST1及び第2の選択トランジスタST2のx方向のチャネル幅(図5中のw1)は、x方向の第1のグローバルビット線GBL1の幅(図5中のw2)よりも広い。例えば、第1の選択トランジスタST1及び第2の選択トランジスタST2のx方向のチャネル幅(図5中のw1)は、第1のグローバルビット線GBL1のx方向の幅(図5中のw2)の1.2倍以上である。
次に、第1の実施形態の記憶装置の作用及び効果について説明する。
抵抗変化型メモリの集積度を上げるために、メモリセルMCを立体的に配置した三次元構造を形成する。メモリセルMCの配置を三次元構造にした上で、更に、集積度を向上させることが期待される。
第1の実施形態の抵抗変化型メモリ100は、1本のグローバルビット線GBLに接続される複数のローカルビット線LBLをジグザグに配置する。この配置により、複数のローカルビット線LBLをまっすぐに配置する場合に比べ、隣接するローカルビット線LBL間のショートに対するマージンを大きくすることができる。したがって、ローカルビット線LBLのy方向の配置ピッチを縮小することが可能となり、抵抗変化型メモリの集積度を向上させることが可能となる。
抵抗変化型メモリ100の集積度を向上させる観点から、ジグザグの度合いが一定程度より大きいことが好ましい。この観点から、第1のローカルビット線LBL1と第2のローカルビット線LBL2を仮想的に結ぶ線分(図3中の点線X)とy方向との間の角度(図3中のθ)は、15度以上であることが好ましく、30度以上であることがより好ましい。
隣接するグローバルビット線GBLの間隔が、狭くなるとグローバルビット線GBLの間の寄生容量が増加し、例えば、メモリセルMCの読み出し速度又は書き込み速度等の動作速度が遅くなるおそれがある。また、動作速度を速くする観点から、選択トランジスタSTのオン電流を大きくすることが好ましい。
第1の実施形態の抵抗変化型メモリは、第1の選択トランジスタST1及び第2の選択トランジスタST2のx方向のチャネル幅(図5中のw1)が、第1のグローバルビット線GBL1のx方向の幅(図5中のw2)よりも広い。すなわち、選択トランジスタSTのx方向のチャネル幅が、グローバルビット線GBLのx方向の幅よりも広い。この構成により、グローバルビット線GBLの間の寄生容量を抑制しつつ、選択トランジスタSTのオン電流を大きくすることが可能となる。したがって、抵抗変化型メモリ100の動作速度の向上が可能となる。
また、選択トランジスタSTのx方向のチャネル幅を大きくすることにより、ローカルビット線LBLと選択トランジスタSTの半導体層30とのコンタクト面積を大きくすることが可能となる。コンタクト面積が大きくなることで、選択トランジスタSTのオン電流を大きくすることが可能となる。
また、選択トランジスタSTのx方向のチャネル幅を大きくすることにより、ローカルビット線LBLをジグザグに配置した場合でも、ローカルビット線LBLと選択トランジスタSTの半導体層30との接続が容易となる。
グローバルビット線GBLの間の寄生容量を抑制しつつ、選択トランジスタSTのオン電流を大きくする観点から、第1の選択トランジスタST1及び第2の選択トランジスタST2のx方向のチャネル幅(図5中のw1)が、第1のグローバルビット線GBL1のx方向の幅(図5中のw2)の1.2倍以上であることが好ましく、1.5倍以上であることがより好ましい。
また、グローバルビット線GBLの間の寄生容量を抑制する観点から、グローバルビット線GBLのx方向の幅は、グローバルビット線GBLの間隔よりも狭いことが好ましい。
以上、第1の実施形態の記憶装置によれば、抵抗変化型メモリの集積度の向上が可能となる。また、抵抗変化型メモリの動作速度の向上が可能となる。
(第2の実施形態)
第2の実施形態の記憶装置は、複数のトランジスタが第1のトランジスタ群、第2のトランジスタ群、第1のトランジスタ群と第2のトランジスタ群との間に位置する第3のトランジスタ群を有し、第3のトランジスタ群に含まれる複数のトランジスタが第1の副ビット線群の複数の副ビット線、及び、第2の副ビット線群の複数の副ビット線のいずれにも接続されず、第1のトランジスタ群、第2のトランジスタ群、及び、第3のトランジスタ群に含まれる複数のトランジスタの第1の方向の配置ピッチは同一であり、第1のトランジスタ群、第2のトランジスタ群、及び、第3のトランジスタ群に含まれる複数のトランジスタの第2の方向の配置ピッチは同一である点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。
第2の実施形態の記憶装置は、複数のトランジスタが第1のトランジスタ群、第2のトランジスタ群、第1のトランジスタ群と第2のトランジスタ群との間に位置する第3のトランジスタ群を有し、第3のトランジスタ群に含まれる複数のトランジスタが第1の副ビット線群の複数の副ビット線、及び、第2の副ビット線群の複数の副ビット線のいずれにも接続されず、第1のトランジスタ群、第2のトランジスタ群、及び、第3のトランジスタ群に含まれる複数のトランジスタの第1の方向の配置ピッチは同一であり、第1のトランジスタ群、第2のトランジスタ群、及び、第3のトランジスタ群に含まれる複数のトランジスタの第2の方向の配置ピッチは同一である点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。
図6は、第2の実施形態の記憶装置のメモリセルアレイ210の模式上面図である。図7は、第2の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図7は、図6のC−C’断面に相当する。
メモリセルアレイ210は、複数のワード線WL、複数のグローバルビット線GBL(主ビット線)、複数のローカルビット線LBL(副ビット線)、複数の選択トランジスタST(トランジスタ)、抵抗変化層10、層間絶縁層20を備える。選択トランジスタSTは、半導体層30、ゲート電極32、及び、図示しないゲート絶縁膜で構成される。メモリセルアレイ210は、第1のメモリ領域M1、第2のメモリ領域M2、第3のメモリ領域M3、第1のスペース領域S1、第2のスペース領域S2を有する。
以下、第1のメモリ領域M1に存在する複数のワード線WLを包括して第1のワード線群、第1のメモリ領域M1に存在する複数のローカルビット線LBLを包括して第1のローカルビット線群(第1の副ビット線群)と称する。また、第2のメモリ領域M2に存在する複数のワード線WLを包括して第2のワード線群、第2のメモリ領域M2に存在する複数のローカルビット線LBLを包括して第2のローカルビット線群(第2の副ビット線群)と称する。
また、選択トランジスタSTの内、第1のメモリ領域M1に存在する複数の選択トランジスタSTaを総称して第1のトランジスタ群と称する。選択トランジスタSTの内、第2のメモリ領域M2に存在する複数の選択トランジスタSTbを総称して第2のトランジスタ群と称する。選択トランジスタSTの内、第1のスペース領域S1に存在する複数の選択トランジスタSTcを総称して第3のトランジスタ群と称する。第3のトランジスタ群は、第1のトランジスタ群と第2のトランジスタ群との間に位置する。
図6は、メモリセルアレイ210内の、複数のワード線WL、複数のグローバルビット線GBL(主ビット線)、複数のローカルビット線LBL(副ビット線)、複数の選択トランジスタST(トランジスタ)の半導体層30の配置を示している。
第1のトランジスタ群に含まれる複数の選択トランジスタSTaは、第1のローカルビット線群の複数のローカルビット線LBLに電気的に接続される。第2のトランジスタ群に含まれる複数の選択トランジスタSTbは、第2のローカルビット線群の複数のローカルビット線LBLに電気的に接続される。
第3のトランジスタ群に含まれる複数の選択トランジスタSTcは、第1のローカルビット線群の複数のローカルビット線LBL、及び、第2のローカルビット線群の複数のローカルビット線LBLのいずれにも接続されない。第3のトランジスタ群に含まれる複数の選択トランジスタSTcは、トランジスタとして動作しない。第3のトランジスタ群に含まれる複数の選択トランジスタSTcは、ダミーの選択トランジスタSTである。
第1のトランジスタ群、第2のトランジスタ群、及び、第3のトランジスタ群に含まれる複数の選択トランジスタSTのx方向(第1の方向)の配置ピッチ及びy方向(第2の方向)の配置ピッチは同一である。すなわち、第1のトランジスタ群のx方向の配置ピッチ(図6中のPx1)、第2のトランジスタ群のx方向の配置ピッチ(図6中のPx2)、第3のトランジスタ群のx方向の配置ピッチ(図6中のPx3)は同一である。すなわち、Px1=Px2=Px3である。また、第1のトランジスタ群のy方向の配置ピッチ(図6中のPy1)、第2のトランジスタ群のy方向の配置ピッチ(図6中のPy2)、第3のトランジスタ群のy方向の配置ピッチ(図6中のPy3)は同一である。すなわち、Py1=Py2=Py3である。
また、第1のワード線群の複数のワード線WLのy方向(第2の方向)の幅(図6中のd1)と、第1のワード線群の複数のワード線WLと第2のワード線群の複数のワード線WLとの間隔(図6中のd2)との和(d1+d2)は、第1のトランジスタ群のy方向(第2の方向)の配置ピッチ(図6中のPy1)の整数倍である。言い換えれば、メモリセルアレイ210内の選択トランジスタSTは、y方向に一定のピッチで配置されている。
リソグラフィーやドライエッチングを用いて、膜等をパターニングする場合、形成するパターンに粗密があると、加工後の膜等の形状が不均一になるおそれがある。例えば、加工後の膜の側面のテーパ角や、膜の幅や間隔が不均一になるおそれがある。
第2の実施形態によれば、メモリセルMCが形成されない第1のスペース領域S1、及び、第2のスペース領域S2にも選択トランジスタSTが設けられる。したがって、例えば、選択トランジスタSTの半導体層30やゲート電極32をパターニングする際に、パターンの粗密に依存した形状の不均一性が生じにくい。したがって、選択トランジスタSTの特性が安定する。よって、特性の安定した抵抗変化型メモリが実現される。
以上、第2の実施形態の記憶装置によれば、第1の実施形態と同様、抵抗変化型メモリの集積度の向上が可能となる。また、第1の実施形態と同様、抵抗変化型メモリの動作速度の向上が可能となる。さらに、抵抗変化型メモリの動作特性の安定が可能となる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 抵抗変化層
100 抵抗変化型メモリ(記憶装置)
GBL グローバルビット線(主ビット線)
GBL1 第1のグローバルビット線(第1の主ビット線)
GBL2 第2のグローバルビット線(第2の主ビット線)
LBL ローカルビット線(副ビット線)
LBL1 第1のローカルビット線(第1の副ビット線)
LBL2 第2のローカルビット線(第2の副ビット線)
LBL3 第3のローカルビット線(第3の副ビット線)
ST 選択トランジスタ(トランジスタ)
ST1 第1の選択トランジスタ(第1のトランジスタ)
ST2 第2の選択トランジスタ(第2のトランジスタ)
WL ワード線
100 抵抗変化型メモリ(記憶装置)
GBL グローバルビット線(主ビット線)
GBL1 第1のグローバルビット線(第1の主ビット線)
GBL2 第2のグローバルビット線(第2の主ビット線)
LBL ローカルビット線(副ビット線)
LBL1 第1のローカルビット線(第1の副ビット線)
LBL2 第2のローカルビット線(第2の副ビット線)
LBL3 第3のローカルビット線(第3の副ビット線)
ST 選択トランジスタ(トランジスタ)
ST1 第1の選択トランジスタ(第1のトランジスタ)
ST2 第2の選択トランジスタ(第2のトランジスタ)
WL ワード線
Claims (6)
- 第1の方向及び前記第1の方向に直交する第2の方向に平行な平板形状を有し、前記第1の方向及び前記第2の方向に直交する第3の方向に積層された複数のワード線を含む第1のワード線群と、
第1の主ビット線を含み、前記第2の方向に伸長する複数の主ビット線と、
第1のトランジスタと第2のトランジスタを含み、前記第1のトランジスタ及び前記第2のトランジスタの前記第1の方向のチャネル幅が前記複数の主ビット線の前記第1の方向の幅よりも広く、少なくとも一部が前記第1のワード線群の前記複数のワード線と前記複数の主ビット線との間に設けられた複数のトランジスタと、
前記第1の主ビット線に前記第1のトランジスタを間に挟んで電気的に接続される第1の副ビット線と、前記第1の主ビット線に前記第2のトランジスタを間に挟んで電気的に接続され前記第1の副ビット線に隣接する第2の副ビット線を含み、前記第1の副ビット線と前記第2の副ビット線を仮想的に結ぶ線分が前記第2の方向と交差し、前記第3の方向に伸長し、前記第1のワード線群の前記複数のワード線と交差し、それぞれが前記複数の主ビット線のいずれか1本に前記複数のトランジスタのいずれか1個を間に挟んで電気的に接続された複数の副ビット線を含む第1の副ビット線群と、
前記第1のワード線群の前記複数のワード線のそれぞれと前記第1の副ビット線群の前記複数の副ビット線のそれぞれとの間に設けられた抵抗変化層と、
を備えた記憶装置。 - 前記第1の方向のチャネル幅は、前記複数の主ビット線の前記第1の方向の幅の1.2倍以上である請求項1記載の記憶装置。
- 前記線分と前記第2の方向との間の角度は15度以上である請求項1又は請求項2記載の記憶装置。
- 前記第1の方向及び前記第2の方向に平行な平板形状を有し、前記第3の方向に積層された複数のワード線を含み、前記第1のワード線群に対し前記第2の方向に離間した第2のワード線群と、
前記第3の方向に伸長し、前記第2のワード線群の前記複数のワード線と交差し、それぞれが前記複数の主ビット線のいずれか1本に前記複数のトランジスタのいずれか1個を間に挟んで電気的に接続された複数の副ビット線を含む第2の副ビット線群と、を更に備え、
前記複数のトランジスタが第1のトランジスタ群、第2のトランジスタ群、前記第1のトランジスタ群と前記第2のトランジスタ群との間に位置する第3のトランジスタ群を有し、
前記第1のトランジスタ群に含まれる複数のトランジスタが前記第1の副ビット線群の前記複数の副ビット線に電気的に接続され、前記第2のトランジスタ群に含まれる複数のトランジスタが前記第2の副ビット線群の前記複数の副ビット線に電気的に接続され、前記第3のトランジスタ群に含まれる複数のトランジスタが前記第1の副ビット線群の前記複数の副ビット線、及び、前記第2の副ビット線群の前記複数の副ビット線のいずれにも接続されず、
前記第1のトランジスタ群、前記第2のトランジスタ群、及び、前記第3のトランジスタ群に含まれる複数のトランジスタの前記第1の方向の配置ピッチは同一であり、前記第1のトランジスタ群、前記第2のトランジスタ群、及び、前記第3のトランジスタ群に含まれる複数のトランジスタの前記第2の方向の配置ピッチは同一である請求項1ないし請求項3いずれか一項記載の記憶装置。 - 前記第1のワード線群の前記複数のワード線の前記第2の方向の幅と、前記第1のワード線群の前記複数のワード線と前記第2のワード線群の前記複数のワード線との間隔との和は、前記第1のトランジスタ群に含まれる前記複数のトランジスタの前記第2の方向の配置ピッチの整数倍である請求項4記載の記憶装置。
- 第1の方向及び前記第1の方向に直交する第2の方向に平行な平板形状を有し、前記第1の方向及び前記第2の方向に直交する第3の方向に積層された複数のワード線と、
前記第2の方向に伸長する第1の主ビット線と、
前記第1の主ビット線と前記第1の方向に隣り合い、前記第2の方向に伸長する第2の主ビット線と、
前記第3の方向に伸長し、前記第1の主ビット線と電気的に接続される第2の副ビット線と、
前記第3の方向に伸長し、前記第2の副ビット線と前記第1の方向に隣り合い、前記第2の主ビット線と電気的に接続される第3の副ビット線と、
前記第3の方向に伸長し、前記第1の方向において前記2の副ビット線と前記第3の副ビット線との間に位置し、前記第2の方向において前記2の副ビット線及び前記第3の副ビット線と異なる位置に設けられ、前記第1の主ビット線と電気的に接続する第1の副ビット線と、
前記第1の主ビット線と前記第1の副ビット線の間に設けられ、前記第1の方向のチャネル幅が前記第1の主ビット線の前記第1の方向の幅より広い第1のトランジスタと、
前記第1の主ビット線と前記第2の副ビット線の間に設けられ、前記第1の方向のチャネル幅が前記第1の主ビット線の前記第1の方向の幅より広い第2のトランジスタと、
前記第2の主ビット線と前記第3の副ビット線の間に設けられ、前記第1の方向のチャネル幅が前記第2の主ビット線の前記第1の方向の幅より広い第3のトランジスタと、
前記ワード線と前記第1の副ビット線との間に設けられた第1の抵抗変化層と、
前記ワード線と前記第2の副ビット線との間に設けられた第2の抵抗変化層と、
前記ワード線と前記第3の副ビット線との間に設けられた第3の抵抗変化層と、
を備えた記憶装置。
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