CN101878529B - 非易失性存储装置及其制造方法 - Google Patents

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Abstract

本发明提供一种非易失性存储装置及其制造方法。非易失性存储装置的特征在于，具有：基板(1)；第一配线(3)；埋入形成在第一通孔(4)中的第一电阻变化元件(5)和第一二极管元件的下部电极(6)；与第一配线(3)正交且由依次叠层有第一二极管元件的半导体层(7)、导电层(8)、第二二极管元件的半导体层(10)而成的多个层构成的第二配线(11)；埋入形成在第二通孔(13)中的第二电阻变化元件(16)和第二二极管元件的上部电极(14)；以及第三配线(17)，第二配线(11)的导电层(8)起到作为第一二极管元件(9)的上部电极和第二二极管元件(15)的下部电极的作用。

Description

非易失性存储装置及其制造方法
技术领域
本发明涉及一种使用电阻变化层的交叉点型的非易失性存储装置，特别是涉及将二极管集成在配线层的结构。
背景技术
近年来、随着电子设备的数字技术的发展，为了保存音乐、图像、信息等数据，活跃进行着大容量且非易失性的存储装置的开发。例如以快闪式存储器(flash memory)为代表、非易失性存储装置已经在大量的领域中使用。但是，这种快闪式存储器可谓接近微细化的极限，作为快闪式存储器的下一代，正在开发相变存储器(PCRAM)、MRAM(磁阻式随机存储器)、FeRAM(铁电随机存储装置)等各种存储器。其中，使用因施加电脉冲而电阻值变化并持续保持该状态的材料的ReRAM(电阻式随机存储装置)因容易与通常的半导体工艺取得整合性、适合微细化的方面而受到关注。
例如公开有以微细化、大容量为目的的交叉点型的ReRAM(例如参照专利文献1)。该ReRAM在基板上形成有条状的下部电极，覆盖下部电极地在整个面上形成有有源层。作为有源层使用因电脉冲而电阻可逆变化的电阻变化层。在有源层之上，与下部电极正交地形成有条状的上部电极。这样，下部电极和上部电极夹着有源层交叉的区域构成存储部，下部电极和上部电极分别作为字线和位线的任一种起作用。通过形成这样的交叉点型结构，能够实现大容量化。
在为交叉点型ReRAM的情况下，当读取形成在交叉的交点处的电阻变化层的电阻值时，为了避开其他行或列的电阻变化层的影响，相对于电阻变化层串联插入二极管。
例如，公开有这样的ReRAM(参照专利文献2)，其具有：基板；形成在该基板上的下部电极；形成在下部电极上的电阻结构体；形成在电阻结构体上的二极管结构体；和形成在二极管结构体上的上部电极，其中，该基板包括：相互并行地隔开间隔排列的两个以上的位线；相互并行地隔开间隔而形成在与上述位线交叉的方向上的两个以上的字线；形成在位线和字线的交叉的位置处且形成在位线上的电阻结构体；和以与该电阻结构体和字线接触的方式形成在电阻结构体上的二极管结构体。
通过这样的结构，单位单元结构能够形成为一个二极管结构体和一个电阻结构体的连续层叠结构，阵列单元结构也能够简单地实现。
另外，作为共用配线的例子，公开有这样的结构(参照专利文献3)：在交叉点型结构的MRAM中共用字线，在该配线的上下对称地形成二极管元件、MTJ(Multi-tunnel Junction：多隧道结)元件。在此，通过在配线配置铂、在其上下配置硅，从而形成肖特基二极管。
专利文献1：日本专利特开2003-68984号公报
专利文献2：日本专利特开2006-140489号公报
专利文献3：美国专利第6879508号说明书
在上述专利文献1中公开有交叉点型结构，但是在该例子中，关于将二极管串联连接、及其具体结构完全没有公开或暗示。
相对于此，在专利文献2中公开有在下部电极上形成电阻结构体，并在该电阻结构体上形成二极管结构体，在该二极管结构体上形成上部电极的结构，并公开该二极管结构体通过由NiO、TiO2等构成的p型氧化物和n型氧化物形成。但是，该专利文献2中记载的二极管结构体由于以与电阻结构体相同的外形尺寸形成，所以难以增大二极管结构体的电流容量。当二极管的电流容量小时，存在不能充分流动写入所必要的电流，阻碍ReRAM的稳定动作的问题。
另外，在专利文献3中，形成由上下的存储器单元共用配线，在与配线的上下界面处形成肖特基二极管的结构，但是肖特基二极管仅能够在单方向上流动电流。在使用以因极性不同的电压而电阻变化的电阻变化膜为元件膜的ReRAM的情况下，需要在双方向上流动电流。另外，在使用能够双方向流动电流的MSM(金属-半导体-金属)二极管的情况下，存在构成元件的要素增加，制造方法变得复杂的问题。在该专利文献3中，关于该问题以及具体的结构完全没有公开或暗示。
本申请人在本发明之前，提出过通过将二极管元件的一部分组合于交叉点的上层配线，从而使二极管元件的有效面积比电阻元件的面积大的交叉点结构(日本专利申请2006-312590号)，在组合有二极管元件和电阻变化层的交叉点型结构中也能够确保充分的电流容量，实现能够稳定动作的ReRAM。
但是，该结构虽然在配线结构的一部分集成二极管元件，但在电阻变化膜的电极材料、二极管的电极材料、配线材料使用与各自相适的导电性材料的情况下，交叉点的存储器单元的构成要素依然多。当存储器单元的构成要素多时，存在制造方法变得复杂，微细化困难的问题。
发明内容
本发明是鉴于上述新问题而完成的，其目的在于提供一种非易失性存储装置，该非易失性存储装置在组合有二极管元件和电阻变化层的交叉点型结构中能够确保充分的电流容量，进一步活用阶层位线结构的特征，形成在偶数层的配线共用上下的存储器单元的二极管元件的电极的结构，从而使得制造方法容易且适于微细化。
为了实现上述目的，本发明的非易失性存储装置的特征在于，包括：基板；形成在上述基板上的相互平行地形成的多个第一配线；形成在上述基板和上述第一配线上的第一层间绝缘层；形成于上述第一配线之上的上述第一层间绝缘层的第一存储器单元孔；形成在上述第一存储器单元孔的内部，与上述第一配线连接的第一电阻变化层；形成在上述第一存储器单元孔的内部，并形成在上述第一电阻变化层上的第一二极管元件的下部电极；相互平行地形成的多个第二配线，该第二配线覆盖上述下部电极的上表面，并且形成在上述第一层间绝缘层上，与上述第一配线正交，且由依次叠层有上述第一二极管元件的半导体层、导电层、第二二极管元件的半导体层的多层构成；形成在上述第二配线和上述第一层间绝缘层上的第二层间绝缘层；贯通上述第二配线上的上述第二层间绝缘层而形成的第二存储器单元孔；形成在上述第二存储器单元孔的内部，与上述第二配线连接的第二二极管元件的上部电极；形成在上述第二存储器单元孔的内部，与上述第二二极管元件的上部电极连接的第二电阻变化层；和相互平行地形成的多个第三配线，该第三配线覆盖上述第二电阻变化层的上表面，并且形成在上述第二层间绝缘层上，与上述第二配线正交。
另外，本发明的非易失性存储装置包括：基板；在上述基板上以在第一方向上延伸的方式相互平行地形成的多个第一配线；形成在上述基板和上述多个第一配线上的第一层间绝缘层；在上述第一层间绝缘层之上，以在从上述第一层间绝缘层的厚度方向看时在与上述第一方向交叉的第二方向上延伸的方式相互平行地形成的多个第二配线；形成在上述第一层间绝缘层和上述多个第二配线之上的第二层间绝缘层；和在上述第二层间绝缘层之上，以在从上述第二层间绝缘层的厚度方向看时在与上述第二方向交叉的第三方向上延伸的方式相互平行地形成的多个第三配线，在上述第一层间绝缘层，在上述第一配线和上述第二配线的各立体交叉点(异面交叉点)以贯通上述第一层间绝缘层的方式形成有多个第一通孔，在上述第二层间绝缘层，在上述第二配线和上述第三配线的各立体交叉点以贯通上述第二层间绝缘层的方式形成有多个第二通孔，上述第二配线具有依次叠层有第一半导体层、导电层和第二半导体层的结构，并且，第一非易失性存储元件通过在各上述第一通孔的内部在上述第一配线之上依次叠层第一电阻变化层和第一电极层而构成，第二非易失性存储元件通过在各上述第二通孔的内部在上述第二配线之上依次叠层第二电极层和第二电阻变化层而构成。
在这样的结构中，第二配线的导电层能够起到第一二极管元件的上部电极、第二二极管元件的下部电极和原本的配线层的导电层这三个功能。对于以往来说，需要设置第一二极管元件的上部电极和下部电极、第二二极管元件的上部电极和下部电极共四个电极，而在本结构中，除了将电阻变化元件的电极用于(兼用作)二极管元件的电极的情况外，能够集中到配线层的一个电极上。这样，能够削减工艺步骤数，降低工艺成本。
另外，第一二极管元件的半导体层和导电层的接触面比规定第一二极管元件的面积的下部电极大，第二二极管元件的半导体层和导电层的接触面也比规定第二二极管元件的面积的上部电极大。即，由于在半导体层和导电层的界面也向由各电极规定的区域的外侧流动电流，所以能够提高各二极管元件的电流容量。由此，在组合有二极管元件和电阻变化层的交叉点型结构中能够确保充分的电流容量，并且形成共用上下存储器单元的二极管元件的电极的结构，从而能够提供制造方法容易且能够微细化的非易失性存储装置。
在上述非易失性存储装置中可以形成如下所述的结构：上述第一通孔以其两端的开口部完全被上述第一配线和上述第二配线覆盖的方式形成，上述第二通孔以其两端的开口部完全被上述第二配线和上述第三配线覆盖的方式形成。
在上述非易失性存储装置中可以形成如下所述的结构：具有上述多个第一配线、上述第一层间绝缘层、上述第一非易失性存储元件、上述多个第二配线、上述第二层间绝缘层和上述第一非易失性存储元件的构成单位叠层有多个。
在这样的结构中，例如在4层的交叉点存储器结构中，具有二极管功能的配线层能够集中到2层，在8层的交叉点存储器结构中，具有二极管功能的配线层能够集中(即集约)到4层。即，在多层结构中，能够将具有二极管功能的配线层集约到大约一半。即、剩余的配线能够配置通常的LSI工艺中使用的配线层。由此，能够实现一种大容量的非易失性存储装置，其为组合二极管元件和电阻变化层而成的交叉点型结构，能够确保充分的电流容量，并且能够抑制工艺复杂、高成本。
在上述的非易失性存储装置中，也可以采用如下方式：上述第二配线的长度方向的长度比上述第一配线的长度方向的长度和上述第三配线的长度方向的长度中的至少一个短。
在这样的结构中，即使电阻率高的材料也能够自由选择适于二极管功能的电极材料。通过缩短第二配线，能够防止用于驱动交叉点存储器的电路与存储器单元之间的配线的信号延迟、由配线电阻引起的向存储器单元施加的电压的不足。
在上述非易失性存储装置中，也可以采用如下方式：上述第二配线的厚度比上述第一配线的厚度和第三配线的厚度中的至少一个薄。
通过这样的结构，即使对于难以进行加工·研磨的材料也能够自由选择适于二极管功能的电极材料。另外，通过减下第二配线的膜厚，基于加工、研磨的图案形成(patterning)变得容易，能够使存储器单元更微细化。
在上述非易失性存储装置中，也可以采用如下方式：构成上述第一配线的材料的电阻率和构成上述第三配线的材料的电阻率中的至少一个比构成上述第二配线的材料的电阻率低。
在这样的结构中，由于具有二极管功能的配线层能够集约到第二配线，因此剩余的第一和第三配线不受作为二极管的电极这样的制约，能够使用具有更低电阻的电导率的配线层。由此，不仅能够防止用于驱动交叉点存储器的电路与存储器单元之间的配线的延迟、由配线电阻引起的对存储器单元施加的电压的不足，还能够实现存储器的高速动作。
在叠层有上述构成单位的非易失性存储装置中，也可以采用如下方式：上述多个第一配线和上述多个第三配线具有字线功能(译码器与使存储器单元活性化，成为能够读出、写入的状态的字线连接，通过译码器选择字线时(施加电压时)，与字线连接的存储器单元被活性化)，上述多个第二配线具有位线功能(读出放大器与位线连接，该位线用于在其与存储单元之间进行数据的写入、读出，通过读出放大器放大位线电位，作为数字信号进行处理)，属于各上述构成单位的各上述第二配线以从厚度方向看时相互重叠的方式形成，从基板侧数属于第偶数个上述构成单位的第二配线中从厚度方向看时重叠的部分(第二配线)相互电连接，从基板侧数属于第奇数个上述构成单位的第二配线中从厚度方向看时重叠的部分(第二配线)相互电连接。
在这样的结构中，存储器单元形成于在X方向上延伸且形成于多层的位线、和在Y方向上延伸且形成于位线间的各层的字线的交点位置处。而且，对于在Z方向(厚度方向)上一致的每个位线组，字线共用的多个基本阵列面在Y方向上并排配置。即，实现所谓的多层交叉点结构。而且，在各基本阵列面，叠层结构中的偶数层的位线和奇数层的位线分别共用连接，共用连接的偶数层以及奇数层的位线通过附加选择开关元件，从而切换控制相对于与此连接的全局(global)位线的电连接/非连接。即，实现阶层位线方式。由此，能够提供不会极度招致布置(lay out)面积的增大，能够减小阵列大小的非易失性存储装置。
本发明的非易失性存储装置的制造方法包括：在基板上形成相互平行地形成的多个第一配线的工序；在上述基板和第一配线上形成第一层间绝缘层的工序；在上述第一配线上且上述第一层间绝缘层的规定的位置形成第一存储器单元孔的工序；在上述第一存储器单元孔中埋入形成第一电阻变化层的工序；在上述第一存储器单元孔中的上述第一电阻变化层上进一步埋入形成第一二极管元件的下部电极的工序；形成多个第二配线的工序，该第二配线覆盖上述下部电极的上表面，并且在上述第一层间绝缘层上与上述第一配线正交且相互平行地形成，且由依次叠层有上述第一二极管元件的半导体层、导电层、第二二极管元件的半导体层的多层构成；在上述第二配线和上述第一层间绝缘层上形成第二层间绝缘层的工序；在上述第二配线上且上述第二层间绝缘层的规定的位置形成第二存储器单元孔的工序；在上述第二存储器单元孔中埋入形成第二二极管元件的上部电极的工序；在上述第二存储器单元孔中的上述上部电极上进一步埋入形成第二电阻变化层的工序；和形成多个第三配线的工序，该第三配线覆盖上述第二电阻变化层的上表面，并且在上述第二层间绝缘层上与上述第二配线正交且相互平行地形成。
另外，本发明的非易失性存储装置的制造方法包括：在基板上以在第一方向上延伸的方式相互平行地形成多个第一配线的工序；在上述基板和上述多个第一配线之上形成第一层间绝缘层的工序；在各上述第一配线之上以按规定的间隔排列的方式形成贯通上述第一层间绝缘膜的多个第一通孔的工序；在上述第一通孔的内部在上述第一配线之上依次叠层第一电阻变化层和第一电极层的工序；在上述第一层间绝缘层之上形成多个第二配线的工序，该第二配线以在从上述第一层间绝缘层的厚度方向看时在与上述第一方向交叉的第二方向上延伸的方式相互平行地且覆盖上述第一电极层的上端面的整个面地形成，具有依次叠层有第一半导体层、导电层和第二半导体层的结构；在上述第一层间绝缘层和上述多个第二配线之上形成第二层间绝缘层的工序；在各个上述第二配线之上形成按规定的间隔排列且贯通上述第二层间绝缘膜的多个第二通孔的工序；在上述第二通孔在上述第二配线之上依次叠层第二电阻变化层和第二电极层的工序；和在上述第二层间绝缘层之上形成多个第三配线的工序，该第三配线以在从上述第二层间绝缘层的厚度方向看时在与上述第二方向交叉的第三方向上延伸的方式相互平行地且覆盖上述第二电极层的上端面的整个面地形成。
在这样的制造方法中，能够一并形成第一二极管元件的半导体层、具有第一二极管元件的上部电极、第二二极管元件的下部电极和原本(本来)的配线层的导电层的功能的导电层、以及第二二极管元件的半导体层。通过以上的制造方法，能够形成一种组合有二极管元件和电阻变化层的交叉点型结构，该结构能够确保充分的电流容量，并且形成共用上下存储器单元的二极管元件的电极，由此能够提供制适于微细化的非易失性存储装置。
在上述制造方法中，也可以为如下方式：形成上述第一配线的工序是通过使用在上述第一层间绝缘层形成所希望的槽后的CMP法在上述槽的内部埋入配线材料的镶嵌(Damascene)工艺进行的工序，形成上述第二配线的工序是依次叠层第一半导体层、导电层和第二半导体层后使用掩模进行蚀刻的工序，形成上述第三配线的工序是通过使用在上述第二层间绝缘层形成所希望的槽后的CMP法在上述槽的内部埋入配线材料的镶嵌工艺进行的工序。
在这样的制造方法中，由具有二极管功能的叠层结构构成的第二配线能够通过适于加工叠层结构的蚀刻形成。另外，关于优选形成低电导率的配线材料的第一配线和第三配线，能够通过与通常的微细化对应的在LSI工艺的配线中使用的镶嵌工艺形成。即，通过选择与目的对应的制造方法，能够实现适于微细化的非易失性存储装置。
本发明的上述目的、其他目的、特征以及优点参照附图，根据以下的优选实施方式的详细说明变得明确。
(发明的效果)
本发明通过采用上述的结构，能够起到如下所述的显著效果：在组合有二极管元件和电阻变化层的交叉点型结构中能够确保充分的电流容量；另外，活用阶层位线结构的特征，形成在叠层结构的偶数层的配线共用上下存储器单元的二极管元件的电极的结构，从而实现制造方法容易且适于微细化的非易失性存储装置。
附图说明
图1是本发明的第一实施方式的二层结构的交叉点存储器的结构剖面图。
图2是本发明的第一实施方式的二层结构的交叉点存储器的平面图。
图3是本发明的第二实施方式的四层结构的交叉点存储器的结构剖面图。
图4是本发明的第三实施方式的阶层位线结构的八层交叉点存储器的结构剖面图。
图5是说明本发明的第一实施方式的二层结构的交叉点存储器的第一制造方法的工序剖面图，图5(a)是表示在基板上形成第一配线的工序的图，图5(b)是表示形成第一层间绝缘层的工序的图，图5(c)是表示在第一层间绝缘层形成多个第一通孔(through hole)的工序的图，图5(d)是表示在各第一通孔内埋入形成第一电阻变化层的工序的图，图5(e)是表示在各第一通孔内埋入形成第一电极层的工序的图，图5(f)是表示形成第二配线的工序的图。
图6是说明本发明的第一实施方式的二层结构的交叉点存储器的第一制造方法的工序剖面图，图6(a)是表示形成第二层间绝缘层的工序的图，图6(b)是表示形成第二通孔的工序的图，图6(c)是表示在各第二通孔内埋入形成第二电极层的工序的图，图6(d)是表示在各第二通孔内埋入形成第二电阻变化层的工序的图。
图7是说明本发明的第一实施方式的二层结构的交叉点存储器的第一制造方法的工序剖面图，图7(a)是表示第一引出接触塞式部件的工序的图，图7(b)是表示形成第三配线和第一引出配线的工序的图。
图8是说明本发明的第一实施方式的二层结构的交叉点存储器的第二制造方法的工序剖面图，图8(a)是表示在基板上形成第一层间绝缘层和槽的工序的图，图8(b)是表示通过镶嵌工艺形成第一配线的工序的图，图8(c)是表示形成第一层间绝缘层的工序的图，图8(d)是表示在第一层间绝缘层形成多个第一通孔的工序的图，图8(e)是表示在各第一通孔内埋入形成第一电阻变化层的工序的图，图8(f)是表示在各第一通孔内埋入形成第一电极层的工序的图。
图9是说明本发明的第一实施方式的二层结构的交叉点存储器的第二制造方法的工序剖面图，图9(a)是表示形成第二配线的工序的图，图9(b)是表示形成第二层间绝缘层的工序的图，图9(c)是表示形成第二通孔的工序的图，图9(d)是表示在各第二通孔内埋入形成第二电极层的工序的图。
图10是说明本发明的第一实施方式的二层结构的交叉点存储器的第二制造方法的工序剖面图，图10(a)是表示在各第二通孔内埋入形成第二电阻变化层的工序的图，图10(b)是表示形成第三层间绝缘层后形成用于埋入形成第一引出接触塞式部件的开口部的工序的图，图10(c)是表示形成用于埋入形成第三配线和第一引出配线的槽的工序的图，图10(d)是表示通过镶嵌工艺形成第三配线、第一引出接触塞式部件和第一引出配线的工序的图。
附图标记说明
1基板
2第一层间绝缘层
2A第一层间绝缘层(下层侧)
2B第一层间绝缘层(上层侧)
3第一配线
3A用于埋入形成第一配线的槽
4第一通孔
5第一电阻变化层
6第一电极层
7第一半导体层
8导电层
9第一二极管元件(MSM二极管)
10第二半导体层
11第二配线
12第二层间绝缘层
13第二通孔
14第二电极层
15第二二极管元件(MSM二极管)
16第二电阻变化层
17第三配线
17A用于埋入形成第三配线的槽
18第一引出接触塞式部件
18A用于埋入形成第一引出接触塞式部件的开口部
19第一引出配线
19A用于埋入形成第一引出配线的槽
20第三层间绝缘层
20A第三层间绝缘层(下层侧)
21第三通孔
22第三电阻变化层
23第三电极层
24第三半导体层
25导电层
26第三二极管元件(MSM二极管)
27第四半导体层
28第四配线
29第四层间绝缘层
30第四通孔
31第四电极层
32第四二极管元件(MSM二极管)
33第四电阻变化层
34第五配线
35第二引出接触塞式部件
36第二引出配线
37第六配线
38第七配线
39第八配线
40第九配线
41选择开关
42选择开关
43全局位线(global bit line)
具体实施方式
以下，参照附图说明本发明的实施方式。另外，对于相同的要素使用相同的附图标记，存在省略其说明的情况。另外，关于存储部等的形状，是示意性的表示，其个数等也是易图示的个数。
(第一实施方式)
图1是表示本发明的第一实施方式的二层结构的交叉点型的非易失性存储装置的概略结构的一例的侧面剖面图。本实施方式的非易失性存储装置包括：基板1；形成在该基板1上的条形状的第一配线3；覆盖第一配线3地形成在基板1上的第一层间绝缘层2；以与第一配线3正交的方式形成在第一层间绝缘层2上的条形状的第二配线11；覆盖第二配线11地形成在第一层间绝缘层3上的第二层间绝缘层12；形成在第二层间绝缘层12上的条形状的第三配线17。
更详细而言，本实施方式的非易失性存储装置具有：基板1；在基板1之上以构成与基板1的主面平行的第一平面并且分别在第一方向上延伸的方式相互平行地形成的多个第一配线3；在基板1和多个第一配线3之上(以覆盖它们的方式)、且以上表面与基板1的主面平行的方式形成的第一层间绝缘层2；在第一层间绝缘层2之上以构成与第一平面平行的第二平面并且分别在从第一层间绝缘层2的厚度方向上看时在与第一方向交叉(图1的例中正交)的第二方向上延伸的方式相互平行地形成的多个第二平行11；在第一层间绝缘层2和多个第二配线11之上(以覆盖它们的方式)、且以上表面与基板1的主面平行的方式形成的第二层间绝缘层12；在第二层间绝缘层12之上以构成与第二平面平行的第三平面且分别在从第二层间绝缘层12的厚度方向(与第一层间绝缘层2的厚度方向相同)看时在与第二方向交叉(图1的例中正交)的第三方向上延伸的方式相互平行地形成的多个第三配线17。第一配线3和第二配线11相互立体交叉，第二配线11和第三配线17相互立体交叉。
第二配线11依次叠层有第一半导体层7(第一二极管元件的半导体层)、导电层8和第二半导体层10(第二二极管元件的半导体层)。第一半导体层7、导电层8和第二半导体层在从厚度方向(叠层的方向、以下相同)看时均具有相同的形状。第一半导体层7以连接多个第一通孔4的方式构成。第二半导体层10以连接多个第二通孔13的方式构成。
在第一配线3和第二配线11立体交叉的区域(立体交叉点)，以贯通第一层间绝缘层2的方式形成有第一通孔4(存储器单元孔)。在该第一通孔4中露出第一配线3，在其上以依次叠层的方式填充有第一电阻变化层5和第一电极层6(第一二极管元件9的下部电极)。通过该结构，第一电阻变化层5和第一电极层6将第一配线3和第二配线11电连接。在图1的例子中，第一配线3和第一电阻变化层5以物理(直接)连接的方式形成，第一电阻变化层5和第一电极层6以物理(直接)连接的方式形成，第一电极层6和第二配线11(第一半导体层7)以物理(直接)连接的方式形成。
在第二配线11和第三配线17立体交叉的区域(立体交叉点)，以贯通第二层间绝缘层12的方式形成有第二通孔13(存储器单元孔)。在该第二通孔13中露出第二配线11，在其上以依次叠层的方式填充有第二电极层14(第二二极管元件15的上部电极)和第二电阻变化层16。通过该结构，第二电极层14和第一电阻变化层16将第二配线11和第三配线17电连接。在图1的例子中，第二配线11(第二半导体层10)和第二电极层14以物理(直接)连接的方式形成，第二电极层14和第二电阻变化层16以物理(直接)连接的方式形成，第二电阻变化层16和第三配线17以物理(直接)连接的方式形成。
关于各第一通孔4，通过覆盖该第一通孔4的下部开口的整个面的第一配线3中从厚度方向看与第一通孔4的下部开口大致一致的区域、和埋入形成在该第一通孔4中的第一电阻变化层5以及第一电极层6构成第一电阻变化元件。即，在第一电阻变化元件中，第一电阻变化层5被第一配线3和第一电极层6夹持。
关于各第二通孔13，通过埋入形成在该第二通孔13中的第二电极层14和第二电阻变化层16、与覆盖该第二通孔13的上部开口的整个面的第三配线17中从厚度方向看与该第二通孔13的上部开口大致一致的区域构成第二电阻变化元件。即、在第二电阻变化元件中，第二电阻变化层16被第二电极层14和第三配线17夹持。
第一电阻变化元件和第二电阻变化元件具有通过对两侧的电极(电极层和配线)施加规定的电流或电压，使得电极间的电阻值发生变化的特性。该电阻值即使停止电流或电压的施加也会被保持。通过该特性，第一电阻变化元件和第二电阻变化元件能够用作用于保存数字数据的非易失性存储装置。
与各第一通孔4对应地，通过形成在该第一通孔4中的第一电极层6、覆盖该第一通孔4的上部开口的整个面的第一半导体层7中从厚度方向看与该第一通孔4的上部开口大致一致的区域、和覆盖该第一通孔4的上部开口的整个面的第二配线11中所包含的导电层8中从厚度方向看与该第一通孔4的上部开口部大致一致的区域构成第一二极管元件9(MSM二极管)。即，在第一二极管元件9中，第一半导体层7被第一电极层6和导电层8夹持。
与各第二通孔13对应地，通过覆盖该第二通孔13的下部开口的整个面的第二配线11所包含的导电层8中从厚度方向看与该第二通孔13的上部开口大致一致的区域、覆盖该第二通孔13的下部开口的整个面的第二半导体层10中从厚度方向看与该第二通孔13的下部开口大致一致的区域、和形成在该第二通孔13中的第二电极层14构成第二二极管元件15(MSM二极管)。即，在第二二极管元件15中，第二半导体层10被导电层8和第二电极层14夹持。
导电层8起到作为第一二极管元件9的上部电极、第二二极管元件10的下部电极和第二配线11的导电层的这三个作用。第一二极管元件9和第二二极管元件15在第二配线11的上下两侧对称形成。第二配线11经由贯通第二层间绝缘层12形成的第一引出接触塞式部件18而与第一引出配线19连接。即，第二配线11的导电层8和第一引出配线19经由贯通第二层间绝缘层12和第二半导体层10的第一引出接触塞式部件18而电连接。
通过二极管元件，能够抑制通过相邻的存储器单元(由一个电阻变化元件和一个二极管元件构成)的漏电流(串扰泄漏)。另外，肖特基二极管由于多数载流子是支配性的，所以能够增大存储器单元的电流容量，并且能够进行高度动作。另外，第一电阻变化元件和第二电阻变化元件优选相对于第二配线11上下对称地形成。这是因为第二配线兼用作上下的存储器单元的位线。
在此，所谓的二极管元件包括所谓的一般的二极管元件(具有如下特性，即，相对于单方向的极性的电压显现非线性的电流特性，但相对于相反极性的电压实质上不流动电流的特性的元件)和双方向型的电流限制元件(相对于正负任一种电压都显现非线性的电流特性的元件、双方向二极管)。非线性的电流特性是指：在电压的绝对值低的区域(低电压区域)电阻值大、在电压的绝对值高的区域(高电压区域)电阻值小。
在此，在第一二极管元件9和第二二极管元件15中，作为电极材料(导电层8和/或第一电极层6和/或第二电极层10的材料)能够使用钽、氮化钽、钛、氮化钛、铝、钨、铂、铜或它们的组合，作为第一半导体层7、第二半导体层10的材料能够使用硅、氮化硅、碳化硅。
在这样的MSM二极管的结构的情况下，即使电阻变化层是由于施加正负的电压而进行电阻变化的、所谓双极型(双极性驱动型)的电阻变化层，也能够容易得到在双方向上具有大电流容量并且特性偏差小的二极管元件。
另外，第一层间绝缘层2和第二层间绝缘层12能够使用绝缘性的氧化物材料构成。具体而言，能够使用基于CVD(chemical vapordeposition：化学气相沉积)法的氧化硅(SiO)或臭氧(O3)和四乙氧基硅烷(TEOS：Tetra ethoxysilane)通过CVD法形成的TEOS-SiO膜或氮化硅(SiN)膜。另外，也可以使用作为低介电常数材料的碳氮化硅(SiCN)膜或碳氧化硅(SiOC)膜或氟氧化硅(SiOF)膜等。第一层间绝缘层2和第二层间绝缘层12的膜厚优选100～500nm左右的膜厚。这是因为，若配线间绝缘层薄时，则配线间漏电流增加，若配线间绝缘层厚时，则第一通孔4、第二通孔13变深，加工变得困难。
另外，第一电阻变化层5、第二电阻变化层16也可以使用含有铁的氧化物(例如四氧化三铁(Fe3O4))、氧化钛、氧化钽、氧化钯、氧化钴、氧化镍、氧化锌、铌氧化膜等过渡金属氧化物，通过溅射法等形成。这样的过渡金属氧化物材料在被施加阈值以上的电压或电流时显现特定的电阻值的变化，变化后的电阻值在被新施加一定的大小的脉冲电压或脉冲电流之前维持该电阻值。另外，本实施方式中电阻变化层虽然被填充在通孔内，但是例如也可以是仅形成于通孔的底部、侧壁的实施方式。
另外，第一引出接触塞式部件18能够由钨或铜构成。或者，第一引出接触塞式部件18形成为二层结构，上层由钨或铜构成，下层由钛、氮化钛、钽、氮化钽或由它们的组合构成的材料构成。由此，能够实现接触电阻低的引出接触。第一引出接触塞式部件18贯通半导体层10，以与第二配线的导电层8物理(直接)连接的方式形成。这是为了通过除去容易形成肖特基结的第二电阻变化层8，形成金属-金属的结合，从而形成欧姆接触，防止接触不良。
图2是本发明的第一实施方式的二层结构的交叉点存储器的平面图。图2中在第二层间绝缘层12和第三配线17之上覆盖绝缘膜，假想除去其一部分后的形态。
如图2所示，从厚度方向(基板1的上方)看，第一配线3和第二配线11完全覆盖第一通孔4的开口并且比第一通孔4的开口大(从该开口扩展)。同样地，第二配线11和第三配线15完全覆盖第二通孔13的开口并且比第二通孔13的开口大(从该开口扩展)。更详细而言，如以下所示。
第一配线3的宽度(图2中的左右的宽度：以第一配线3的长度方向为前后方向时的横宽)比第一通孔4的下部开口的宽度(图2中的左右的宽度：以第一配线3的长度方向为前后方向时的横宽)大。因此，第一配线3完全覆盖第一通孔4的下部开口并且向其下部开口的外侧扩展(はみ出す：伸出，超出)。
第二配线11(第一半导体层7)的宽度(图2中的上下的宽度：以第二配线11的长度方向为前后方向时的横宽)比第一通孔4的上部开口的宽度(图2中的上下的宽度：以第二配线11的长度方向为前后方向时的横宽)大。因此，第二配线11(第一半导体层7)完全覆盖第一通孔4的上部开口部并且向其上部开口的外侧扩展。通过该结构，最大限度确保第一二极管元件9的下部电极面积，能够使电流容量提高。
第二配线11(第二半导体层10)的宽度(图2中的上下的宽度：以第二配线11的长度方向为前后方向时的横宽)比第二通孔13的下部开口的宽度(图2中的上下的宽度：以第二配线11的长度方向为前后方向时的横宽)大。因此，第二配线11(第二半导体层10)完全覆盖第二通孔13的下部开口并且向其下部开口的外侧扩展。通过该结构，最低限度确保第二二极管元件15的上部电极面积，能够使电流容量提高。
第三配线17的宽度(图2中的左右的宽度：以第三配线15的长度方向为前后方向时的横宽)比第二通孔13的上部开口的宽度(图2中的左右的宽度：以第三配线17的长度方向为前后方向时的横宽)大。因此，第三配线17完全覆盖第二通孔13的上部开口并且向该上部开口的外侧扩展。
通过以上的结构，第二配线的导电层8能够具有第一二极管元件的上部电极和第二二极管元件的下部电极、乃至原本的配线层的导电层的功能。在依次叠层第一电阻变化元件、第一二极管元件(MSM二极管)、第二配线、第二二极管元件(MSM二极管)和第二电阻变化元件的情况下，通常作为电极层(乃至导电体层)，需要用于第一电阻变化元件的两个电极层、用于第一二极管元件的两个电极层、用于第二配线层的一个电极层(导电体层)、用于第二二极管元件的两个电极层、用于第二电阻变化元件的两个电极层，合计需要九个电极层。本实施方式中，能够将其集约成五个电极层。这样、在本实施方式的非易失性存储装置中，能够削减为了形成电极层所需的工艺步骤数，降低工艺成本。
另外，第一二极管元件的半导体层7和导电层8的接触面比规定第一二极管元件的面积的下部电极6和半导体层7的接触面积大。同样，第二二极管元件的半导体层10和导电层8的接触面也比规定第二二极管元件的面积的上部电极14和半导体层10的接触面大。即、在半导体层和导电层的界面，由于在由各电极规定的区域的外侧也流动电流，所以能够提高各二极管元件的电流容量。由此，在组合二极管元件和电阻变化层而成的交叉点型结构中能够确保充分的电流容量，并且形成共用上下的存储器单元的二极管元件的电极的结构，从而能够提供制造方法容易且能够微细化的非易失性存储装置。
〔变形例〕
在以上的结构中，优选如下所述的结构：第二配线11的长度方向的长度(例如5μm)比第一配线3和/或第三配线17的长度方向的长度(例如150μm)短。通过形成这样的结构，即使在导电层8使用电阻率高的材料的情况下，也能够缩短在第二配线11中传递信号的时间，能够减小第二配线11中的电位降低。由此，作为导电层8的材料能够自由选择适于二极管功能的电极材料(钽、氮化钽、钛、氮化钛、钨、铂)。另外，能够防止用于驱动交叉点存储器的电路与存储器单元之间的配线中的信号延迟、由配线电阻引起的向存储器单元施加的电压的不足。
第二配线11不必仅由第一半导体层7、导电层8和第二半导体层10构成，也可以具有其他层。另外，第一半导体层7、导电层8和第二半导体层10也可以分别具有多个层。
另外，在第二配线11的长度方向的长度比第一配线3和/或第三配线17的长度方向的长度短的结构中，也可以采用第二配线11的厚度比第一配线3的厚度和第三配线17的厚度薄的结构。例如，第一配线3和第三配线优选为能够充分发挥作为配线的功能的厚度即100nm～500nm程度(左右)。另一方面，第二配线11以至少能够作为二极管元件的电极发挥作用为最低条件。由此，构成第一二极管元件的上部电极兼第二二极管元件的上部电极的导电层8的膜厚优选10nm～50nm的范围、第一二极管元件的半导体层7和第二二极管元件的半导体层10的膜厚的范围优选3～15nm的范围。根据以上所述，第二配线11的膜厚优选16～80nm的范围。通过采用这样的结构，能够使第二配线11的膜厚相当薄。由此，利用加工、研磨的图案形成变得容易。例如通过蚀刻形成第二配线11时，在抗蚀剂消失前结束加工变得容易实现。即，即使是难以进行加工、研磨的材料，也能够自由选择适于二极管功能的电极材料(钽、氮化钽、钛、氮化钛、钨、铂)。
另外，在以上的结构中，也可以采用第一配线3的配线电阻和所述第三配线17的配线电阻比所述第二配线11的配线电阻低的结构。也可以采用如下方式：构成第一配线的材料的电阻率和构成第三配线的材料的电阻率的至少一方比构成第二配线的材料的电阻率低。第一配线3、第三配线17优选通过例如由铜或铝等构成的电阻率低的材料构成的导电层或者在其下层叠层氮化钛、钛、氮化钽、钽等阻挡金属(barrier metal：势垒金属)层而成的结构构成。通过采用这样的材料结构，能够使第一配线3、第三配线13的配线电阻比第二配线11的配线电阻小。由此，不仅能够防止用于驱动交叉点存储器的电路与存储器单元之间的配线中的信号的延迟、由配线电阻引起的向存储器单元施加的电压的不足，还能够实现存储器的高速动作。
(第二实施方式)
图3是表示本发明的第二实施方式的四层结构的交叉点型非易失性存储装置的概略结构的一例的侧面剖面图。与第一实施方式不同的是，在第三配线17上还叠层有交叉点存储器的结构(由与图1的第一层间绝缘层2、第一通孔4、第一电阻变化层5、第一电极层6、第二配线11、第二层间绝缘层12、第二通孔13、第二电极层14、第二电阻变化层16和第三配线17构成的交叉点存储器层相同的构成要素构成的构成单位)。在叠层结构中，位于下侧的交叉点存储器的2层的最上部的配线(上侧的电阻变化元件的上部电极)和位于上侧的交叉点存储器的最下部的配线(下侧的电阻变化元件的下部电极)为同一部件。对于图1和图3共用的构成要素标注相同的附图标记，其说明省略。
即，该非易失性存储装置的结构，在第一实施方式的结构的基础上，在第三配线17上设置有：第三层间绝缘层20、以与该第三配线17正交的方式形成在该第三层间绝缘层20上的条形状的第四配线28、覆盖第四配线28地形成在第三层间绝缘层20上的第四层间绝缘层29、和形成在第四层间绝缘层29上的条形状的第五配线34。第三层间绝缘层20、第四层间绝缘层29、第五配线34分别具有与第一层间绝缘层2、第二层间绝缘层12、第一配线3(或者第三配线17)相同的结构，所以省略其详细说明。
在第三配线17和第四配线28正交的区域的第三层间绝缘层20，形成有第三通孔21(存储器单元孔)，在该第三通孔21中以与第三配线17连接的方式形成有第三电阻变化层22，在第三电阻变化层22上形成有第三电极层23。另外，在第四配线28和第五配线34正交的区域的第四层间绝缘层29形成有第四通孔30(存储器单元孔)，在该第四通孔30中以与第四配线28连接的方式形成有第四电极层31，在第四电极层31上形成有第四电阻变化层33。第三通孔21及其内部的结构由于与第一通孔4及其内部的结构相同，所以省略其详细说明。第四通孔30及其内部的结构由于与第二通孔13及其内部的结构相同，所以省略其详细说明。
在此，第四配线28依次叠层有第三半导体层24(第三二极管元件26的半导体层)、导电层25和第四半导体层27(第四二极管元件32的半导体层)。第四配线28由于是与第二配线11相同的结构，所以省略其详细说明。
导电层25起到第三二极管元件26的上部电极、第四二极管元件32的下部电极、和第四配线28的导电层这三个作用。
由第三电极层23、第三半导体层24和导电层25构成第三二极管元件26(MSM二极管)。第三二极管元件26的具体结构由于与第一二极管元件9相同，所以省略其详细说明。
由导电层25、第四半导体层27和第四电极层31构成第四二极管元件32(MSM二极管)。第四二极管元件32的具体结构由于与第二二极管元件15相同，所以省略其详细说明。
第三二极管元件26与第四二极管元件32对称地形成在第四配线28的上下两侧。第四配线28经由贯通第四层间绝缘层29而形成的第二引出接触塞式部件35与第二引出配线36连接。第二引出接触塞式部件35的具体结构由于与第一引出接触塞式部件18相同，所以省略其详细说明。第二引出配线36的具体结构由于与第一引出配线19相同，所以省略其详细说明。
在以上所示的本实施方式的四层的交叉点存储器结构中，具有二极管功能的配线层仅为配线层11、28两层，能够将具有二极管功能的配线层集约至大约一半。即，剩余的配线能够配置通常的LSI(大规模集成电路)工艺中使用的配线层。由此，在组合二极管元件和电阻变化层而成的交叉点型结构中，能够确保充分的电流容量，并且能够抑制工艺复杂、高成本，并同时能够实现大容量的非易失性存储装置。
另外，关于第三二极管元件26、第四二极管元件32、第三层间绝缘层20、第四层间绝缘层29、第三电阻变化层22、第四电阻变化层33、第二引出接触塞式部件35的具体方式，由于与第一实施方式所示的相同，所以省略其详细说明。
(第三实施方式)
图4是表示本发明的第三实施方式的八层交叉点型的具有阶层位线结构的非易失性存储装置的概略结构的一例的侧面剖面图。本第三实施方式是将第一实施方式的结构多层化，适用于阶层位线结构的方式。对于图1和图4共同的构成要素，标注相同的附图标记，其说明省略。
所谓阶层位线结构，其是由如下所述的阵列结构构成的：该阵列结构是将位线形成为设置全局位线(主位线)和副位线的阶层结构，各存储器单元与副位线并排连接的阵列结构。通过将驱动单位分割化，从而谋求伴随阵列(アレイマツト)的大型化的读出动作余量(margin)的改善和高速化等。另外，详细的结构与已在第一实施方式中说明的相同，在此省略其说明。另外，图4中，71、72、73、74分别是第五～第八层间绝缘层，51～63是引出接触塞式部件。另外，75是层间绝缘层，76、77是引出接触塞式部件。43是用于共用连接各阶层的位线的全局位线。在层间绝缘层75之下设置有未图示的基板。
第五通孔65、第六通孔66、第七通孔67、第八通孔68及其内部分别具有与第一通孔4、第二通孔13、第三通孔21、第四通孔30及其内部相同的结构。
第五电阻变化层44、第六电阻变化层47、第七电阻变化层48、第八电阻变化层64分别具有与第一电阻变化层5、第二电阻变化层16、第三电阻变化层22、第四电阻变化层33相同的结构。
第五电极层45、第六电极层46、第七电极层49、第八电极层50分别具有与第一电极层6、第二电极层14、第三电极层23、第四电极层31相同的结构。
第六配线37、第七配线38、第八配线39、第九配线40分别具有与第二配线11、第三配线17、第四配线28、第五配线34相同的结构。
在本实施方式的非易失性存储装置的结构中，如图4所示，第一配线3、第三配线17、第五配线34、第七配线38、第九配线40以在X方向(纸面垂直方向)延伸的方式形成，具有作为字线的功能(能够使存储器单元活性化，成为能够进行读出、写入的状态的功能。即，当在字线上连接译码器，通过译码器选择字线时(施加电压时)，与字线连接的存储器单元被活性化的功能)。另一方面，它们的上下的存储器单元的二极管元件被集成化的第二配线11、第四配线28、第六配线37、第八配线39以在Y方向(纸面横方向)上延伸的方式形成，具有作为位线(副位线)的功能(作为用于在自身与存储单元之间进行数据的写入、读出的数据线的功能。在位线上连接读出放大器，通过读出放大器放大位线电位，作为数字信号进行处理的功能)。位线以在Z方向(叠层方向)上重叠的方式(属于各构成单位的各位线以从厚度方向上看时重叠的方式)配置，作为偶数层(从基板侧数、第偶数个的构成单位)的位线的第四配线28、第八配线39中从厚度方向看相互重叠(重合)的部分，利用引出接触塞式部件57～63和引出配线91～95共用连接(相互通过电极层电连接)，与通过引出接触塞式部件77连接于全局位线43的FET(field-effect transistor：场效应)晶体管连接。选择开关42是该FET晶体管的栅电极。即、由未图示的基板和选择开关42构成FET晶体管。另外，作为奇数层(从基板侧数第奇数个的构成单位)的位线的第二配线11、第六配线37中从厚度方向看时相互重叠(重合)的部分，利用引出接触塞式部件51～56和引出配线96～99共用连接(相互通过电极层电连接)，与通过引出接触塞式部件76连接于全局位线43的FET晶体管连接。选择开关41是该FET晶体管的栅电极。即、由未图示的基板和选择开关37构成FET晶体管。
另外，引出接触塞式部件56、63在图中虽然与全局位线43交叉，但是实际上两者在交叉部分绝缘。
通过采用这样的结构，在X方向上延伸而形成于多层的字线和在Y方向上延伸而形成于字线间的各层的位线的交点位置(立体交叉点)处形成有存储器单元，而且在Z方向上一致(对齐)的每个位线组中，字线共用的多个基本阵列面在Y方向上并排配置。即、实现所谓的多层交叉点结构。而且，在各基本阵列面，偶数层的位线和奇数层的位线分别共用连接(即共同连接)，共用连接的偶数层以及奇数层的位线通过添加选择开关元件，能够切换控制相对于与其连接的全局位线的电连接/非连接。即，实现阶层位线方式。由此，能够提供不会极度招致布置(layout：布局)面积的增大，能够减小阵列大小的非易失性存储装置。
另外，通过将作为阶层位线方式的特征的位线分割、即将配线长度长的全局位线(主位线)和配线长度短的副位线形成为阶层结构，从而将该副位线配置于各阵列面，因此各阵列面的位线的长度变短。通过将具有二极管功能的配线层集约到该副位线，使得剩余的配线长度长的字线不会受到作为二极管的电极的制约，能够使用具有更低电阻的电导率的配线层。由此，不仅能够防止向用于驱动交叉点存储器的电路的配线的延迟、以及对存储器单元施加的电压的电压下降，还能够实现存储器的高速动作。
(第一实施方式的第一制造方法)
接着，使用图5～图7说明本发明的第一实施方式的非易失性存储装置的第一制造方法。
图5(a)是表示在基板1上通过使用所希望的掩模的图案形成(使用溅射和掩模的蚀刻)形成条形状的第一配线3的工序的剖面图。在本实施方式的情况下，作为第一配线3的主要成分能够使用铝。“条形状”是指按照分别在规定的方向上延伸的方式相互平行地形成多个配线。本工序中，在基板1上以在第一方向上延伸的方式相互平行地形成多个第一配线3。
接着，如图5(b)所示，以覆盖基板1及其上方的第一配线3的方式通过溅射在基板1的整个面上形成第一层间绝缘层2，通过CMP(化学机械研磨)使其表面平坦化。作为第一层间绝缘层2的材料，为了降低配线间的寄生电容，适当使用含氟氧化物(例如SiOF)或含碳氮化物(例如SiCN)。
接着，如图5(c)所示，以贯通第一配线3上的第一层间绝缘层2而到达第一配线3的方式，通过使用所希望的掩模的图案形成(蚀刻)，沿着各第一配线3的延伸方向(与图8(c)的纸面垂直的方向)以一定的排列节距(间隔)形成第一通孔4。在第一配线3的宽度比第一通孔4小的情况下，因掩模对齐偏离的影响而使第一配线3与第一电阻变化层5接触的面积变化，例如单元电流发生变化(变动)。从防止此现象发生的观点出发，第一配线3的宽度(图5(c)中的左右的宽度：以第一配线3的长度方向为前后方向时的横宽)比第一通孔4的下部开口的宽度(图5(c)中的左右的宽度：以第一配线3的长度方向为前后方向时的横宽)大。由此，第一配线3覆盖第一通孔4的下部开口的整个面并且向其周围扩展。
接着，如图5(d)所示，在第一通孔4内埋入形成第一电阻变化层5。作为第一电阻变化层5，能够通过溅射法形成氧化钽。另外，作为成膜方法，不仅可以使用溅射法，也能够使用CVD法或ALD法等。向第一通孔4的埋入使用CMP工艺、或回蚀(エツチバツク：etch back)工艺。
接着，如图5(e)所示，进一步进行过度研磨或回蚀，从而除去第一通孔4内的第一电阻变化层5的一部分。接着，在第一通孔4内的上部埋入形成第一电极层6。第一电极层6的材料能够使用氮化钽。与上述的氧化钽同样地、该氮化钽的成膜通过溅射法进行。另外，关于埋入，能够使用CMP工艺或回蚀工艺形成。
接着，如图5(f)所示，形成依次叠层第一半导体层7、导电层8和第二半导体层10而构成的条形状的第二配线11。更具体地而言，在本工序中，在第一层间绝缘层2上，以在从第一层间绝缘层的厚度方向看时在与第一方向交叉的第二方向上延伸的方式相互平行地形成多个第二配线11。第二配线11使用所希望的掩模，以与第一电极层6物理相接且与第一配线3立体交叉(例如正交)的方式形成。具体而言，使用溅射法叠层第一半导体层7的材料、导电层8的材料和第二半导体层10的材料后，通过使用掩模的蚀刻得到所希望形状的第二配线11。这时，第二配线11以覆盖第一电极层6的上端面的整个面且向其周围扩展的方式形成。即、第二配线11的宽度(图5(f)中与纸面垂直的方向的宽度：以第二配线11的长度方向为前后方向时的横宽)比第一通孔4的上部开口的宽度(图5(f)中与纸面垂直的方向的宽度：以第二配线11的长度方向为前后方向时的横宽)大。
在本实施方式中，作为第一电极层6、导电层8使用氮化钽，作为第一半导体层7、第二半导体层10使用SiN。SiN通过溅射法、CVD法、ALD法形成，从而容易形成具有良好的绝缘性且致密的薄膜。这样、能够形成第一二极管元件9(MSM二极管)。
接着，如图6(a)所示，以覆盖第一层间绝缘层2及其之上的第二配线11的方式在第一层间绝缘层2上形成第二层间绝缘层12。第二层间绝缘层12能够通过与第一层间绝缘层2同样的材料和方法形成。
接着，如图6(b)所示，通过使用所希望的掩模的图案形成(蚀刻)，以贯通第二配线11上的第二层间绝缘层12而到达第二配线11的方式沿各第二配线的延伸方向(图6(b)的左右方向)以一定的排列节距(间隔)形成第二通孔13。因与第一通孔4同样的理由，第二配线11的宽度(图6(b)中与纸面垂直的方法的宽度：以第二配线11的长度方向为前后方向时的横宽)比第二通孔13的下部开口的宽度(图6(b)中与纸面垂直的方向的宽度：以第二配线11的长度方向为前后方向的横宽)大。由此，第二配线11(第二半导体层10)覆盖第二通孔13的下部开口的整个面并且向其周围扩展。另外，第二通孔13的各自位置优选在对应的各自的第一通孔4的正上方。这是因为能够使单元布置微细化，并且因为能够在交叉点存储器的上下的单元维持对称性，抑制电路动作的偏差。
接着，如图6(c)所示，在第二通孔13的下表面使用CMP工艺或回蚀工艺埋入形成第二电极层14。由此，由导电层8、第二半导体层10、第二电极层14构成第二二极管元件15(MSM二极管)。第一二极管元件9和第二二极管元件15夹着第二配线11对称地形成。
接着，如图6(d)所示，在第二通孔13内的第二电极层14之上埋入形成第二电阻变化层16。关于这些形成方法，因为在图5(d)中说明过，所以省略。
接着，如图7(a)所示，形成贯通第二层间绝缘层12而与第二配线11连接的第一引出接触塞式部件18。第一引出接触塞式部件18由钨或铜、或者在它们的下侧埋入由钛、氮化钛、钽、氮化钽的组合构成的材料而得的叠层结构构成。第一引出接触塞式部件18贯通第二二极管元件的半导体层10，与第二配线的导电层8连接。这是为了形成欧姆式接触，防止接触不良。
最后，如图7(b)所示，通过使用所希望的掩模的图案形成(使用溅射和掩模的蚀刻)形成条形状的第三配线17和第一引出配线19。更具体而言，在本工序中，在第二层间绝缘层12上以在从第二层间绝缘层的厚度方向看时在与第二方向交叉的第三方向上延伸的方式相互平行地形成多个第三配线17，同时形成第一引出配线19。第三配线17以与第二电阻变化层16物理相接且与第二配线11立体交叉(例如正交)的方式形成。这时，第三配线17以覆盖第二通孔13的上部开口(第二电阻变化层16的上端面)的整个面且向其周围扩展的方式形成。即、第三配线17的宽度(图7(b)中左右的宽度：以第三配线17的长度方向为前后方向时的横宽)比第二通孔13的上部开口的宽度(图7(b)中左右的宽度：以第三配线17的长度方向为前后方向时的横宽)大。另外，第一引出配线19以与第一引出接触塞式部件18连接的方式形成。之后通过形成绝缘保护层(未图示)，能够制造图1所示的本发明的第一实施方式的非易失性存储装置。
(第一实施方式的第二制造方法)
接着，使用图8～图10说明本发明的第一实施方式的非易失性存储装置的第二制造方法。其中，从表示在第一绝缘层2中形成第一通孔4的工序的图8(d)、到表示在第二通孔13内埋入形成第二电阻变化层16的工序的图10(a)为止的工序，由于与图5(c)～图6(d)同样，因此在此省略其说明。另外，配线、层间绝缘层、电阻变化层、二极管元件、接触部件所使用的材料等也与本发明的第一实施方式的第一制造方法的具体方式所示的相同，所以在此省略其说明。
图8(a)是表示在基板1上，在将第一层间绝缘层2A形成在基板1的整个面上后在规定的位置形成用于之后埋入形成第一配线3的槽3A的工序的剖面图。该工序能够通过由溅射法形成第一层间绝缘层2A后进行使用所希望的掩模的蚀刻来实现。
接着，如图8(b)所示，在形成构成第一配线3的导电膜后通过使用CMP的镶嵌工艺形成第一配线3。在此的第一配线3的材料以Cu为主成分，该Cu在前端的LSI工艺中已被导入，为更低电阻且适于微细化。
接着，如图8(c)所示，通过溅射法，以覆盖第一配线3的方式在第一配线3的上端面和第一层间绝缘层2A的上端面的整个面上形成第一层间绝缘层2B。
图8(d)～图10(a)是与第一实施方式中所叙述的图5(c)～图6(d)相同的工艺。需要特别说明的是，第二配线11使用所希望的掩模由蚀刻形成。即、二极管元件的多个构成要素是被集成(一体形成)在第二配线11，成为叠层结构的配线，而且在其配线膜厚能够薄膜化的情况下，使用适于微细化的蚀刻形成图案。
接着，如图10(b)所示，以覆盖第二通孔13的方式在第二层间绝缘层12上通过溅射法形成第三层间绝缘层20A后，通过使用掩模的蚀刻，形成用于埋入形成贯通第二层间绝缘层12和第三层间绝缘层20A的第一引出接触塞式部件的开口部18A。用于埋入形成第一引出接触塞式部件的开口部18A以贯通第二半导体层10，露出第二配线的导电层8的方式形成。这是为了形成欧姆接触，防止接触不良。
接着，如图10(c)所示，在第三层间绝缘层20A中的规定的位置，通过使用掩模的蚀刻，形成用于埋入形成第三配线17的槽17A和用于埋入形成第一引出配线的槽19A。槽17A以露出第二通孔13中的第二电阻变化层16的上端面的整个面的方式形成，槽19A以包含用于埋入形成第一引出接触塞式部件的开口部18A的上端面整个面的方式形成。
最后，如图10(d)所示，形成构成第三配线17、第一引出配线19的导电膜后，通过使用CMP的镶嵌工艺填充上述的槽17A、19A、开口部18A。由此，形成第三配线17、第一引出接触塞式部件18、第一引出配线19。在此的配线(第三配线17、第一引出接触塞式部件18、第一引出配线19)的材料能够以Cu为主成分，该Cu已经由前端的LSI工艺导入，为更低电阻且适于微细化。之后，通过形成绝缘保护层(未图示)，能够制造图1所示那样的本发明的第一实施方式的非易失性存储装置。
另外，图3所示的四层结构的交叉点型的非易失性存储装置以及图4所示的八层交叉点型的具有阶层位线结构的非易失性存储装置，很明显通过同样地适用上述的第一制造方法或第二制造方法进行叠层化，能够形成四层、八层的叠层结构。因此，关于这些情况下的详细制造方法以及工序图省略说明。
根据上述的说明，对于本领域技术人员而言，自然可以明晓本发明的大量改良和其他实施方式。因此，上述说明仅作为例示解释，以示教本领域技术人员为目的而提供执行本发明的最佳方式。在不脱离本发明的精神的情况下能够对其结构以及/或功能的详细情况实质性地进行变更。
产业上的可利用性
本发明涉及使用二极管元件和低电阻变化层的交叉点型非易失性存储装置，由于能够实现存储器容量极大的非易失性存储器，因此对使用非易失性存储装置的各种电子设备领域都能进行应用。

Claims (10)

1.一种非易失性存储装置，其特征在于，包括：
基板；
在所述基板上以在第一方向上延伸的方式相互平行地形成的多个第一配线；
在所述基板和所述多个第一配线之上形成的第一层间绝缘层；
在所述第一层间绝缘层之上，以在从所述第一层间绝缘层的厚度方向看时在与所述第一方向交叉的第二方向上延伸的方式相互平行地形成的多个第二配线；
在所述第一层间绝缘层和所述多个第二配线之上形成的第二层间绝缘层；和
在所述第二层间绝缘层之上，以在从所述第二层间绝缘层的厚度方向看时在与所述第二方向交叉的第三方向上延伸的方式相互平行地形成的多个第三配线，
在所述第一层间绝缘层，在所述第一配线和所述第二配线的各立体交叉点以贯通所述第一层间绝缘层的方式形成有多个第一通孔，
在所述第二层间绝缘层，在所述第二配线和所述第三配线的各立体交叉点以贯通所述第二层间绝缘层的方式形成有多个第二通孔，
所述第二配线具有依次叠层有第一半导体层、导电层和第二半导体层的结构，并且，
第一非易失性存储元件通过在各个所述第一通孔的内部在所述第一配线之上依次叠层第一电阻变化层和第一电极层而构成，
第二非易失性存储元件通过在各个所述第二通孔的内部在所述第二配线之上依次叠层第二电极层和第二电阻变化层，并与所述第三配线连接而构成，
由所述第一电极层、所述第一半导体层和所述导电层构成第一二极管元件，
由所述导电层、所述第二半导体层和所述第二电极层构成第二二极管元件，
所述第二配线以完全覆盖所述第一通孔的一个开口部且向其外侧扩展的方式构成，并以完全覆盖所述第二通孔的一个开口部且向其外侧扩展的方式构成。
2.如权利要求1所述的非易失性存储装置，其特征在于：
叠层有多个下述构成单位，该构成单位具有所述多个第一配线、所述第一层间绝缘层、所述第一非易失性存储元件、所述多个第二配线、所述第二层间绝缘层和所述第一非易失性存储元件。
3.如权利要求1所述的非易失性存储装置，其特征在于：
所述第二配线的长度方向的长度比所述第一配线的长度方向的长度和所述第三配线的长度方向的长度中的至少一个短。
4.如权利要求1所述的非易失性存储装置，其特征在于：
所述第二配线的厚度比所述第一配线的厚度和第三配线的厚度中的至少一个薄。
5.如权利要求1所述的非易失性存储装置，其特征在于：
构成所述第一配线的材料的电阻率和构成所述第三配线的材料的电阻率中的至少一个比构成所述第二配线的材料的电阻率低。
6.如权利要求2所述的非易失性存储装置，其特征在于：
所述多个第一配线和所述多个第三配线具有字线功能，
所述多个第二配线具有位线功能，
属于各所述构成单位的各个所述第二配线以从厚度方向看时重叠的方式形成，
从基板侧开始数，属于第偶数个所述构成单位的第二配线中从厚度方向看时重叠的部分相互电连接，
从基板侧开始数，属于第奇数个所述构成单位的第二配线中从厚度方向看时重叠的部分相互电连接。
7.如权利要求1所述的非易失性存储装置，其特征在于：
所述第一配线以完全覆盖所述第一通孔的另一个开口部且向其外侧扩展的方式构成，
所述第三配线以完全覆盖所述第二通孔的另一个开口部且向其外侧扩展的方式构成。
8.一种非易失性存储装置的制造方法，其特征在于，包括：
在基板上以在第一方向上延伸的方式相互平行地形成多个第一配线的工序；
在所述基板和所述多个第一配线之上形成第一层间绝缘层的工序；
以在各个所述第一配线之上按规定的间隔排列的方式形成贯通所述第一层间绝缘膜的多个第一通孔的工序；
在所述第一通孔的内部在所述第一配线之上依次叠层第一电阻变化层和第一电极层的工序；
在所述第一层间绝缘层之上形成多个第二配线，使得构成第一二极管元件的工序，其中，该多个第二配线以在从所述第一层间绝缘层的厚度方向看时在与所述第一方向交叉的第二方向上延伸的方式相互平行地、并且以覆盖所述第一电极层的上端面的整个面且向其外侧扩展的方式形成，并具有依次叠层有第一半导体层、导电层和第二半导体层的结构，所述第一二极管元件由所述第一电极层、所述第一半导体层和所述导电层构成；
在所述第一层间绝缘层和所述多个第二配线之上形成第二层间绝缘层的工序；
形成在各个所述第二配线之上按规定的间隔排列且贯通所述第二层间绝缘膜的多个第二通孔，使得所述第二配线完全覆盖所述第二通孔的一个开口部且向其外侧扩展的工序；
在所述第二通孔，在所述第二配线之上依次叠层第二电极层和第二电阻变化层，使得由所述导电层、所述第二半导体层和所述第二电极层构成第二二极管元件的工序；和
在所述第二层间绝缘层之上形成多个第三配线的工序，该多个第三配线以在从所述第二层间绝缘层的厚度方向看时在与所述第二方向交叉的第三方向上延伸的方式相互平行地、并且以覆盖所述第二电阻变化层的上端面的整个面的方式形成。
9.如权利要求8所述的非易失性存储装置的制造方法，其特征在于：
形成所述第一配线的工序是通过在所述第一层间绝缘层形成所希望的槽后使用CMP法在所述槽的内部埋入配线材料的镶嵌工艺进行的工序，
形成所述第二配线的工序是依次叠层第一半导体层、导电层和第二半导体层后使用掩模进行蚀刻的工序，
形成所述第三配线的工序是通过在所述第二层间绝缘层形成所希望的槽后使用CMP法在所述槽的内部埋入配线材料的镶嵌工艺进行的工序。
10.如权利要求8所述的非易失性存储装置的制造方法，其特征在于：
形成所述多个第一通孔的工序包括：以使得所述第一配线完全覆盖所述第一通孔的另一个开口部且向其外侧扩展的方式形成所述多个第一通孔的工序，
所述多个第三配线工序包括：以完全覆盖所述第二电阻变化层的上端面的整个面且向其外侧扩展的方式形成所述多个第三配线的工序。
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