CN101911295B - 非易失性半导体存储装置和其制造方法 - Google Patents

非易失性半导体存储装置和其制造方法 Download PDF

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Abstract

本发明提供非易失性半导体存储装置和其制造方法。在该非易失性半导体存储装置中，包含第一存储器配线(12)的第一配线层(19)，利用贯通第一层间绝缘层(13)而形成的第一接触部(21)，与包含第二存储器配线(17)的第二配线层(20)连接。进一步，利用与该第二配线层(20)连接、贯通第二层间绝缘层(18)而形成的第二接触部(26)，与上层配线(22)连接并引出。这里，第一接触部(21)贯通第二配线层(20)的半导体层(17b)或绝缘体层(17c)而形成。

Description

非易失性半导体存储装置和其制造方法
技术领域
本发明涉及一种使用电阻变化层的交叉点型的非易失性半导体存储装置，特别涉及一种在配线层集成有二极管的情况下的引出接触部的结构。 
背景技术
近年来，随着电子设备的数字技术的发展，为了保存音乐、图像、信息等数据，正积极地进行对于大容量且具有非易失性的半导体存储装置的开发。在这样的非易失性半导体存储装置中，例如使用强电介质作为电容元件的非易失性半导体存储装置已经被用于许多领域。相对于使用上述的强电介质电容器的非易失性半导体存储装置(以下，称其为FeRAM)，利用隧道磁电阻效应来保持电阻值的变化的非易失性半导体存储装置(以下，称其为MRAM)，和使用通过施加电脉冲来改变电阻值、并持续保持该电阻值的状态的材料的非易失性半导体存储装置(以下，称其为ReRAM)引起人们的关注。上述的MRAM、ReRAM，易于与通常的Si半导体工艺进行匹配，因此引起人们的关注。 
此外，一般而言，在非易失性半导体存储装置中，在字线和位线交叉的交点形成有存储器单元孔，在该存储器单元孔之中配置有存储元件和与该存储元件串联连接的例如二极管等的单元选择元件，由该存储元件和单元选择元件构成的存储器单元矩阵状地被集成。进一步，相邻地形成有周边电路，该周边电路对矩阵状配置的存储器单元进行驱动，对来自这些存储器单元的信息实施处理等，然而，由于对来自存储器单元的引出配线和周边电路的配线进行连接的配线的配线构造，会产生妨碍非易失性半导体存储装置的高集成化的问题。 
为了解决该问题而实现高集成化的非易失性半导体存储装置，例如提案有以下构造(例如，参照专利文献1)：在交叉点型的MRAM中，矩阵状地配置存储器单元，该存储器单元是由TMR(Tunneling Magneto  resistive，隧道型磁电阻)元件和单元选择二极管串联连接而成的。来自存储器单元的引出线配置于存储器单元的上部，与相邻的周边电路电连接。 
此外，还提案有以下构造(例如，参照专利文献2)：在交叉点型的FeRAM中，也与上述的MRAM同样，来自存储器单元的引出线在其上部被引出，与相邻的周边电路电连接。进一步，以缩小芯片面积为目的，提案有(例如，参照专利文献3)：在交叉点型的FeRAM中，为了使强电介质电容器阵列形成区域以及在其正下方形成的晶体管与周边电路连接，形成局部配线。 
另一方面，公开有以下的例子(例如，参照专利文献4)：在交叉点型的ReRAM中，在X方向的导电阵列线与Y方向的导电阵列线的交点部分形成有由7层构成的存储器插塞(plug)，在该存储器插塞中叠层有由被2层电极层夹着的复合金属氧化物构成的存储元件、在该存储元件上形成的金属-绝缘物-金属(MIM)构造的非欧姆性元件和电极层。另外，对于存储器插塞中的存储元件以及非欧姆性元件与晶体管等驱动电路、相邻的周边电路的电连接或配线，并没有进行说明，能够认为这些配线等通过其它处理来形成。 
专利文献1：日本特开2004-193282号公报 
专利文献2：日本特开2004-363124号公报 
专利文献3：日本特开2004-356313号公报 
专利文献4：美国专利第6,753,561号说明书 
发明内容
然而，在上述所说明的现有技术中，当叠层导电层和半导体层或绝缘体层并插入交叉点存储器部的配线中时，由于半导体层、绝缘体层不具有导电性，因此导致产生难以与下层的配线层进行电连接的问题。因此，需要将位于形成向下层配线层的接触部的区域的半导体层或绝缘体层除去，从而必须增加所需的掩膜、加工处理。根据以上所述，存在难以形成同时实现高集成化和低成本化的引出配线(以下，称为引出接触部)的问题。 
进一步，在形成交叉点存储器部的处理的同时，在与该交叉点存 储器部相邻的周边电路，也使半导体层或绝缘体层在配线内集成化的情况下，难以形成使非易失性半导体存储装置的各功能部分相互连接的引出接触部，常需要另外进行用于形成引出接触部的配线的处理。其结果是，制作非易失性半导体存储装置的处理的掩膜数量和工序数量等增加，难以降低处理成本。 
本发明是为了解决上述的问题而完成的，其目的在于提供一种非易失性半导体存储装置，该非易失性半导体存储装置在组合二极管元件等非欧姆性元件和电阻变化元件而成为存储器单元，并以该存储器单元为基本结构而构成交叉点存储器部时，能够确保充分的电流容量，并且能够无需复杂或高成本的处理、简单且低成本地实现交叉点存储器部的配线的引出接触部，以及与交叉点存储器部相邻的周边电路的配线的引出接触部。 
为了实现上述目的，本发明的非易失性半导体存储装置包括：基板；包含形成在基板上的具有条纹形状的第一存储器配线的第一配线层；形成在基板上和第一配线层上的第一层间绝缘层；在第一存储器配线上的第一层间绝缘层形成的第一存储器单元孔；经由第一存储器单元孔与第一存储器配线连接的第一电阻变化层；形成在第一电阻变化层上的第一非欧姆性元件；形成在第一层间绝缘层上、并且与第一存储器配线正交、具有条纹形状的第二存储器配线；包含第二存储器配线的第二配线层；以及在第二配线层上和第一层间绝缘层上形成的第二层间绝缘层，第二配线层由包含上述第一非欧姆性元件的至少一部分的多层构成，在第二配线层的最下层具有半导体层或绝缘体层，该非易失性半导体存储装置中，第一存储器配线，通过贯通第一层间绝缘层而形成的第一接触部与所期望的第二配线层连接，第一接触部通过除去第二配线层的半导体层或绝缘体层而形成。 
通过采用上述的结构，即使在交叉点存储器部的配线中设置有半导体层或绝缘体层，第一配线层和第二配线层也能够不经由其它配线层而是利用第一接触部以最短距离相互连接。于是，从第一配线或第二配线向上层配线的引出配线也能够以最短距离容易地形成。由此，能够降低配线的寄生电阻，能够高速地进行存储器动作。 
此外，在组合二极管元件等非欧姆性元件和电阻变化层而成的存 储器单元的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件向电阻变化层流动的充分的电流容量。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置。 
此外，可以是，在第一存储器配线与第二存储器配线之间，形成有具有串联地电连接的第一电阻变化层和第一非欧姆性元件的存储器单元，该非易失性半导体存储装置包括矩阵形状地配置有该存储器单元的存储器单元区域和与该存储器单元区域相邻的周边电路区域，该周边电路区域的配线，使用由与存储器单元区域的第一存储器配线相同的构造构成的第一周边电路用配线和由与第二存储器配线相同的构造构成的第二周边电路用配线中的至少任一个而形成，第一周边电路用配线与第二周边电路用配线之间，利用贯通第一层间绝缘层而形成的第三接触部进行连接，第三接触部通过将第二配线层的半导体层或绝缘体层除去而形成。 
通过采用上述的结构，即使在交叉点存储器部和周边电路的配线设置有半导体层或绝缘体层，交叉点存储器部的配线和周边电路的配线也能够作为相同平面上的配线层同时形成，交叉点存储器部和周边电路的配线也能够分别以最短距离容易地形成向上层配线的引出配线。因此，能够不增加处理的掩膜数量和工序数地制造非易失性半导体存储装置。 
此外，本发明的非易失性半导体存储装置包括：基板；包含形成在基板上的具有条纹形状的第一存储器配线的第一配线层；形成在基板上和第一配线层上的第一层间绝缘层；在第一存储器配线上的第一层间绝缘层形成的第一存储器单元孔；经由第一存储器单元孔与第一存储器配线连接的第一电阻变化层；形成在第一电阻变化层上的第一非欧姆性元件；形成在第一层间绝缘层上，并且与第一存储器配线正交，且具有条纹形状的第二存储器配线；包含第二存储器配线的第二配线层；在第二配线层上和第一层间绝缘层上形成的第二层间绝缘层；贯通第二存储器配线上的第二层间绝缘层而形成的第二存储器单元孔；经由第二存储器单元孔与第二存储器配线连接的第二电阻变化层；形成在第二电阻变化层上的第二非欧姆性元件；形成在第二层间绝缘 层上，并且与第二存储器配线正交，且具有条纹形状的第三存储器配线；和包含第三存储器配线的第三配线层；第二配线层和第三配线层分别由包含第一非欧姆性元件和第二非欧姆性元件的至少一部分的多层构成，在第二配线层和第三配线层的最下层具有半导体层或绝缘体层，该非易失性半导体存储装置的特征在于：第一配线层，利用贯通第一层间绝缘层而形成的第一接触部与所期望的第二配线层连接，第二配线层，利用贯通第二层间绝缘层而形成的第五接触部与所期望的第三配线层连接，第一接触部和第五接触部通过将第二配线层和第三配线层的半导体层或绝缘体层除去而形成。 
通过采用上述的结构，即使在交叉点存储器部的配线设置有半导体层或绝缘体层，第一配线层、第二配线层和第三配线层也能够不经由其它配线层地利用第一接触部或第五接触部以最短距离相互连接。而且，从第一配线层、第二配线层或第三配线层向上层配线的引出配线也能够以最短距离容易地形成。由此，能够降低配线的寄生电阻，能够高速地进行存储器动作。 
此外，在组合二极管元件等非欧姆性元件与电阻变化层而成的存储器单元的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件流向电阻变化层的充分的电流容量。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置。 
此外，可以是，在第一存储器配线与第二存储器配线之间以及第二存储器配线与第三存储器配线之间，形成有具有串联地电连接的第一电阻变化层或第二电阻变化层和上述非欧姆性元件的存储器单元，该非易失性半导体存储装置包括矩阵形状地配置有该存储器单元的存储器单元区域和与该存储器单元区域相邻的周边电路区域，该周边电路区域的配线，使用由与上述存储器单元区域的第一存储器配线相同的构造构成的第一周边电路用配线、由与第二存储器配线相同的构造构成的第二周边电路用配线和由与第三存储器配线相同的构造构成的第三周边电路用配线中的至少任一个而形成，第一周边电路用配线与第二周边电路用配线之间以及第二周边电路用配线与第三周边电路用配线之间，利用分别贯通第一层间绝缘层和第二层间绝缘层而形成的 第三接触部和第六接触部进行连接，第三接触部和第六接触部通过将第二配线层或第三配线层的半导体层或绝缘体层除去而形成。 
通过采用上述的结构，即使在交叉点存储器部和周边电路的配线中遍及多层地设置有半导体层或绝缘体层，交叉点存储器部的配线和周边电路的配线也能够作为相同平面上的配线层同时形成，交叉点存储器部和周边电路的配线也能够分别以最短距离容易地形成向上层配线的引出配线。因此，能够不增加处理的掩膜数量和工序数地制造非易失性半导体存储装置。 
此外，可以是，以第二层间绝缘层、第三层间绝缘层、第三配线层、埋入第二存储器单元孔中的第二电阻变化层和第二非欧姆性元件为一个结构单位，进一步叠层有一层以上的该结构单位的非易失性半导体存储装置中，在配线层中至少任一部分形成周边电路的配线，该周边电路的配线在最下层具有半导体层或绝缘体层，贯通在上下配置的不同的周边电路的配线之间配置的层间绝缘层而进行电连接的接触部，以贯通半导体层或绝缘体层的方式形成。 
通过采用上述的结构，能够使交叉点存储器部、周边电路以及它们的配线间立体地以最短距离相互连接。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置。 
此外，第一配线层也可以与位于比第一电阻变化层和第一配线层更下层的晶体管中的至少任一个连接。 
通过采用上述的结构，也能够可靠地引出用于驱动交叉点存储器部的晶体管的配线和它们的连接配线。在组合二极管元件等非欧姆性元件与电阻变化层的存储器单元的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件流向电阻变化层的充分的电流容量。由此，能够实现一种非易失性半导体存储装置，其无需复杂、高成本的处理就能够实现交叉点存储器部、其周边电路的配线的引出。 
此外，第二配线层和第三配线层中作为第一非欧姆性元件或第二非欧姆性元件的电极的二极管电极，可以由与第一接触部、第三接触部、第五接触部和第六接触部中与第一层间绝缘层或第二层间绝缘层相邻配置的紧贴层相同的材料形成。 
通过采用上述的结构，二极管电极和接触部的紧贴层由相同的材料构成，因此能够使处理简化，能够大幅地削减处理的掩膜数量和工序数，而制造非易失性半导体存储装置。 
此外，在上述的结构中，非欧姆性元件可以是由半导体层和在该半导体层的上下形成的各个金属电极体层的3层叠层结构构成的MSM二极管，电阻变化层侧的金属电极体层以埋入存储器单元孔中的方式形成。 
通过采用上述的结构，即使是通过对电阻变化层施加正或负的电压而能够使其所保持的电阻值变化的所谓的双极型电阻变化层，也能够容易地得到在电压的正或负的双方向上具有较大的电流容量并且特性偏差较小的非欧姆性元件。 
此外，在上述的结构中，非欧姆性元件可以是由半导体层和金属电极体层的2层的叠层结构构成的肖特基二极管，金属电极体层以埋入上述存储器单元孔中的方式形成。 
通过采用上述的结构，形成多数载流子起支配性作用的二极管，因此能够扩大电流容量，并且能够进行高速动作。从而，由于通过施加极性相同而大小不同的电压能够使电阻变化层所保持的电阻值变化，因此是适于所谓的单极型电阻变化层的结构。 
此外，在上述结构中，非欧姆性元件可以是由p型半导体层和n型半导体层的2层的叠层结构构成的pn结二极管，p型半导体层或n型半导体层埋入存储器单元孔中。 
通过采用这样的结构，形成少数载流子为支配性的二极管，因此，虽然电流容量低于上述的二极管，但是能够期待其防止过剩电流、降低消耗电力的效果。由此，通过施加极性相同而大小不同的电压能够使电阻变化层所保持的电阻值改变，因此是适于所谓的单极型电阻变化层的结构。 
通过采用使用以上所示的二极管元件的结构，利用二极管元件的整流特性，能够进一步降低读入、写入时的串扰。此外，相应也能够简化电路结构。 
此外，在上述结构中，也可以是，上述第一接触部贯通上述第二配线层的上述半导体层或绝缘体层而形成。 
此外，本发明的非易失性半导体存储装置的制造方法包括：在基板上形成条纹形状的第一存储器配线的工序；在包含第一存储器配线的基板上形成第一层间绝缘层的工序；在第一存储器配线上，并且在第一层间绝缘层的规定位置形成第一存储器单元孔的工序；在第一存储器单元孔形成第一电阻变化层的工序；在第一存储器单元孔的表面侧，进一步以埋入的方式形成构成第一非欧姆性元件的叠层结构中的至少一层的工序；在第一层间绝缘层上以覆盖第一存储器单元孔的方式形成作为构成第一非欧姆性元件的上述叠层结构的半导体层或绝缘体层的工序；在第一存储器配线上以贯通第一层间绝缘层和上述半导体层或绝缘体层的方式形成第一接触部和第三接触部的工序；和对第一非欧姆性元件的半导体层或绝缘体层进行图案化，在第一层间绝缘层上以覆盖第一接触部的至少一部分的方式形成第二配线层的工序。 
通过采用上述的方法，第一配线层和第二配线层能够不经由其它配线层地利用第一接触部和第三接触部以最短距离相互连接，而且，交叉点存储器部的配线和周边电路的配线能够作为相同平面上的配线层同时形成。此外，在组合二极管元件等非欧姆性元件与电阻变化层的存储器单元的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件流向电阻变化层的充分的电流容量。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置，并且由于能够使用通常的Si半导体的微细化处理，因此能够减少掩膜数量、降低处理成本，也能够使处理简化。 
此外，本发明的非易失性半导体存储装置的制造方法包括：在基板上形成条纹形状的第一存储器配线的工序；在包含第一存储器配线的基板上形成第一层间绝缘层的工序；在第一存储器配线上，并且在第一层间绝缘层的规定位置形成第一存储器单元孔的工序；在第一存储器单元孔形成第一电阻变化层的工序；在第一存储器单元孔的表面侧，进一步以埋入的方式形成构成第一非欧姆性元件的叠层结构中的至少一层的工序；在第一层间绝缘层上以覆盖第一存储器单元孔的方式形成构成第一非欧姆性元件的上述叠层结构的半导体层或绝缘体层的工序；在第一配线上以贯通第一层间绝缘层和叠层结构的半导体层或绝缘体层的方式形成第一接触部和第三接触部的工序；对第一非欧 姆性元件的半导体层或绝缘体层进行图案化，在第一层间绝缘层上以覆盖第一接触部和第三接触部的至少一部分的方式形成第二配线层的工序；在上述第一层间绝缘层上以覆盖上述第二配线层的方式形成第二层间绝缘层的工序；以贯通上述第二层间绝缘层的方式在上述第二存储器配线上形成第二存储器单元孔的工序；在第二存储器单元孔形成第二电阻变化层的工序；在第二存储器单元孔的表面侧进一步以埋入的方式形成构成第二非欧姆性元件的叠层结构中的至少一层的工序；在第二层间绝缘层上以覆盖第二存储器单元孔的方式形成构成第二非欧姆性元件的叠层结构的半导体层或绝缘体层的工序；在第二配线上以贯通第二层间绝缘层和叠层结构的半导体层或绝缘体层的方式形成第五接触部和第六接触部的工序；和对第二非欧姆性元件的半导体层或绝缘体层进行图案化，在第二层间绝缘层上以覆盖第五接触部和第六接触部的至少一部分的方式形成第三配线层的工序。 
通过采用上述的方法，第一配线、第二配线和第三配线，利用第一接触部、第三接触部、第五接触部和第六接触部，能够以最短距离相互连接。而且，交叉点存储器部的配线和周边电路的配线能够作为相同平面上的配线层同时形成。此外，在组合二极管元件等非欧姆性元件与电阻变化层而成的存储器单元的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件流向电阻变化层的充分的电流容量。 
由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置，并且由于能够使用通常的Si半导体的微细化处理，因此能够减少掩膜数量、降低处理成本，也能够使处理简化。 
本发明的上述目的、其它目的、特征和优点，能够由参照附图进行的以下的优选实施方式的详细说明而明确。 
发明效果 
本发明的非易失性半导体存储装置，在组合二极管元件等非欧姆性元件和电阻变化元件而形成存储器单元，并以该存储器单元为基本结构来构成交叉点存储器部时，能够确保充分的电流容量，并且能够无需复杂或高成本的处理地实现交叉点存储器部的配线的引出接触部，以及与该交叉点存储器部相邻的周边电路的配线的引出接触部。 
进一步，在组合二极管元件等非欧姆性元件与电阻变化层的存储器单元的结构中，能够确保从二极管元件流向电阻变化层的充分的电流容量，并且交叉点存储器部的配线和周边电路的配线能够作为相同平面上的配线层同时形成。从而，能够使交叉点存储器部、周边电路以及它们的配线间立体地以最短距离相互连接，并且能够使用通常的Si半导体的微细化处理，无需复杂且高成本的处理地、简单并且低成本地实现用于形成上述的配线等的处理。 
附图说明
图1为对本发明的第一实施方式的非易失性半导体存储装置的结构进行示意性说明的图，(a)为平面图，(b)为从箭头方向观察(a)的1B-1B线而得到的截面图。 
图2为对本发明的第一实施方式的非易失性半导体存储装置的结构进行示意性说明的图，(a)为平面图，(b)为从箭头方向观察(a)的2B-2B线而得到的截面图。 
图3为对本发明的第一实施方式的其它非易失性半导体存储装置的结构进行示意性说明的截面图。 
图4(a)～图4(d)为对本发明的第一实施方式的非易失性半导体存储装置的制造方法进行说明的工序流程(前半部)的概略截面图。 
图5(a)～图5(c)为对本发明的第一实施方式的非易失性半导体存储装置的制造方法进行说明的工序流程(后半部)的概略截面图。 
图6为对本发明的第二实施方式的非易失性半导体存储装置的结构进行示意性说明的截面图。 
图7为对本发明的第二实施方式的其它非易失性半导体存储装置的结构进行示意性说明的截面图。 
图8(a)～图8(c)为对本发明的第二实施方式的非易失性半导体存储装置的制造方法进行说明的工序流程(后半部)的概略截面图。 
图9(a)和图9(b)为对本发明的第二实施方式的非易失性半导体存储装置的制造方法进行说明的工序流程(后半部)的概略截面图。 
图10为本发明的第三实施方式的非易失性半导体存储装置的截面图。 
图11为本发明的第三实施方式的其它非易失性半导体存储装置的截面图。 
图12为对本发明第一实施方式的非易失性半导体存储装置的变形例的结构进行示意性说明的截面图。 
图13(a)～图13(c)为对本发明的第一实施方式的非易失性半导体存储装置的变形例的制造方法进行说明的工序流程(前半部)的概略截面图。 
图14(a)～图14(c)为对本发明的第一实施方式的非易失性半导体存储装置的变形例的制造方法进行说明的工序流程(后半部)的概略截面图。 
附图标记的说明 
5、10、30、40、50、60、70            非易失性半导体存储装置 
11         基板 
11a        半导体基板 
12         第一存储器配线 
12a、14b、17e、42d、47b              导电层 
12b、12c、17d、42e                   势垒层 
12d        氮化钽层 
13         第一层间绝缘层 
14         存储器单元孔 
14a、47a   势垒膜(导电膜) 
15         第一电阻变化层(电阻变化层) 
16         第一非欧姆性元件(非欧姆性元件) 
16a、48a   下部电极 
16b、48b   上部电极 
16c        导电膜 
16x、48x   MSM二极管 
16y        肖特基二极管 
16z        pn结二极管 
17         第二存储器配线 
17a        最下层 
17b、42b                半导体层 
17c、42c                绝缘体层 
17f                     半导体膜 
17g                     金属电极体层 
17h                     p型半导体层 
17j                     n型半导体层 
17k                     用于将第二存储器配线埋入的槽 
18                      第二层间绝缘层 
18a                     第二层间绝缘层(下层侧/填埋第二存储器配线间、周边电路的配线间) 
19                      第一配线层 
20                      第二配线层 
20a、20b                周边电路的配线 
20c                     用于将周边电路的配线埋入的槽 
21                      第一接触部 
21a                     第一接触孔 
22、28                  上层配线 
22a                     配线垫部 
22b                     配线部 
23、41                  交叉点存储器部 
24                      存储器单元 
25                      晶体管 
26                      第二接触部 
27                      周边电路区域 
29a                     第三接触部 
29b                     第四接触部 
29c                     第三接触孔 
31                      下层配线 
32                      下层接触部 
32a                     接触孔 
33(33a、33b)            层间绝缘层 
42                第三存储器配线 
43                第三层间绝缘层 
44                第五接触部 
45                第六接触部 
46                第二存储器单元孔 
47                第二电阻变化层 
48                第二非欧姆性元件 
49                第三配线层 
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，以下，在所有的图中，对相同的部件标注相同的附图标记，并且省略说明。此外，晶体管、存储部等的形状为示意性的表示，其数量等为易于图示的个数。 
此外，这里的配线层是指包含在相同平面内构成的全部配线的层，包括：形成存储器单元的区域的存储器配线和与该区域相邻的周边电路形成区域的周边电路用配线。此外，存储器配线具有条纹形状，是指与存储器单元直接连接的配线。周边电路用配线的形状是任意的。 
(第一实施方式) 
图1为对本发明的第一实施方式的非易失性半导体存储装置的结构进行示意性说明的图，(a)为平面图，(b)为从箭头方向观察(a)的1B-1B线而得到的截面图。 
(仅包含存储器单元区域的结构) 
如图1(a)所示，本实施方式的非易失性半导体存储装置5中，由基板11、在该基板11上条纹形状地形成的第一存储器配线12和与该第一存储器配线12正交且条纹形状地形成的第二存储器配线17夹着而形成有存储器单元24。详细情况由图1(b)来表示并在后面进行说明，该存储器单元24构成为第一电阻变化层15经由导电膜14a和导电层14b与第一非欧姆性元件16串联地电连接。如图1(a)所示，存储器单元24矩阵形状地配置，形成成为存储器单元区域的交叉点存储器部23。该交叉点存储器部23包括：矩阵形状地配置的存储器单元 24；和作为来自夹着存储器单元24的第一存储器配线12和第二存储器配线17的引出配线的上层配线22。另外，上层配线22具有与第二接触部直接连接的配线垫部22a和配线部22b，与存储器单元区域外的电路的连接经由配线部22b进行。 
图1(b)表示本实施方式的非易失性半导体存储装置5的从箭头方向观察图1(a)的1B-1B线所得到的详细的截面图。如图1(b)所示，非易失性半导体存储装置5包括：基板11；在该基板11上形成的条纹形状的第一存储器配线12；形成在该第一存储器配线12上的第一层间绝缘层13；在第一存储器配线12上的第一层间绝缘层13形成的第一存储器单元孔14；和经由该存储器单元孔14与第一存储器配线12连接的第一电阻变化层15。进一步，非易失性半导体存储装置5包括：形成在该第一电阻变化层15上的第一非欧姆性元件16；形成在第一层间绝缘层13上、并且与第一存储器配线12正交、具有条纹形状的第二存储器配线17；和形成在该第二存储器配线17上的第二层间绝缘层18。而且，第二存储器配线17由包含第一非欧姆性元件16的至少一部分的多层构成，非易失性半导体存储装置5在第二存储器配线17的最下层17a具有半导体层17b或绝缘体层17c。 
这里，如图1所示，包含第一存储器配线12的第一配线层19，利用以贯通第一层间绝缘层13的方式形成的第一接触部21与包含第二存储器配线17的第二配线层20连接。进一步，利用与该第二配线层20连接、以贯通第二层间绝缘层18的方式形成的第二接触部26与上层配线22连接并被引出。这里，第一接触部21以贯通第二配线层20的半导体层17b或绝缘体层17c的方式形成。 
另外，第一存储器配线12为由导电性的势垒层12b、12c在上下夹着低电阻的导电层12a的构造，特别是上层的势垒层12b优选是通过进行氧化而能够作为电阻变化层动作的材料。 
此外，如上所述，在第一存储器配线12与第二存储器配线17正交的区域的第一层间绝缘层13形成有第一存储器单元孔14，该第一存储器单元孔14包括：与第一存储器配线12相接、遍及其周壁面和底面形成的有底筒状的导电性的势垒膜14a；被该势垒膜14a包围的导电层14b；和形成在势垒膜14a和导电层14b之上的第一非欧姆性元件 16的下部电极16a。在第一存储器配线12的与第一存储器单元孔14相接的部分，第一电阻变化层15以埋入至第一存储器配线12的方式形成，势垒膜14a的底部形成在第一电阻变化层15上。从而，导电层14b经由势垒膜14a和第一电阻变化层15与第一存储器配线12连接。即，导电层14b和第一存储器配线12没有旁通(绕过)第一电阻变化层15而形成短路。 
此外，第二存储器配线17包括：第一非欧姆性元件16的例如半导体层17b；作为第一非欧姆性元件16的上部电极16b的导电性势垒层17d；第二存储器配线17的低电阻的导电层17e；和导电性的势垒层17d。此外，在图1中，第一非欧姆性元件16为由半导体层17b、作为夹着该半导体层17b的金属电极体层的下部电极16a和上部电极16b这3层的叠层结构构成的MSM二极管16x，如上所述，第一电阻变化层15侧的上部电极16b以埋入至第一存储器单元孔14中的方式形成。 
通过采用上述的结构，即使在交叉点存储器部23的配线中设置有半导体层17b或绝缘体层17c，第一存储器配线12和第二存储器配线17也能够利用第一接触部21以最短距离相互地连接。而且，从第一存储器配线12或第二存储器配线17向上层配线22的引出配线也能够以最短距离容易地形成。此外，在组合二极管元件等非欧姆性元件16与电阻变化层15而得到的存储器单元24的结构中，例如能够使MSM二极管16x的尺寸比电阻变化层15的尺寸大，因此能够确保从MSM二极管16x流向电阻变化层15的充足的电流容量。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置。 
(包含存储器单元区域和周边电路区域的结构) 
图2为对本发明的第一实施方式的非易失性半导体存储装置的结构进行示意性说明的图，(a)为平面图，(b)为从箭头方向观察(a)的2B-2B线所得到的截面图。图2所示的非易失性半导体存储装置10，除了包含图1所示的作为存储器单元区域的交叉点存储器部23的非易失性半导体存储装置5之外，还具有与存储器单元区域相邻的周边电路区域27。 
在图2(a)和(b)中，省略非易失性半导体存储装置10的交叉 点存储器部23等与图1所示的非易失性半导体存储装置5相同的部分的说明。 
图2(a)所示的非易失性半导体存储装置10，在交叉点存储器部23的周围具有与交叉点存储器部23相邻的周边电路区域27，为了与形成于该周边电路区域27的各种电路进行连接，形成有多个包含配线垫部的上层配线28。 
图2(b)所示的非易失性半导体存储装置10，在第一存储器配线12与第二存储器配线17之间形成有具有串联地电连接的第一电阻变化层15和非欧姆性元件16的存储器单元24。而且，非易失性半导体存储装置10包括：作为矩阵形状地配置有该存储器单元24的存储器单元区域的交叉点存储器部23；和与该交叉点存储器部23相邻的周边电路区域27。作为该周边电路区域27的配线的周边电路的配线20a，使用存储器单元区域23的第一配线层19和第二配线层20中的至少任一个而形成。而且，周边电路区域27的第一配线层19和第二配线层20之间以及第二配线层20与上层配线28之间的连接，利用分别贯通第一层间绝缘层13和第二层间绝缘层18而形成的第三接触部29a和第四接触部29b进行。而且，第三接触部29a以贯通第二配线层20的半导体层17b或绝缘体层17c的方式形成。 
通过采用上述的结构，即使在交叉点存储器部23和周边电路的配线20a中设置有半导体层17b或绝缘体层17c，交叉点存储器部23的配线和周边电路的配线20a也能够作为同一平面上的配线层同时形成，交叉点存储器部23和周边电路的配线20a能够分别以最短距离容易地形成向上层配线22、28的引出配线。因此，能够几乎不增加处理的掩膜数量和工序数量地制作非易失性半导体存储装置。 
在以上的结构中，第一存储器配线12、第二存储器配线17的低电阻的导电层12a、17e优选例如由铜或铝等材料形成，在其上下叠层有氮化钛、钛、氮化钽、钽等势垒金属。前者是为了使配线更加低电阻化，由此防止电路动作的延迟、实现高速动作，后者具有防止来自层间绝缘层的异物的扩散、提高与层间绝缘层的密合性的效果。 
此外，第一非欧姆性元件16能够使用例如叠层有下部电极16a、上部电极16b和半导体层17b的结构的MSM二极管16x，其中，作为 下部电极16a、上部电极16b，使用钽、氮化钽、钛、氮化钛、铝、钨、铂、铜、或它们的组合；作为半导体层17b，使用硅、氮化硅、碳化硅。 
另外，第一非欧姆性元件16的半导体层17b优选具有比埋入第一存储器单元孔14中的下部电极16a更大的形状。这是因为，由此能够增加作为第一非欧姆性元件16的MSM二极管16x的电流容量。在以上述的MSM二极管16x构成第一非欧姆性元件16的情况下，即使第一电阻变化层15为通过施加具有正负两个极性的电压来改变所保持的电阻值的、所谓的双极型电阻变化层，也能够容易地得到在双方向上具有较大的电流容量、且特性偏离较小的第一非欧姆性元件16。 
此外，作为第一层间绝缘层13，能够使用绝缘性的氧化物或氮化物材料。具体而言，能够使用TEOS-SiO膜或氮化硅(SiN)膜等，该TEOS-SiO膜是使用氧化硅(SiO)、臭氧(O3)、四乙氧基硅烷(TEOS)通过CVD法形成的。此外，第一层间绝缘层13也能够采用包含绝缘性的氧化层和绝缘性的势垒层的多层构造。 
第一电阻变化层15成为位于第一存储器单元孔14的下方、被在第一存储器配线12的上层形成的导电性的势垒层包围左右的构造。此外，在第一存储器配线12、第二存储器配线17和第一存储器单元孔14的导电层14b，导电层12a、导电性的势垒层12c、17d和势垒膜14a如图1所示那样形成在外侧。由此，第一电阻变化层15为能够阻止使改变所保持的电阻值的电阻变化特性劣化的氢等杂质的侵入的构造，能够实现具有稳定的电阻变化特性的非易失性半导体存储装置5。 
另外，在本实施方式中，第一电阻变化层15形成在第一存储器单元孔14的底部，但是也能够埋入形成在第一存储器单元孔14内。 
另外，作为第一电阻变化层15，也可以使用含铁的氧化物例如四氧化三铁(Fe3O4)、氧化钛、氧化钽、氧化钒、氧化钴、氧化镍、氧化锌和铌氧化膜等过渡金属氧化物，通过溅射法等形成。 
此外，第一接触部21、第二接触部26、第三接触部29a和第四接触部29b构成为埋入有钨或铜，或者在它们的壁面和下层组合钛、氮化钛、钽、氮化钽而成的导电层14b。 
(包含存储器单元区域、周边电路区域和驱动电路的结构) 
图3是对本发明的第一实施方式的其它非易失性半导体存储装置 30的结构进行示意性说明的截面图。非易失性半导体存储装置30不同于图1的非易失性半导体存储装置10，构成为在下层具有驱动电路。 
即，在图3所示的非易失性半导体存储装置30中，交叉点存储器部23的第一存储器配线12与第一电阻变化层15和位于第一存储器配线12的下层的晶体管25中的至少任一个连接。 
如图3所示，包含形成于半导体基板11a的晶体管25的驱动电路、驱动电路内的下层配线31、交叉点存储器部23的第一存储器配线12和与其相邻的周边电路的配线20a，分别根据需要通过下层接触部32电连接。另外，如图3所示，下层接触部32形成在贯通配置于下层的层间绝缘层33(33a、33b)的接触孔32a内。 
根据如上所说明的构造，交叉点存储器部23的第二存储器配线17和周边电路的配线20a能够作为相同层的配线层共用，并且能够以最短距离连接配线间的接触部，因此能够提高可靠性，降低连接电阻，于是能够实现存储器动作的高速化。 
此外，通过使二极管元件的一部分在配线构造内集成化，能够实现一种非易失性半导体存储装置，其能够不增大芯片面积地增加二极管元件的电流容量，并且在组合二极管元件和电阻变化层的交叉点型结构中能够确保充分的电流容量。 
如以上所示，通过采用组合存储器元件和二极管元件的结构，利用二极管元件的整流特性，能够进一步降低读入、写入时的串扰，因此也能够简化电路结构。 
接着，对本实施方式的非易失性半导体存储装置的制造方法进行说明。 
图4(a)～(d)和图5(a)～(c)表示对本实施方式的非易失性半导体存储装置的制造方法进行说明的工序流程的概略截面图。这里，以非易失性半导体存储装置10为例进行说明。 
如图4和图5的工序流程图所示，本实施方式的非易失性半导体存储装置10的制造方法，包括：在基板11上形成条纹形状的第一存储器配线12的工序；在包含该第一存储器配线12的基板11上形成第一层间绝缘层13的工序；在第一存储器配线12上，在第一层间绝缘层13的规定位置形成第一存储器单元孔14的工序；和形成该第一存 储器单元孔14的第一电阻变化层15的工序。而且，本实施方式的非易失性半导体存储装置10的制造方法还包括：在第一存储器单元孔14的表面侧，进一步以埋入的方式形成构成第一非欧姆性元件16的叠层结构中的至少一层的工序；和在第一层间绝缘层13上覆盖第一存储器单元孔14而形成构成第一非欧姆性元件16的叠层结构的半导体层17b或绝缘体层17c的工序。进一步，本实施方式的非易失性半导体存储装置10的制造方法还包括：在第一存储器配线12上，贯通第一层间绝缘层13和叠层结构的半导体层17b或绝缘体层17c而形成第一接触部21的工序；和在第一层间绝缘层13和叠层结构的半导体层17b或绝缘体层17c上，覆盖第一接触部21的至少一部分而形成第二存储器配线17的工序。 
接着，依次使用图4和图5对本实施方式的非易失性半导体存储装置10的制造方法进行具体的说明。 
图4(a)为在基板11上使用期望的掩膜对导电膜进行图案化，形成条纹形状的第一存储器配线12后，形成第一层间绝缘层13，通过CMP进行平坦化后的截面图。 
如图4(a)所示，在基板11上形成具有密合性、导电性和势垒性的、例如由氮化钽或钽形成的势垒层12c，在其上形成例如铝或铜等低电阻的导电层12a。然后，在导电层12a上形成具有密合性、导电性和势垒性的、通过氧化而成为电阻变化层的材料例如氮化钽层12b，通过以在配线残留所需区域的方式进行图案化，形成第一存储器配线12。另外，虽然第一存储器配线12通过蚀刻形成，但是也可以通过金属镶嵌处理形成。 
在通过图案化而形成该第一存储器配线12后，例如通过CVD法等形成成为第一层间绝缘层13的氧化物，通过CMP进行平坦化。另外，第一层间绝缘层13，为了降低配线间的寄生电容，也能够使用含氟氧化物等。此外，也能够采用包含绝缘性的势垒层的多层构造。 
然后，如图4(b)所示，在第一存储器配线12上的期望的位置，贯通第一层间绝缘层13而形成第一存储器单元孔14。利用该存储器单元孔14的空间，通过从第一层间绝缘层13的上部进行氧灰化或氧离子注入，形成于第一存储器配线12的最上层的氮化钽层12b变化成氧 化钽。由此，在氮化钽层12b中形成第一电阻变化层15。另外，也能够在第一存储器单元孔14内通过溅射法或CVD法等埋入形成成为电阻变化层的材料。 
如图4(c)所示，在第一存储器单元孔14的壁面和底面，通过溅射法形成具有势垒性和密合性的、例如氮化钽膜或氮化钛膜的导电膜14a，通过两面洗涤将附着物除去，在第一存储器单元孔14内部通过CVD法埋入钨等低电阻的导电层14b，通过CMP进行平坦化。 
接着，如图4(d)所示，将埋入第一存储器单元孔14中的势垒膜14a和导电层14b的表面的一部分通过蚀刻除去，例如通过溅射法在整个面上形成氮化钽膜。然后，通过CMP将第一存储器单元孔14以外的氮化钽膜除去并使表面平坦化，由此在第一存储器单元孔14的上部形成作为第一非欧姆性元件的MSM二极管的下部电极16a。 
接着，如图5(a)所示，在第一存储器单元孔14和第一层间绝缘层13的上部整个面，形成成为MSM二极管的半导体层的半导体膜17f，在形成与包含第一存储器配线12的第一配线层19接触的位置，贯通第一层间绝缘层13和半导体膜17f而形成第一接触孔21a和第三接触孔29c。这里，作为半导体膜17f，例如通过溅射法形成氮化硅。此外，在形成MIM二极管元件的情况下，使用绝缘体膜来代替半导体膜。 
接着，如图5(b)所示，在半导体膜17f的上部形成成为MSM二极管的上部电极16b的导电膜16c。导电膜16c是，通过溅射法形成具有势垒性和密合性的氮化钽膜、钛膜、或氮化钛膜。此外，导电膜16c，在形成于半导体膜17f上部整个面的同时，也形成在第一接触孔21a和第三接触孔29c的壁面和底面，然后，在第一接触孔21a和第三接触孔29c内通过CVD法埋入钨。然后，通过CMP将第一接触部21和第三接触部29a以外的钨除去，并且进行表面的平坦化，形成在第一接触孔21a和第三接触孔29c内具有导电层14b的第一接触部21和第三接触部29a。 
接着，如图5(c)所示，以与第一存储器配线12正交的方式配置条纹形状的第二存储器配线17，利用相同的配线层即第二配线层20，同时在第一接触部21上形成第二存储器配线17、在第三接触部29a上形成周边电路的配线20a。形成在第一存储器单元孔14上的第二存储 器配线17包括，构成MSM二极管16x的半导体层17b、上部电极16b、低电阻的导电层17e和势垒层17d。此外，第二存储器配线17也可以为，除了在这里所说明的构成第一非欧姆性元件16的叠层结构之外，还包含其它层的多层构造。另外，势垒层17d优选由氮化钽膜形成。这里，为了提高MSM二极管16x的电流容量，半导体层17b和上部电极16b优选具有至少比第一存储器单元孔14大的形状。 
另外，虽然对第一存储器配线12和第二存储器配线17以多层构造的结构进行了说明，但是并不限定于该构造，能够使其简化。 
此外，与第二存储器配线17的最下层相同半导体层17b被第三接触部29a贯通，由此第三接触部29a上的周边电路的配线20a与第一配线层19良好的电连接。 
如图5(c)所示那样，在包含第一层间绝缘层13和第二存储器配线17的第二配线层20上形成第二层间绝缘层18之后，以贯通该第二层间绝缘层18的方式形成第二接触部26和第四接触部29b，与第二层间绝缘层18上的上层配线22、28电连接。 
通过采用上述的方法，第一存储器配线12和第二存储器配线17能够利用第一接触部21以最短距离相互连接，而且，交叉点存储器部23的配线和周边电路的配线20a作为相同平面上的配线层同时形成。此外，在组合二极管元件等非欧姆性元件与电阻变化层而成的存储器单元24的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件向电阻变化层流动充分的电流容量。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置，并且由于能够使用通常的Si半导体的微细化处理，因此能够减少掩膜数量、降低处理成本，也能够使工艺简化。 
此外，能够实现作为第一非欧姆性元件，包含电气性地在双方向上能够对称地进行动作的二极管元件的存储器单元，该二极管元件不仅能够为肖特基二极管、pn结二极管，还可以为MIM构造、金属-半导体-金属(MSM)构造。 
另外，作为第二存储器配线17和第三存储器配线42中第一非欧姆性元件16或第二非欧姆性元件48的电极的二极管电极16a、16b、48a、48b，可以与第一接触部21、第三接触部29a、第五接触部44和 第六接触部45中与第一层间绝缘层13或第二层间绝缘层18相邻配置的紧贴层由相同的材料形成，即与第一接触部21、第三接触部29a、第五接触部44和第六接触部45由相同的材料形成。 
通过采用上述的结构，二极管电极和紧贴层由相同的材料构成，因此能够使处理简化，能够不增加处理的掩膜数量和工序数地制造非易失性半导体存储装置。 
(变形例) 
图12为对本发明的第一实施方式的变形例的非易失性半导体存储装置的结构进行示意性说明的截面图。 
如图12所示，本变形例的非易失性半导体存储装置10A为图2的非易失性半导体存储装置10的变形例。在本变形例中，以上述实施方式中图2的非易失性半导体存储装置10为例，但是以下所述的与本变形例的不同点，在图1的非易失性半导体存储装置5和图3的非易失性半导体存储装置30中也是共通的。因此，以下，将它们统称为第一实施方式的非易失性半导体存储装置，对该第一实施方式的非易失性半导体存储装置与本变形例的非易失性半导体存储装置10A进行比较来说明。本变形例与第一实施方式的不同之处在于，第二存储器配线17的制造方法不同。在第一实施方式中，在第一层间绝缘层13上形成由第二存储器配线17的材料形成的膜，使用期望的掩膜对其进行加工，由此形成第二存储器配线。另一方面，在本变形例中，在第一层间绝缘层13形成配线槽，通过将第二存储器配线17的材料埋入该配线槽中的所谓金属镶嵌处理来形成第二存储器配线17。具体而言，形成于第二存储器配线17和周边电路的配线20a中的任一方的下层的半导体层17b或绝缘体层17c，也形成在各个配线的侧壁部。 
因此，在上述的结构中，也与第一实施方式同样，在交叉点存储器部23和周边电路的配线20a设置有半导体层17b或绝缘体层17c。即使是上述的结构，与第一实施方式同样，交叉点存储器部23的配线和周边电路的配线20a也能够作为相同平面上的配线层而同时形成，交叉点存储器部23和周边电路的配线20a也能够分别以最短距离容易地形成向上层配线22、28的引出配线。因此，能够几乎不增加处理的掩膜数量和工序数地制造非易失性半导体存储装置。 
关于以上结构中的各种配线、层间绝缘膜、非欧姆性元件的材料等，与在第一实施方式中所说明的内容相同，因此省略其说明。 
接着，对本变形例的非易失性半导体存储装置10A的制造方法进行说明。 
图13(a)～(c)和图14(a)～(c)中，对于与第一实施方式的非易失性半导体存储装置的制造方法不同的部分，表示对本变形例的非易失性半导体存储装置的制造方法进行说明的工序流程概略截面图。以下，以与第一实施方式不同的第二存储器配线17的形成方法为中心进行说明，省略对与第一实施方式相同的制造方法的说明。 
首先，如图13(a)所示，在形成有作为第一非欧姆性元件的MSM二极管的下部电极16a的第一存储器单元孔14和第一层间绝缘层13的上部整个面，形成具有与后述的第二存储器配线17和周边电路的配线20a的配线高度相当的高度的第二层间绝缘膜18a。 
接着，如图13(b)所示，使用期望的掩膜，在第二层间绝缘膜18a中形成用于填埋第二存储器配线17的配线槽17k，和用于填埋周边电路的配线20a的配线槽20c。此时，在配线槽17k的底部，露出作为被埋入第一存储器单元孔14上部的第一非欧姆性元件的MSM二极管的下部电极16a。此外，配线槽17k以与第一存储器配线12正交的方式条纹形状地形成。 
接着，如图13(c)所示，覆盖用于填埋第二存储器配线17的配线槽17k和用于填埋周边电路的配线20a的配线槽20c，在第二层间绝缘膜18a的整个面形成作为MSM二极管的半导体层的半导体膜17f。这里，作为半导体膜17f，例如通过溅射法形成氮化硅。此外，在形成MIM二极管元件的情况下，使用绝缘体膜代替半导体膜。 
接着，如图14(a)所示，在用于填埋第二存储器配线17的配线槽17k和用于填埋周边电路的配线20a的配线槽20c的内部，使用期望的掩膜，形成贯通第一层间绝缘层13和半导体膜17f的第一接触孔21a和第三接触孔29c。利用这些接触孔，能够与包含第一存储器配线12的第一配线层19进行电连接。 
接着，如图14(b)所示，覆盖第一接触孔21a、第三接触孔29c和半导体膜17f，形成作为MSM二极管的上部电极17d的导电膜。导 电膜通过溅射法形成具有势垒性和密合性的氮化钽膜、钛膜或氮化钛膜。此外，对第一接触孔21a和第三接触孔29c的内部进行填充，在导电膜的整个面上形成电阻率较低的导电层17e，形成第一接触部21和第三接触部29a。 
接着，如图14(c)所示，最后通过CMP进行平坦化，将形成于第二层间绝缘层18a的上方的导电膜17d和导电层17e除去，形成第二存储器配线17和周边电路的配线20a。 
此后的工序与第一实施方式的非易失性存储装置相同，因此省略。 
通过采用上述的制造方法，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置，并且能够使用被称为金属镶嵌处理的通常的Si半导体的微细化处理，因此能够减少掩膜数量、降低处理成本，也能够使处理简化。 
(第二实施方式) 
图6为对本发明的第二实施方式的非易失性半导体存储装置的结构进行示意性说明的截面图。与第一实施方式的不同之处在于，本实施方式的交叉点存储器部41构成为，将图2所示的非易失性半导体存储装置10所示的交叉点存储器部23在叠层方向上形成2层。即，在非易失性半导体存储装置10的构造之外，如图6所示本实施方式的非易失性半导体存储装置40包括：在第一层间绝缘层13上，覆盖包含第二存储器配线17的第二配线层20和周边电路的配线20a而形成的第二层间绝缘层18；以及在该第二层间绝缘层18上以与第二存储器配线17正交的方式形成的条纹形状的第三存储器配线42和周边电路的配线20b。进一步，在第二层间绝缘层18上覆盖该第三存储器配线42和周边电路的配线20b而形成第三层间绝缘层43，形成在第三层间绝缘层43上的上层配线22，如图6所示在交叉点存储器部41，利用第一接触部21、第二接触部26和第五接触部44与第一存储器配线12、第二存储器配线17和第三存储器配线42电连接，引出配线。此外，在周边电路区域27中也是同样，上层配线28利用第三接触部29a、第四接触部29b和第六接触部45与周边电路的配线20a、20b电连接，引出配线。 
图6所示的非易失性半导体存储装置40包括：基板11；形成在基板11上的第一存储器配线12；形成在该第一存储器配线12上的第一层间绝缘层13；在第一存储器配线12上的第一层间绝缘层13形成的第一存储器单元孔14；经由该第一存储器单元孔14与第一存储器配线12连接的第一电阻变化层15；和形成在第一电阻变化层15上的第一非欧姆性元件16。而且，非易失性半导体存储装置40还包括：形成在第一层间绝缘层13上，并且与第一存储器配线12正交，且具有条纹形状的第二存储器配线17；形成在该第二存储器配线17上的第二层间绝缘层18；贯通第二存储器配线17上的第二层间绝缘层18而形成的第二存储器单元孔46；经由第二存储器单元孔46与第二存储器配线17连接的第二电阻变化层47；形成在该第二电阻变化层47上的第二非欧姆性元件48；和形成在第二层间绝缘层18上，并且与第二存储器配线17正交，且具有条纹形状的第三存储器配线42。进一步，非易失性半导体存储装置40中，第二存储器配线17和第三存储器配线42分别由包含第一非欧姆性元件16和第二非欧姆性元件48的至少一部分的多层构成，在第二存储器配线17的最下层具有半导体层17b或绝缘体层17c，在第三存储器配线42的最下层具有半导体层42b或绝缘体层42c。
除以上结构之外，在非易失性半导体存储装置40中，包含第一存储器配线12的第一配线层19，利用贯通第一层间绝缘层13而形成的第一接触部21，与包含第二存储器配线17的第二配线层20连接。包含该第二存储器配线17的第二配线层20，利用贯通第二层间绝缘层18而形成的第五接触部44，与包含第三存储器配线42的第三配线层49连接。进一步，利用与该第三配线层49连接、贯通第三层间绝缘层43而形成的第二接触部26与上层配线22连接，引出配线。而且，第一接触部21和第五接触部44，贯通第二配线层20和第三配线层49的半导体层17b、42b或绝缘体层17c、42c而形成。 
另外，贯通第二存储器配线17与第三存储器配线42正交的区域的第二层间绝缘层18而形成第二存储器单元孔46，在该第二存储器单元孔46中，设置有：与第二存储器配线17相接的第二电阻变化层47；形成在第二电阻变化层47上，周围被导电性的势垒膜47a包围的导电层47b；和第二非欧姆性元件48的下部电极48a。 
另外，第三存储器配线42由第二非欧姆性元件48的半导体层42b、 低电阻的导电层42d和势垒层42e构成。此外，第二非欧姆性元件48与第一实施方式同样，例如形成MSM二极管48x，MSM二极管48x由下部电极48a、半导体层42b和上部电极48b构成。 
通过采用上述的结构，第一存储器配线12和第二存储器配线17以及第二存储器配线17和第三存储器配线42，能够利用第一接触部21和第二接触部26以最短距离相互连接，而且，交叉点存储器部41的存储器单元245的电极和引出配线，作为相同平面上的配线层同时形成。此外，在组合二极管元件等非欧姆性元件与电阻变化层而成的存储器单元24的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件向电阻变化层流动的充分的电流容量。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置。 
此外，图6所示的非易失性半导体存储装置40，在第一存储器配线12与第二存储器配线17之间以及第二存储器配线17与第三存储器配线42之间，形成有存储器单元24，该存储器单元24具有串联地电连接的第一电阻变化层15或第二电阻变化层47，和第一非欧姆性元件16或第二非欧姆性元件48。而且，非易失性半导体存储装置40包含：作为矩阵形状地配置有该存储器单元24的存储器单元区域的交叉点存储器部41；和与该交叉点存储器部41相邻的周边电路区域27。作为该周边电路区域27的配线的周边电路的配线20a、20b，使用存储器单元区域的第一配线层19、第二配线层20和第三配线层49中的至少任一个而形成。而且，周边电路区域27的各配线层或配线之间，利用分别贯通第一层间绝缘层13、第二层间绝缘层18和第三层间绝缘层43而形成的第一接触部21、第二接触部26、第三接触部29a、第四接触部29b、第五接触部44和第六接触部45，进行连接。而且，第一接触部21和第三接触部29a贯通第二配线层20的半导体层17b或绝缘体层17c而形成，第五接触部44和第六接触部45贯通第三配线层49的半导体层42b或绝缘体层42c而形成。 
通过采用上述的结构，即使在交叉点存储器部41和周边电路的配线20a、20b设置有半导体层17b、42b或绝缘体层17c、42c，交叉点存储器部41的配线和周边电路的配线20a、20b也能够作为相同平面 上的配线层同时形成，交叉点存储器部41和周边电路的配线20a、20b能够分别以最短距离容易地形成向上层配线22、28的引出配线。因此，能够不增加处理的掩膜数量和工序数地制造非易失性半导体存储装置。 
图7为对本发明的第二实施方式的其它非易失性半导体存储装置50的结构进行示意性说明的截面图。非易失性半导体存储装置50与图6的非易失性半导体存储装置40不同，构成为在下层具有驱动电路。 
即，在图7所示的非易失性半导体存储装置50中，交叉点存储器部41的第一存储器配线12，与位于比第一电阻变化层15和第一存储器配线12更下层的晶体管25中的至少任一个连接。 
如图7所示，包含形成于半导体基板11a的晶体管25的驱动电路、驱动电路内的下层配线31、交叉点存储器部41的第一存储器配线12及与其相邻的周边电路的配线20a、20b，分别根据需要利用下层接触部32电连接。另外，如图7所示，下层接触部32在贯通配置于下层的层间绝缘层33(33a、33b)的接触孔32a内形成。 
根据如上所说明的构造，交叉点存储器部41的第二存储器配线17和第三存储器配线42与周边电路的配线20a、20b能够作为相同层的配线层共用，并且能够以最短距离连接配线间的接触部，因此能够提高可靠性，降低连接电阻，从而能够实现存储器动作的高速化。 
此外，在图6和图7所示的非易失性半导体存储装置40、50中，使第二层间绝缘层18、第三层间绝缘层43、第三存储器配线42、埋入第二存储器单元孔46中的第二电阻变化层47和第二非欧姆性元件48为第二存储器单元层的1个结构单位。而且，在进一步将该结构单位进行1层以上的叠层的非易失性半导体存储装置40、50中，在配线层之中至少任一部分形成周边电路的配线20a、20b，该周边电路的配线20a在最下层具有半导体层17b或绝缘体层17c，周边电路的配线20b在最下层具有半导体层42b或绝缘体层42c，贯通在上下配置的不同的周边电路的配线20a、20b之间配置的层间绝缘层而进行电连接的接触部，也可以为贯通半导体层17b、42b或绝缘体层17c、42c而形成的结构。 
通过采用这样的结构，能够使交叉点存储器部和周边电路以及它们的配线间立体地以最短距离相互连接。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置。 
接着，对本实施方式的非易失性半导体存储装置的制造方法，以非易失性半导体存储装置40为例，使用图8(a)～(c)和图9(a)、(b)进行说明。 
图8和图9表示对本实施方式的非易失性半导体存储装置40的制造方法进行说明的工序流程的概略截面图。在图8所示的工序流程之前，进行了在第一实施方式中表示的图4和图5(a)、(b)的工序流程，这里，因重复而将其省略。 
非易失性半导体存储装置40的制造方法包括：在基板11上形成条纹形状的第一存储器配线12的工序；在包含第一存储器配线12的基板11上形成第一层间绝缘层13的工序；在第一存储器配线12上，在第一层间绝缘层13的规定位置形成第一存储器单元孔14的工序；和在第一存储器单元孔14形成第一电阻变化层15的工序。而且，还包括：在第一存储器单元孔14的表面侧进一步以埋入的方式形成构成第一非欧姆性元件16的叠层结构中的至少一层的工序；和在第一层间绝缘层13上以覆盖第一存储器单元孔14的方式形成构成第一非欧姆性元件16的叠层结构的半导体层17b或绝缘体层17c的工序。进一步，还包括：在第一存储器配线12上贯通第一层间绝缘层13和叠层结构的半导体层17b或绝缘体层17c而形成第一接触部21和第三接触部29a的工序；在第一层间绝缘层13和叠层结构的半导体层17b或绝缘体层17c上，覆盖第一接触部21和第三接触部29a的至少一部分而形成包含构成第一非欧姆性元件16的叠层结构中的其它层的第二存储器配线17的工序；在整个面上形成第二层间绝缘层18的工序；在第二存储器配线17上贯通第二层间绝缘层18而在规定的位置形成第二存储器单元孔46的工序；和在第二存储器单元孔46形成第二电阻变化层47的工序。除此之外，非易失性半导体存储装置40的制造方法还包括：在第二存储器单元孔46的表面侧进一步以埋入的方式形成构成第二非欧姆性元件48的叠层结构中的至少一层的工序；在第二层间绝缘层18上以覆盖第二存储器单元孔46的方式形成构成第二非欧姆性元件48的叠层结构的半导体层42b或绝缘体层42c的工序；在第二存储器配线17上，贯通第二层间绝缘层18和叠层结构的半导体层42b或绝缘体层42c而形成第五接触部44和第六接触部45的工序；和在第二层 间绝缘层18和叠层结构的半导体层42b或绝缘体层42c上，覆盖第五接触部44和第六接触部45的至少一部分而形成包含构成第二非欧姆性元件48的叠层结构中的其它层的第三存储器配线42的工序。 
接着，依次使用图8和图9对本实施方式的非易失性半导体存储装置40的制造方法，就其与第一实施方式的不同之处进行具体的说明。 
图8(a)表示在形成有第一层的交叉点存储器之后，形成第二层的交叉点存储器的最初的阶段。然后，如图8(b)所示，在第二存储器配线17和第一层间绝缘层13上形成第二层间绝缘层18，在形成第二交叉点存储器的位置，贯通第二层间绝缘层18而形成第二存储器单元孔46。此外，第二存储器单元孔46的位置优选在第一存储器单元孔14的正上方。这是因为，这样能够使单元布局微细化，并且能够在交叉点存储器的上下的单元中维持对称性，抑制电路动作的偏差。 
接着，与第一实施方式同样地，通过对第二存储器单元孔46的下部的势垒层17d的一部分进行氧灰化或氧离子注入，形成第二电阻变化层47，并在其上以对第二存储器单元孔46进行埋入的方式形成导电层47b。然后，通过进行蚀刻，将第二存储器单元孔46的上部的导电层47b的一部分除去，在此埋入导电膜，形成MSM二极管48x的下部电极48a。 
如图8(c)所示，在第二存储器单元孔46上和第二层间绝缘层18上，在整个面形成半导体层42b，贯通第二层间绝缘层18和半导体层42b而形成第五接触部44和第六接触部45。 
接着，如图9(a)所示，在交叉点存储器部41以与第二存储器配线17正交的方式形成条纹形状的第三存储器配线42，此外，在第五接触部44和第六接触部45上形成第三配线层49。于是，形成在第二存储器单元孔46上的第三存储器配线42，由半导体层42b、势垒层42e和低电阻的导电层42d构成。此外，MSM二极管48x由形成于第二存储器单元孔46的上部的下部电极48a、半导体层42b和上部电极48b构成。 
根据上述的工序流程，能够制造如图9(b)所示的本实施方式的非易失性半导体存储装置40。 
通过采用上述的方法，第一存储器配线12与第二存储器配线17 以及第二存储器配线17与第三存储器配线42，能够利用第一接触部～第六接触部21、26、29a、29b、44、45，以最短距离相互连接，而且，交叉点存储器部41的配线和周边电路的配线20a、20b能够作为相同平面上的配线层同时形成。此外，在组合二极管元件等非欧姆性元件与电阻变化层而成的存储器单元24的结构中，例如能够使二极管元件的尺寸比电阻变化层的尺寸大，因此能够确保从二极管元件向电阻变化层流动充分的电流容量。进一步，能够使这样的交叉点存储器部、周边电路以及它们的配线间立体地以最短距离相互连接。由此，能够实现不会误动作、高可靠性、高集成的非易失性半导体存储装置，并且由于能够使用通常的Si半导体的微细化处理，因此能够减少掩膜数量、降低处理成本，也能够使处理简化。 
(第三实施方式) 
图10表示本发明的第三实施方式的非易失性半导体存储装置60的截面图。本实施方式与第一实施方式的不同之处在于，第一非欧姆性元件16为肖特基二极管16y。即，如图10所示，第一非欧姆性元件16为由半导体层17c和金属电极体层17g的2层的叠层结构构成的肖特基二极管16y，第一电阻变化层15侧的金属电极体层17g以埋入第一存储器单元孔14中的方式形成。 
在采用这样的肖特基二极管16y的结构的情况下，形成多数载流子起支配性作用的二极管，因此能够扩大电流容量，并且能够进行高速动作。由此，通过施加极性相同而大小不同的电压能够使电阻变化层所保持的电阻值变化，因此，是适于所谓的单极型电阻变化层的结构。 
图11表示本发明的第三实施方式的其它非易失性半导体存储装置70的截面图。本实施方式与第一实施方式的不同之处在于，第一非欧姆性元件16为pn结二极管16z。即，如图11所示，第一非欧姆性元件16为由p型半导体层17h和n型半导体层17j的2层的叠层结构构成的pn结二极管16z，p型半导体层17h或n型半导体层17j被埋入第一存储器单元孔14中。这里，p型半导体层17h埋入第一存储器单元孔14中而形成。另外，p型半导体层17h和n型半导体层17j的构成位置也可以配置为相反。 
通过采用上述的结构，形成少数载流子起支配性作用的二极管，因此虽然电流容量低于MSM二极管，但是能够期待其防止过剩电流、降低消耗电力的效果。由此，通过施加极性相同而大小不同的电压能够使电阻变化层所保持的电阻值改变，因此是适于所谓的单极型电阻变化层的结构。 
根据上述说明，对本领域技术人员而言，可以明确本发明的许多改良和其它实施方式。因此，上述说明仅应当被解释为例示，是以向本领域技术人员说明实施本发明的最佳方式为目的而提供的。能够不脱离本发明的主旨地对其构造和/或功能的详情内容进行实质性变更。 
产业上的可利用性 
本发明涉及使用二极管元件和电阻变化层的交叉点型非易失性半导体存储装置，能够实现存储器容量极大的非易失性存储器，因此在使用非易失性存储装置的各种电子设备领域中是有用的。 

Claims (16)

1.一种非易失性半导体存储装置，包括：
基板；
形成在所述基板上的具有条纹形状的第一存储器配线；
形成在所述基板上和所述第一存储器配线上的第一层间绝缘层；
在所述第一存储器配线上的所述第一层间绝缘层形成的第一存储器单元孔；
经由所述第一存储器单元孔与所述第一存储器配线连接的第一电阻变化层；
形成在所述第一电阻变化层上的第一非欧姆性元件；
形成在所述第一层间绝缘层上，并且与所述第一存储器配线正交，且具有条纹形状的第二存储器配线；和
在所述第二存储器配线上和所述第一层间绝缘层上形成的第二层间绝缘层，
所述第二存储器配线由包含所述第一非欧姆性元件的至少一部分的多层构成，在所述第二存储器配线的最上层具有导电层，并且在所述第二存储器配线的最下层具有作为所述第一非欧姆性元件的一部分的半导体层或绝缘体层，所述非易失性半导体存储装置的特征在于：
所述第一存储器配线，通过贯通所述第一层间绝缘层而形成的第一接触部与所述第二存储器配线的最上层连接，所述第一接触部通过贯通所述第二存储器配线的所述半导体层或绝缘体层而形成。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于：
在所述第一存储器配线与所述第二存储器配线之间，形成有存储器单元，该存储器单元具有串联地电连接的所述第一电阻变化层和所述第一非欧姆性元件，该非易失性半导体存储装置包括矩阵形状地配置有所述存储器单元的存储器单元区域和与所述存储器单元区域相邻的周边电路区域，所述周边电路区域的配线，使用由与所述存储器单元区域的所述第一存储器配线相同的构造形成的第一周边电路用配线和由与所述第二存储器配线相同的构造形成的第二周边电路用配线而形成，所述第一存储器配线和所述第一周边电路用配线，由作为相同层的配线层的第一配线层形成，所述第二存储器配线和所述第二周边电路用配线，由作为相同层的配线层的第二配线层形成，所述第一周边电路用配线与所述第二周边电路用配线的最上层之间，通过贯通所述第一层间绝缘层而形成的第三接触部进行连接，所述第三接触部通过贯通所述第二配线层的所述半导体层或绝缘体层而形成。
3.如权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述第一存储器配线与位于比所述第一电阻变化层和所述第一存储器配线更下层的晶体管中的至少任一个连接。
4.如权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述第一非欧姆性元件，是由半导体层和在所述半导体层的上下形成的各个金属电极体层的3层的叠层结构形成的MSM二极管，所述第一电阻变化层侧的所述金属电极体层，以埋入所述第一存储器单元孔中的方式形成。
5.如权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述第一非欧姆性元件，是由半导体层和金属电极体层的2层的叠层结构形成的肖特基二极管，所述金属电极体层埋入所述第一存储器单元孔中。
6.如权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述第一非欧姆性元件，是由p型半导体层和n型半导体层的2层的叠层结构形成的pn结二极管，所述p型半导体层或所述n型半导体层埋入所述第一存储器单元孔中。
7.一种非易失性半导体存储装置，包括：
基板；
形成在所述基板上的具有条纹形状的第一存储器配线；
形成在所述基板上和所述第一存储器配线上的第一层间绝缘层；
在所述第一存储器配线上的所述第一层间绝缘层形成的第一存储器单元孔；
经由所述第一存储器单元孔与所述第一存储器配线连接的第一电阻变化层；
形成在所述第一电阻变化层上的第一非欧姆性元件；
形成在所述第一层间绝缘层上，并且与所述第一存储器配线正交，且具有条纹形状的第二存储器配线；
在所述第二存储器配线上和所述第一层间绝缘层上形成的第二层间绝缘层；
贯通所述第二存储器配线上的所述第二层间绝缘层而形成的第二存储器单元孔；
经由所述第二存储器单元孔与所述第二存储器配线连接的第二电阻变化层；
形成在所述第二电阻变化层上的第二非欧姆性元件；和
形成在所述第二层间绝缘层上，并且与所述第二存储器配线正交，且具有条纹形状的第三存储器配线，
所述第二存储器配线和所述第三存储器配线分别由包含所述第一非欧姆性元件和所述第二非欧姆性元件的至少一部分的多层构成，在所述第二存储器配线和所述第三存储器配线的最上层具有导电层，并且在所述第二存储器配线和所述第三存储器配线的最下层具有作为所述第一非欧姆性元件和所述第二非欧姆性元件的一部分的半导体层或绝缘体层，所述非易失性半导体存储装置的特征在于：
所述第一存储器配线，通过贯通所述第一层间绝缘层而形成的第一接触部与所述第二存储器配线的最上层连接，所述第二存储器配线的最上层，通过贯通所述第二层间绝缘层而形成的第五接触部与所述第三存储器配线的最上层连接，所述第一接触部和所述第五接触部通过贯通所述第二存储器配线和所述第三存储器配线的所述半导体层或绝缘体层而形成。
8.如权利要求7所述的非易失性半导体存储装置，其特征在于：
在所述第一存储器配线与所述第二存储器配线之间以及所述第二存储器配线与所述第三存储器配线之间，形成有存储器单元，该存储器单元具有串联地电连接的所述第一电阻变化层或第二电阻变化层和所述非欧姆性元件，该非易失性半导体存储装置包括矩阵形状地配置有所述存储器单元的存储器单元区域和与所述存储器单元区域相邻的周边电路区域，所述周边电路区域的配线，使用由与所述存储器单元区域的所述第一存储器配线相同的构造形成的第一周边电路用配线、由与所述第二存储器配线相同的构造形成的第二周边电路用配线和由与所述第三存储器配线相同的构造形成的第三周边电路用配线而形成，所述第一存储器配线和所述第一周边电路用配线，由作为相同层的配线层的第一配线层形成，所述第二存储器配线和所述第二周边电路用配线，由作为相同层的配线层的第二配线层形成，所述第三存储器配线和所述第三周边电路用配线，由作为相同层的配线层的第三配线层形成，所述第一周边电路用配线与所述第二周边电路用配线的最上层之间以及所述第二周边电路用配线的最上层与所述第三周边电路用配线的最上层之间，通过分别贯通所述第一层间绝缘层和所述第二层间绝缘层而形成的所述第三接触部和第六接触部进行连接，所述第三接触部和所述第六接触部通过贯通所述第二存储器配线和所述第三存储器配线的所述半导体层或绝缘体层而形成。
9.如权利要求8所述的非易失性半导体存储装置，其特征在于：
以所述第二层间绝缘层、所述第三层间绝缘层、所述第三配线层、埋入所述第二存储器单元孔中的所述第二电阻变化层和所述第二非欧姆性元件作为一个结构单位，进一步叠层有一层以上的所述结构单位，在所述非易失性半导体存储装置中，
在所述配线层中至少任一部分形成周边电路的配线，所述周边电路的配线在最下层具有半导体层或绝缘体层，贯通在上下配置的不同的所述周边电路的配线之间配置的层间绝缘层而进行电连接的接触部，通过贯通所述半导体层或绝缘体层而形成。
10.如权利要求7或8所述的非易失性半导体存储装置，其特征在于：
所述第一存储器配线与位于比所述第一电阻变化层和所述第一存储器配线更下层的晶体管中的至少任一个连接。
11.如权利要求8所述的非易失性半导体存储装置，其特征在于：
所述第二配线层和所述第三配线层中作为所述第一非欧姆性元件或所述第二非欧姆性元件的电极的二极管电极，由与所述第一接触部、所述第三接触部、所述第五接触部和所述第六接触部中与所述第一层间绝缘层或所述第二层间绝缘层相邻配置的紧贴层相同的材料形成。
12.如权利要求7或8所述的非易失性半导体存储装置，其特征在于：
所述第一非欧姆性元件，是由半导体层和在所述半导体层的上下形成的各个金属电极体层的3层的叠层结构形成的MSM二极管，所述第一电阻变化层侧的所述金属电极体层，以埋入所述第一存储器单元孔中的方式形成，
所述第二非欧姆性元件，是由半导体层和在所述半导体层的上下形成的各个金属电极体层的3层的叠层结构形成的MSM二极管，所述第二电阻变化层侧的所述金属电极体层，以埋入所述第二存储器单元孔中的方式形成。
13.如权利要求7或8所述的非易失性半导体存储装置，其特征在于：
所述第一非欧姆性元件，是由半导体层和金属电极体层的2层的叠层结构形成的肖特基二极管，所述金属电极体层埋入所述第一存储器单元孔中，
所述第二非欧姆性元件，是由半导体层和金属电极体层的2层的叠层结构形成的肖特基二极管，所述金属电极体层埋入所述第二存储器单元孔中。
14.如权利要求7或8所述的非易失性半导体存储装置，其特征在于：
所述第一非欧姆性元件，是由p型半导体层和n型半导体层的2层的叠层结构形成的pn结二极管，所述p型半导体层或所述n型半导体层埋入所述第一存储器单元孔中，
所述第二非欧姆性元件，是由p型半导体层和n型半导体层的2层的叠层结构形成的pn结二极管，所述p型半导体层或所述n型半导体层埋入所述第二存储器单元孔中。
15.一种非易失性半导体存储装置的制造方法，包括：
在基板上形成条纹形状的第一存储器配线的工序；
在包含所述第一存储器配线的所述基板上形成第一层间绝缘层的工序；
在所述第一存储器配线上，并且在所述第一层间绝缘层的规定位置形成第一存储器单元孔的工序；
在所述第一存储器单元孔形成所述第一电阻变化层的工序；
在所述第一存储器单元孔的表面侧，进一步以埋入的方式形成构成所述第一非欧姆性元件的叠层结构中的至少一层的工序；
在所述第一层间绝缘层上覆盖所述第一存储器单元孔而形成作为所述第一非欧姆性元件的一部分的半导体层或绝缘体层的工序；
在所述第一存储器配线上，除去所述第一层间绝缘层和所述半导体层或绝缘体层而形成第一接触部的工序；和
对作为所述第一非欧姆性元件的一部分的半导体层或绝缘体层进行图案化，在所述第一层间绝缘层上，覆盖所述第一接触部的至少一部分而形成导电层，形成在最上层具有导电层并且在最下层具有作为所述第一非欧姆性元件的一部分的半导体层或绝缘体层的第二存储器配线的工序。
16.一种非易失性半导体存储装置的制造方法，包括：
在基板上形成条纹形状的第一存储器配线的工序；
在包含所述第一存储器配线的所述基板上形成第一层间绝缘层的工序；
在所述第一存储器配线上，并且在所述第一层间绝缘层的规定位置形成第一存储器单元孔的工序；
在所述第一存储器单元孔形成第一电阻变化层的工序；
在所述第一存储器单元孔的表面侧，进一步以埋入的方式形成构成第一非欧姆性元件的叠层结构中的至少一层的工序；
在所述第一层间绝缘层上覆盖所述第一存储器单元孔而形成作为所述第一非欧姆性元件的一部分的半导体层或绝缘体层的工序；
在所述第一存储器配线上除去所述第一层间绝缘层和所述半导体层或绝缘体层而形成第一接触部的工序；
对作为所述第一非欧姆性元件的一部分的半导体层或绝缘体层进行图案化，在所述第一层间绝缘层上，覆盖所述第一接触部的至少一部分而形成导电层，形成在最上层具有导电层并且在最下层具有作为所述第一非欧姆性元件的一部分的半导体层或绝缘体层的第二存储器配线的工序；
覆盖所述第二存储器配线，在所述第一层间绝缘层上形成第二层间绝缘层的工序；
贯通所述第二层间绝缘层，在所述第二存储器配线上形成第二存储器单元孔的工序；
在所述第二存储器单元孔形成第二电阻变化层的工序；
在所述第二存储器单元孔的表面侧，进一步以埋入的方式形成构成第二非欧姆性元件的叠层结构中的至少一层的工序；
在所述第二层间绝缘层上覆盖所述第二存储器单元孔而形成作为所述第二非欧姆性元件的一部分的半导体层或绝缘体层的工序；
在所述第二存储器配线上除去所述第二层间绝缘层和所述半导体层或绝缘体层而形成第五接触部的工序；和
对作为所述第二非欧姆性元件的一部分的半导体层或绝缘体层进行图案化，在所述第二层间绝缘层上覆盖所述第五接触部的至少一部分而形成导电层，形成在最上层具有导电层并且在最下层具有作为所述第二非欧姆性元件的一部分的半导体层或绝缘体层的第三存储器配线的工序。
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