WO2011090152A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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幸重 斎藤
仁彦 伊藤
波田　博光
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日本電気株式会社
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a structure of a nonvolatile resistance change element and a manufacturing method thereof.
  • Non-volatile memories which are currently the mainstream in the market, are semiconductor transistors due to the charge stored inside the insulating film placed above the channel, as represented by flash memory and SONOS (Silicon Oxide Nitride Oxide Silicon) memory. This is realized by using a technique for changing the threshold voltage. Miniaturization is indispensable for promoting the increase in capacity, but it has become difficult even to miniaturize a single semiconductor transistor having no charge storage function. In view of this, a transistor has only a switching function for selecting a memory cell to be read and written, and a memory element is separated as in a DRAM, and studies are being made to continue miniaturization and increase in capacity.
  • SONOS Silicon Oxide Nitride Oxide Silicon
  • variable resistance element When continuously miniaturizing the information storage function, it is conceivable to use a resistance change element using an electronic element whose electrical resistance can be switched between two or more values by some electrical stimulation as a storage element.
  • a capacitor capacitor
  • electrical resistance generally has a finite value even if it is miniaturized, and it is considered that it is advantageous to continue miniaturization if there is a principle and material that changes the resistance value.
  • Such an operation of the variable resistance element is a switch that switches between a low-resistance on state and a high-resistance off state. For example, as shown in FIG. 3, a switch that interconnects the first wiring 31 and the second wiring 32 It is also possible in principle to be applied to the switching device 33 or the wiring configuration in the LSI.
  • MIM type metal / metal oxide / metal
  • FIG. 4 is a schematic diagram of a cross section of the MIM type resistance change element, in which a resistance change element film 42 made of a metal oxide is interposed between the upper electrode 41 and the lower electrode 43.
  • a resistance change element film 42 made of a metal oxide is interposed between the upper electrode 41 and the lower electrode 43.
  • NiO nickel oxide
  • FIG. 5 shows the current-voltage characteristics of this MIM type resistance change element.
  • This element maintains the high-resistance off-state or low-resistance on-state characteristics in a nonvolatile manner even when the power is turned off, but the resistance state can be switched by applying a predetermined voltage / current stimulus as needed. it can.
  • FIG. 5 shows an example of current-voltage characteristics in the on state and the off state. When a voltage equal to or higher than Vt1 is applied to a high-resistance off-state element, it changes to a low-resistance on-state, and the electrical characteristics shown in FIG. Next, when Vt2 or more is applied to the on-state element of FIG.
  • FIG. 5B the state changes to a high-resistance off state, and the electrical characteristics of FIG. 5A are restored.
  • An operation of repeatedly switching between FIG. 5A and FIG. 5B is possible, and this characteristic can be used as a nonvolatile switch or a nonvolatile memory cell for circuit switching.
  • FIG. 7 shows the electrode area dependency of the resistance value in the low resistance state of the parallel plate type element using NiO as the current path resistance change material as in Non-Patent Document 1 and sandwiched between the electrodes.
  • FIG. 7 shows that the resistance value in the low resistance state hardly depends on the electrode area, and clearly shows that the low resistance state is carried by a locally formed current path.
  • the damage 52 formed mainly on the side wall of the by-product 51 at the time of etching or on the side wall at the time of device processing is mainly used.
  • the probability of adhesion increases because the vapor pressure of the reaction product is low.
  • the upper and lower electrodes are short-circuited by-products 51, if the electric resistance of the by-product 51 is small, to thereby no longer naturally functioning as variable resistance element by excessive current path indicated by i 1, higher than the on-state Even in the case of resistance, the resistance in the off state is lowered.
  • the additional current path indicated by i 2 even if the damage 52 is introduced characteristic of the variable resistance element deteriorate.
  • the high resistance state of the element needs to realize a stable high resistance state 1000 times or more that of the memory element, and suppression of the generation of an extra current path is extremely important.
  • the present invention is an invention made in the above situation, and provides an element structure that suppresses a high operating rate and a characteristic variation between elements, which is particularly useful for realizing a switching element, and more specifically, a manufacturing process thereof.
  • the main problem is to propose an element structure that suppresses variation in characteristics between elements in a nonvolatile variable resistance element and a manufacturing process thereof.
  • a nonvolatile resistance change element including a conventional metal oxide layer
  • the upper and lower electrodes are short-circuited by a metallic reaction product generated, An element that does not function as a resistance change element may occur.
  • a main object of the present invention is to provide a semiconductor device having an element structure that does not deteriorate the function of the resistance change element even when a reaction product of a metal oxide contained in the resistance change material adheres to the sidewall of the MlM type element. It is to provide a structure and manufacturing process.
  • the first aspect of the present invention is: A semiconductor device comprising a resistance change element between a first wiring and a second wiring disposed above and below an interlayer insulating film on a semiconductor substrate,
  • the variable resistance element is An upper electrode electrically connected to the second wiring;
  • a lower electrode electrically connected to the first wiring;
  • a resistance change element film made of a metal oxide interposed between the upper and lower electrodes;
  • Have The second wiring includes a plug;
  • the plug has a metal layer constituting the second wiring embedded in an upper electrode of the variable resistance element on the outermost surface and the bottom surface, and embedded in the inner side of the upper electrode,
  • the present invention relates to a semiconductor device in which the upper electrode on the bottom surface of the plug is in contact with an upper surface separated from a side surface of the variable resistance element film.
  • the upper electrode of the variable resistance element extends from the outermost surface of the plug to the outermost surface of the second wiring, and the metal layer constituting the second wiring Are preferably a barrier metal and a copper film.
  • an insulating film different from the interlayer insulating film between the first and second wires is provided on the variable resistance element film, and the plug penetrates the insulating film and changes the resistance. It is preferable to be in contact with the upper surface of the element film.
  • the metal used for the upper electrode and the lower electrode preferably contains at least one of Ru, Pt, Ni, Ti, Ta, W, Mo, and Zr.
  • the metal oxide constituting the variable resistance element film includes at least one metal oxide of Ni, Ti, Ta, W, Zr, and Hf.
  • the method for manufacturing a semiconductor device of the present invention includes a step of forming a first wiring on a semiconductor substrate, Forming a laminated film of at least a lower electrode film of a resistance change element and a metal oxide to be a resistance change element film on the first wiring; Patterning the laminated film into a predetermined shape; Forming an interlayer insulating film on the entire surface; Forming a wiring groove for forming a second wiring in the interlayer insulating film, and a plug pilot hole exposing an upper surface separated from a side surface of the resistance change element film at a bottom of the wiring groove; Forming a metal film to be an upper electrode of the variable resistance element into a film thickness that does not embed the plug pilot hole; Forming a metal layer serving as a second wiring on a metal film serving as an upper electrode of the variable resistance element; Planarizing the metal film to be the upper electrode of the variable resistance element and the metal layer to be the second wiring until the surface of the interlayer insulating film is exposed; Have
  • the upper electrode on the variable resistance element film made of a metal oxide film is embedded as a part of the upper layer wiring at the same time as the plug is formed, so that the side region of the upper electrode becomes the variable resistance element film (metal oxide film).
  • a structure that does not directly contact the side surface of the lower electrode, and even if the by-product adheres to the side wall portion during processing of the resistance change element film (metal oxide) and the lower electrode, the upper and lower electrodes can be formed.
  • variation between elements is realizable.
  • the element region of the upper electrode can be defined inside the element region of the resistance change element film (metal oxide), even when etching damage is formed on the side wall when the resistance change element film (metal oxide) is processed. Since there is a distance from the upper electrode, it is possible to avoid the influence from the etching damage, and it can be expected that the characteristic variation in the fine element is reduced.
  • the upper electrode is formed at the same time as the wiring plug, the height of the variable resistance element region can be reduced by the thickness of the upper electrode, which is effective for miniaturization and higher integration.
  • Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Sectional drawing which showed typically the structure of the semiconductor device which concerns on the Example of a body invention Process sectional drawing which showed the structure of the semiconductor device based on the Example of this invention typically Diagram showing a switch that interconnects two wires Basic cross-sectional schematic diagram of MIM type resistance change element Basic resistance change characteristics of MIM type resistance change element using Ni oxide as the resistance change material Schematic diagram of local current path responsible for on-
  • FIG. 1 is a schematic sectional view of a semiconductor device according to the present invention.
  • a semiconductor substrate (not shown) has a structure in which a lower electrode 8, a resistance change element film 9, and a hard mask 10 are formed on a first underlying wiring via a barrier layer 7.
  • the uppermost portion of the resistance change element film 9 made of the metal oxide has a structure in contact with the upper electrode formed in the plug of the second wiring, and the resistance change element film 9 made of the metal oxide and the lower portion A structure in which the side surface of the electrode 8 is not in direct contact with the side surface of the upper electrode 17 is realized.
  • 1 shows a structure in which the plug 6 of the first wiring and the plug 20 of the second wiring are overlapped, it is only shown for convenience of explanation, and it is not necessary to overlap.
  • the wiring direction of the first wiring and the second wiring is the same direction, the present invention is not limited to this, and the first wiring and the second wiring may cross each other.
  • FIGS. 2A to 2H are schematic cross-sectional views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • an interlayer insulating film 1 (for example, a silicon oxide film having a film thickness of 300 nm) is deposited on a semiconductor substrate (silicon substrate) (not shown), and then an etching stopper film is formed on the interlayer insulating film 1.
  • first wiring groove and a plug pilot hole are deposited in this order, and then lithography (including photoresist formation, dry etching, and photoresist removal) are used to form a first wiring groove and a plug pilot hole, and a dual damascene wiring process is used to form a first wiring 5 (for example, Cu) and plug through the barrier metal 4 in the wiring groove and the pilot hole.
  • a state in which 6 (for example, Cu) is simultaneously formed is defined as an initial state.
  • a barrier layer 7 for example, TaN, 5 nm to 2 nm
  • a lower electrode 8 for example, Ru, 5 nm to 50 nm
  • the variable resistance element film 9 made of a metal oxide is formed by a CVD method or a sputtering method.
  • the thickness of the resistance change element film 9 is 5 nm to 100 nm, and oxides of Ni, Ti, Ta, Zr, Hf, W, and Cu are considered as resistance change materials.
  • the metal oxide has a single layer structure, a laminated structure, a laminated structure, or the like.
  • a hard mask 10 having a thickness of 30 to 150 nm is grown on the resistance change element film 9.
  • the growth method is generally performed by a CVD method or a sputtering method.
  • a silicon oxide film and a silicon nitride film are used, and a single layer film or a stacked structure is preferable.
  • variable resistance element film 9, the lower electrode 8, and the barrier layer 7 is performed in this order using the hard mask 10 as an etching mask.
  • the dry etching conditions for the resistance change element film 9 are etching conditions such that the side surface of the resistance change element film 9 (for example, NiO) is perpendicular to the silicon substrate surface (for example, pressure: about 0.13 to about 6). 0.7 Pa (1 mTorr to 50 mTorr), etching gas: BCl 3 / Cl 2 / Ar mixed gas, or CH 3 OH / Ar mixed gas, source power: 300 W to 1000 W, bias power: 50 W to 900 W, Vpp: 400 to 800 V) It is preferable to perform using.
  • the variable resistance element film may have a laminated structure of TiO and Ta 2 O 5 layers in addition to NiO.
  • the material of the resistance change element film made of metal oxide has a low vapor pressure of the etching reaction product, the etching reaction product adheres to the side surface of the resistance change element film 9 or etching damage occurs. There is.
  • the dry etching conditions for the lower electrode 8 are etching conditions such that the side surface of the lower electrode 8 (for example, Ru) is perpendicular to the silicon substrate surface (for example, pressure: about 0.67 to about 4 Pa).
  • etching gas O 2 / Cl 2 mixed gas
  • source power 500 W to 1500 W
  • bias power 50 W to 300 W
  • Ru Pt, Ni, Ti, TiN, Ta, W, Mo, and Zr can be considered as the lower electrode material.
  • the vapor pressure of the etching reaction product is low in the lower electrode material, the etching reaction product may adhere to the side surface of the lower electrode 8 or etching damage may occur.
  • the barrier layer 7 is etched to form a variable resistance element structure having the hard mask 10 or less, the variable resistance element film 9, the lower electrode 8, and the barrier layer 7.
  • an interlayer insulating film 12 for example, a silicon oxide film, a film thickness of 300 to 500 nm
  • the interlayer insulating film is planarized using CMP.
  • an etching stopper film 13 for example, a SiN film, a film thickness of 50 nm
  • an interlayer insulating film 14 for example, a silicon oxide film, a film thickness of 300 nm
  • a wiring groove 15 for the second wiring and a pilot hole 16 for the plug are formed.
  • an upper electrode 17 (for example, Ru, 5 nm to 50 nm) is formed on the side walls and bottom of the wiring groove 15 and the plug hole 16 by CVD or sputtering. Subsequently, the barrier metal 18 is formed.
  • the second wiring 19 for example, Cu
  • the plug 20 for example, Cu
  • Cu is inserted into the wiring groove 15 and the prepared hole 16 through the upper electrode 17 and the barrier metal 18 by using a dual damascene wiring process.
  • Cu is formed at the same time, and then an insulating barrier film 21 (for example, a SiN film) is deposited on the interlayer insulating film 14 including the second wiring 19 as shown in FIG. 1 to form a multilayer wiring.
  • the embodiment by burying the upper electrode 17 integrally with the barrier metal 18 in the second wiring 19, it is possible to realize a structure in which the resistance change element film 9 and the side surface of the upper electrode 17 are not in direct contact. For example, even when a reaction product adheres to the side wall surface of the resistance change element film during etching of the resistance change element film 9, it is possible to prevent a short circuit of the element between the upper and lower electrodes and to improve the reliability of the element. be able to.
  • the upper electrode 17 is integrated with at least the plug of the second wiring 19, the element size can be reduced only by reducing the thickness of the variable resistance element film 9 and the lower electrode 8.
  • FIG. 9 shows a schematic diagram of a memory cell array using resistance change elements.
  • the first wiring group 63 and the second wiring group 64 are word lines and bit lines, respectively.
  • the variable resistance element positioned at the coordinates (BLn, WLn) is selected, and data can be read out.
  • writing and erasing are performed in the on state by applying a voltage of Vt1 or more (here, WL n + 1 ) to the variable resistance element in the off state.
  • Vt1 or more here, WL n + 1
  • the resistance change element here, WL n-1
  • Vt1 and Vt2 are not applied simultaneously, but are applied separately.
  • the decoders 61 and 62 are shown as simple switches, they are actually switched by transistors.

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Abstract

　半導体基板上に層間絶縁膜を介して上下に隣設する第１配線と第２配線との間に、下部電極、金属酸化物からなる抵抗変化素子膜および上部電極を有する抵抗変化素子を備えた半導体装置において、抵抗変化素子膜上の上部電極を第２配線のプラグの一部として形成することで、上部電極の側面が、金属酸化物及び下部電極の側面と直接接しない構造を形成し、金属酸化物及び下部電極のエッチング時に副生成物がこれらの側壁に付着した場合でも、良好な素子特性が実現できる。

Description

半導体装置及びその製造方法
　本発明は半導体装置及びその製造方法に関し、特に不揮発性の抵抗変化素子の構造とその製造方法に関する。
　現在市場で主流となっている不揮発性メモリは、フラッシュメモリやＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）メモリに代表されるようにチャネル部の上方に配置された絶縁膜内部に蓄えた電荷により、半導体トランジスタの閾値電圧を変化させる技術を用いて実現されている。大容量化を推進するためには微細化が不可欠であるが、電荷蓄積機能のない半導体トランジスタ単体の微細化でさえ困難になってきている。そこで、トランジスタは読み書きするメモリセルを選択するスイッチ機能だけを担い、ＤＲＡＭと同様に記憶素子は分離して、それぞれに微細化を進め大容量化を継続させる検討が進められている。
　情報記憶機能を継続的に微細化するにあたっては、電気抵抗を何らかの電気的刺激によって２値以上切り替えられる電子素子を用いた抵抗変化素子を記憶素子として用いることが考えられる。ＤＲＡＭのような容量（キャパシタ）に電荷を蓄積する方式では、微細化による蓄積電荷量の減少に伴い信号電圧が低くなることが不可避である。一方、電気抵抗は一般的に微細化しても有限の値をもつ場合が多く、抵抗値を変化させる原理と材料があれば微細化を継続するためには有利だと考えられているからである。このような抵抗変化素子の動作は、低抵抗なオン状態と高抵抗なオフ状態を切り替えるスイッチであり、例えば図３に示すように、第１配線３１と第２配線３２の相互接続を行うスイッチ３３や、ＬＳＩ内の配線構成の切り替え機に適用することも原理的には可能である。
　電気抵抗を電気的刺激によって変化させる技術には、既存技術が複数ある。その中でも最もよく研究されている技術は、カルコゲナイド半導体にパルス電流を流すことにより、結晶状態を切り替え（結晶相－アモルファス相）、それぞれの相状態の電気抵抗に２～３桁の差があることを利用した記憶装置で、一般的には相変化メモリと呼ばれている。一方、金属酸化物を電極で挟んだ金属／金属酸化物／金属（以下ＭＩＭ型と呼ぶ）構造でも大きな電圧や電流を印加することにより抵抗変化をおこすことが知られている。本発明はこのＭＩＭ型素子に関する。
　図４はＭＩＭ型抵抗変化素子断面の模式図であり、上部電極４１と下部電極４３との間に金属酸化物からなる抵抗変化素子膜４２が介挿された構造である。例えば、非特許文献１に抵抗変化素子膜４２としてニッケル酸化物（ＮｉＯ）を用いた抵抗変化素子が報告されているように、１９５０から６０年代に既に電圧や電流で抵抗値が変化する現象が様々な材料について研究報告されている。
　このＭＩＭ型の抵抗変化素子の電流電圧特性を図５に示す。この素子は電源を切っても高抵抗なオフ状態または低抵抗なオン状態の特性を不揮発的に維持するが、必要に応じて所定の電圧・電流刺激を印加することにより抵抗状態を切り替えることができる。図５にオン状態およびオフ状態の電流電圧特性の一例を示す。高抵抗なオフ状態の素子に対してＶｔ１以上の電圧を印加すると低抵抗なオン状態に変化し、図５（ｂ）の電気特性を示すようになる。次に、図５（ｂ）のオン状態の素子に対してＶｔ２以上を印加すると高抵抗なオフ状態に変化し、図５（ａ）の電気特性に戻る。図５（ａ）と図５（ｂ）の間を繰り返し切り替える動作が可能であり、この特性を回路切り替え用の不揮発性スイッチあるいは不揮発性メモリセルとして利用することができる。
　金属酸化物を含むＭＩＭ型の抵抗変化素子において、低抵抗状態を担う電流経路は、図６に模式的に示したように、電極面内全体に形成されるわけではなく、およそ数ｎｍ、大きくても数１０ｎｍ程度の直径の局所的な電流経路４４によっている点に特徴がある。図７は、電流経路抵抗変化材料として前述の非特許文献１と同様にＮｉＯを用い、電極で挟んだ平行平板型素子の低抵抗状態の抵抗値の電極面積依存性である。図７は低抵抗状態の抵抗値は電極面積にほとんど依存しないことを示しており、低抵抗状態が局所的に形成された電流経路によって担われていることを明確に示している。
　このような電流経路を機能させるためには、抵抗変化できない余分な電流経路の発生を抑制することが必要である。このような電流経路としては、図８に示したように、エッチング時の副生成物５１の側壁への付着、あるいは素子加工時の側壁部に形成されるダメージ５２が主となる。特にＮｉ等磁性材料を含む抵抗変化材料を用いる場合、反応生成物の蒸気圧が低いため、付着確率が高まってしまう。上下電極が副生成物５１で短絡された場合、副生成物５１の電気抵抗が小さければ、ｉ１で示す余分な電流経路によって当然抵抗変化素子として機能しなくなってしまうし、オン状態よりも高抵抗であってもオフ状態の抵抗が低くなってしまう。ダメージ５２が導入された場合にもｉ２で示す余分な電流経路により抵抗変化素子の特性が劣化してしまう。スイッチ素子として用いる場合、素子の高抵抗状態は、メモリ素子に比べ１０００倍以上の安定な高抵抗状態を実現する必要があり、余分な電流経路の発生抑制が極めて重要になる。
Solid State Electronics, Vol.7, P.785-797, 1964年
　本発明は、上記の状況においてなされた発明であり、特にスイッチ素子実現に有用な、高い動作率と素子間の特性ばらつきを抑制する素子構造およびその製造工程を提供すること、より具体的には、不揮発性抵抗変化素子における、素子間の特性ばらつきを抑制する素子構造、その製造プロセスを提案することを主たる課題とする。
　つまり、従来の金属酸化物層を含む不揮発性抵抗変化素子においては、ドライエッチング等の方法によりＭＩＭ型素子を加工する際、発生する金属的な反応生成物により、上下の電極間が短絡され、抵抗変化素子として機能しない素子が発生することがある。
　そこで、本発明の主な課題は、抵抗変化材料に含まれる金属酸化物の反応生成物がＭｌＭ型素子の側壁に付着した場合でも、抵抗変化素子の機能を劣化させない素子構造を搭載した半導体装置の構造と製造工程を提供することである。
　上記目的を達成するために、本発明における第１の視点は、
　半導体基板上に層間絶縁膜を介して上下に配置された第１配線と第２配線との間に抵抗変化素子を備えた半導体装置であって、
　前記抵抗変化素子は、
　前記第２配線に電気的に接続された上部電極と、
　前記第１配線に電気的に接続された下部電極と、
　前記上下電極間に介在する、金属酸化物からなる抵抗変化素子膜と、
を有し、
　前記第２配線はプラグを備え、
　前記プラグは、最外側面及び最底面に前記抵抗変化素子の上部電極が被覆埋設されており、前記上部電極の内側に埋設された前記第２配線を構成する金属層とを有し、
　前記抵抗変化素子膜の側面から離間した上面に、前記プラグ底面の前記上部電極が接している半導体装置に関する。
　本発明の半導体装置において、前記抵抗変化素子の上部電極は、前記プラグの最外側面から前記第２配線の最外側面まで延在していることが好ましく、前記第２配線を構成する金属層がバリアメタルと銅膜であることが好ましい。
　本発明の半導体装置において、前記抵抗変化素子膜上に、前記第１及び第２配線間の層間絶縁膜とは異なる絶縁膜を有し、前記プラグは、該絶縁膜を貫通して前記抵抗変化素子膜上面に接していることが好ましい。
　本発明の半導体装置において、上部電極および下部電極に用いる金属は、Ｒｕ、Ｐｔ、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｚｒのうち少なくとも１つの金属を含むことが好ましい。
　本発明の半導体装置において、前記抵抗変化素子膜を構成する金属酸化物は、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆのうち少なくとも１種の金属酸化物を含むことが好ましい。
　本発明の半導体装置の製造方法は、半導体基板上に第１配線を形成する工程と、
　前記第１配線上に、少なくとも抵抗変化素子の下部電極膜と抵抗変化素子膜となる金属酸化物との積層膜を形成する工程と、
　前記積層膜を所定の形状にパターニングする工程と、
　全面に層間絶縁膜を形成する工程と、
　前記層間絶縁膜に第２配線を形成する配線溝と、該配線溝底に前記抵抗変化素子膜の側面から離間された上面を露出するプラグ下穴を形成する工程と、
　抵抗変化素子の上部電極となる金属膜を前記プラグ下穴を埋設しない膜厚に成膜する工程と、
　前記抵抗変化素子の上部電極となる金属膜上に第２配線となる金属層を成膜する工程と、
　前記抵抗変化素子の上部電極となる金属膜および第２配線となる金属層を前記層間絶縁膜表面が露出するまで平坦化する工程と、
を有する。
　本発明によれば、金属酸化膜からなる抵抗変化素子膜上の上部電極を上層配線の一部としてプラグの形成と同時に埋設することで、上部電極の側面領域が、抵抗変化素子膜（金属酸化物）及び下部電極の側面と直接接しない構造を形成することが可能となり、抵抗変化素子膜（金属酸化物）及び下部電極の加工時に副生成物が側壁部分に付着した場合でも、上下の電極間における素子の短絡を抑制し、素子間の特性ばらつきを低減する素子構造が実現できる。
　また、上部電極の素子領域を抵抗変化素子膜（金属酸化物）の素子領域の内側に規定できるため、抵抗変化素子膜（金属酸化物）の加工時に側壁部にエッチングダメージが形成された場合でも、上部電極と距離があるためエッチングダメージからの影響を回避することが可能となり、微細素子における特性ばらつきが軽減されることが期待できる。
　さらに上部電極は配線プラグと同時に形成されるため、抵抗変化素子領域の高さを上部電極の膜厚分薄膜化でき、微細化と高集積化に有効である。
本発明の実施例に係る半導体装置の構成を模式的に示した部分断面図 本発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 本発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 本発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 本発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 本発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 本発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 体発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 本発明の実施例に係る半導体装置の構成を模式的に示した工程断面図 ２つの配線を相互接続するスイッチを示す図 ＭＩＭ型抵抗変化素子の基本的な断面模式図 ＭＩＭ型抵抗変化素子で、抵抗変化材料にＮｉ酸化物を用いた素子の基本的な抵抗変化特性 ＭＩＭ型抵抗変化素子の俯瞰透視図における、オン状態を担う局所的な電流経路の模式図 平行平板型のＭＩＭ型抵抗変化素子のオン抵抗の電極面積依存性 ＭＩＭ型抵抗変化素子の断面模式図における、ドライエッチングの影響により発生する寄生電流経路の模式図 ＭＩＭ型抵抗変化素子を用いた不揮発性メモリセルアレイの概略回路図
　本発明の実施の形態１に係る半導体装置を図面に基づいて説明する。図１は本発明に係る半導体装置の断面模式図である。半導体基板（不図示）上には、下地の第１配線上にバリア層７を介して下部電極８、抵抗変化素子膜９、ハードマスク１０が形成された構造を有し、前記ハードマスク１０上には、金属酸化物からなる抵抗変化素子膜９と電気的に接続された第２配線のプラグ２０を供え、前記プラグ２０の側壁及び底部は上部電極１７とバリアメタル１８で覆われており、前記金属酸化物からなる抵抗変化素子膜９の最上部は、前記第２配線のプラグ内に形成した上部電極を介して接する構造を備えており、金属酸化物からなる抵抗変化素子膜９及び下部電極８の側面が上部電極１７の側面と直接接していない構造が実現される。なお、図１では、第１配線のプラグ６と第２配線のプラグ２０とが重なる構造で示しているが、説明の便宜のために示したものに過ぎず、重なっている必要はない。また、第１配線と第２配線の配線方向を同じ方向としているが、これに限定されず、第１配線と第２配線とが交差するものでも良い。
　図２Ａから図２Ｈは、本発明の実施の形態１の半導体装置の製造工程を工程順に示した概略断面図である。
　まず、図２Ａに示すように、不図示の半導体基板（シリコン基板）上に層間絶縁膜１（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積し、その後、層間絶縁膜１上にエッチングストッパ膜２（例えばＳｉＮ膜、膜厚５０ｎｍ）、層間絶縁膜３（例えば、シリコン酸化膜、膜厚３００ｎｍ）をこの順に堆積し、その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、第１の配線溝およびプラグ下穴を形成し、デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル４を介して第１配線５（例えば、Ｃｕ）及びプラグ６（例えばＣｕ）が同時に形成された状態を初期状態とする。
　次に、図２Ｂに示すように、第１配線５上にバリア層７（例えば、ＴａＮ、５ｎｍ～２Ｏｎｍ）、下部電極８（例えば、Ｒｕ、５ｎｍ～５０ｎｍ）の成膜をＣＶＤ法もしくはスパッタリング法で行う。その後、金属酸化物からなる抵抗変化素子膜９の成膜をＣＶＤ法もしくはスパッタリング法で行う。抵抗変化素子膜９の厚さは５ｎｍ～１００ｎｍとし、Ｎｉ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｗ、Ｃｕの酸化物が抵抗変化材として考えられる。また、金属酸化物は単層構造、積層構造、ラミネート構造等で構成される。
　続いて、抵抗変化素子膜９上に３０～１５０ｎｍ厚のハードマスク１０を成長する。成長方法は、ＣＶＤ法やスパッタリング法で行うのが一般的であり、材料としては、シリコン酸化膜及びシリコン窒化膜を用い、単層膜や積層構造とするのが好ましい。
　ハードマスク１０の成長後、フォトレジスト１１で必要部分をマスクし、ドライエッチング等により不要部分のハードマスクを除去することで、所望のハードマスク形状が形成される（図２Ｃ）。
　次に、図２Ｄに示すように、ハードマスク１０をエッチングマスクとして抵抗変化素子膜９、下部電極８、バリア層７のドライエッチングをこの順に行う。
　抵抗変化素子膜９のドライエッチング条件は、抵抗変化素子膜９（例えば、ＮｉＯ）側面がシリコン基板面に対して垂直な形状になるようなエッチング条件（例えば、圧力：約０．１３～約６．７Ｐａ（１ｍＴｏｒｒ～５０ｍＴｏｒｒ）、エッチングガス：ＢＣｌ３／Ｃｌ２／Ａｒ混合ガス、もしくはＣＨ３ＯＨ／Ａｒ混合ガス、ソースパワー：３００Ｗ～１０００Ｗ、バイアスパワー：５０Ｗ～９００Ｗ、Ｖｐｐ：４００～８００Ｖ）を用いて行うのが好ましい。なお、抵抗変化素子膜はＮｉＯのほかにＴｉＯやＴａ２Ｏ５層の積層構造も考えられる。ここで、金属酸化物からなる抵抗変化素子膜の材料はエッチング反応生成物の蒸気圧が低いため、エッチング反応生成物が抵抗変化素子膜９の側面に付着したり、エッチングダメージが生じたりする場合がある。
　次に、下部電極８のドライエッチング条件は、下部電極８（例えば、Ｒｕ）の側面がシリコン基板面に対して垂直な形状になるようなエッチング条件（例えば、圧力：約０．６７～約４Ｐａ（５ｍＴｏｒｒ～３０ｍＴｏｒｒ）、エッチングガス：Ｏ２／Ｃｌ２混合ガス、ソースパワー：５００Ｗ～１５００Ｗ、バイアスパワー：５０Ｗ～３００Ｗ）で行うのが好ましい。なお、下部電極材は、ＲｕのほかにＰｔ、Ｎｉ、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、Ｍｏ、Ｚｒが考えられる。ここで、下部電極材はエッチング反応生成物の蒸気圧が低いため、エッチング反応生成物が下部電極８の側面に付着したり、エッチングダメージが生じたりする場合がある。
　その後、バリア層７のエッチングを行って、ハードマスク１０以下、抵抗変化素子膜９、下部電極８、バリア層７を有する抵抗変化素子構造が形成される。
　次に、図２Ｅに示すようにプラズマＣＶＤ法を用いて層間絶縁膜１２（例えば、シリコン酸化膜、膜厚３００～５００ｎｍ）を堆積し、ＣＭＰを用いて層間絶縁膜を平坦化する。次に、層間絶縁膜１２上にエッチングストッパ膜１３（例えば、ＳｉＮ膜、膜厚５０ｎｍ）、層間絶縁膜１４（例えば、シリコン酸化膜、膜厚３００ｎｍ）をこの順に堆積し、その後、図２Ｆに示すように第２配線用の配線溝１５、およびプラグ用の下穴１６を形成する。
　次に、図２Ｇに示すように前記配線溝１５およびプラグ用の下穴１６の側壁及び底部に上部電極１７（例えば、Ｒｕ、５ｎｍ～５０ｎｍ）の成膜をＣＶＤ法もしくはスパッタリング法で行い、さらに続けてバリアメタル１８の成膜を行う。
　その後、図２Ｈに示すようにデュアルダマシン配線プロセスを用いて、当該配線溝１５及び当該下穴１６内に上部電極１７とバリアメタル１８を介して第２配線１９（例えばＣｕ）及びプラグ２０（例えばＣｕ）を同時に形成し、その後、図１に示すように第２配線１９を含む層間絶縁膜上１４に絶縁性バリア膜２１（例えば、ＳｉＮ膜）を堆積し、多層配線が形成される。
　実施例によれば、第２配線１９に上部電極１７をバリアメタル１８と一体化して埋設しておくことで、抵抗変化素子膜９と上部電極１７の側面が直接接しない構造を実現できる。例えば、抵抗変化素子膜９のエッチング時に反応生成物が抵抗変化素子膜の側壁面に付着した場合でも、上下電極間での素子の短絡を防ぐことができ、素子の信頼性の向上を実現することができる。また、上部電極１７が第２配線１９の少なくともプラグと一体化することで、抵抗変化素子膜９と下部電極８の膜厚を薄膜化するだけで素子のサイズを小型化できる。
　この出願は、２０１０年１月２１日に出願された日本出願特願２０１０－０１０７１５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　上記説明では１つのスイッチ素子として第１および第２配線間に抵抗変化素子を設けた半導体装置について説明したが、本発明はこれに限定されず、第１配線と第２配線とをそれぞれ複数交差するように配置し、第１配線と第２配線の各交点に抵抗変化素子を配置して、第１配線および第２配線の一方をワード線とし、他方をビット線としてマトリクス構造のメモリセルを構成することもできる。例えば、図９は、抵抗変化素子を用いたメモリセルアレイの概略図を示すもので、第１配線群６３と第２配線群６４をそれぞれワード線およびビット線とし、ロウデコーダ６１とカラムデコーダ６２により、座標（ＢＬn、ＷＬn）に位置する抵抗変化素子を選択し、データの読み出しが可能となる。また、書き込み、消去は、図５で説明したように、オフ状態にあった抵抗変化素子にＶｔ１以上の電圧が印加（ここでは、ＷＬｎ＋１）されることでオン状態に、一方オン状態にあった抵抗変化素子にＶｔ２以上の電圧が印加（ここでは、ＷＬｎ－１）されることでオフ状態に変化させることができる。なお、Ｖｔ１とＶｔ２は同時に印加されるものではなく、それぞれ別個に印加される。また、デコーダ６１，６２内は単純なスイッチとして示しているが、実際にはトランジスタによりスイッチされる。
１　層間絶縁膜
２　エッチングストッパ膜（ＳｉＮ）
３　層間絶縁膜
４　バリアメタル
５　第１配線（Ｃｕ）
６　プラグ（Ｃｕ）
７　バリア層
８　下部電極（Ｒｕ）
９　抵抗変化層（ＮｉＯ）
１０　ハードマスク
１１　フォトレジスト
１２　層間絶縁膜
１３　エッチングストッパ膜（ＳｉＮ）
１４　層間絶縁膜
１５　第２配線用配線溝
１６　プラグ用下穴
１７　上部電極（Ｒｕ）
１８　バリアメタル
１９　第２配線（Ｃｕ）
２０　プラグ（Ｃｕ）
２１　バリア膜（ＳｉＮ）
３１　第１配線
３２　第２配線
３３　スイッチ素子
４１　ＭＩＭ型素子における上部の第１の電極
４２　金属酸化物からなる抵抗変化材料
４３　ＭＩＭ型素子における下部の第２の電極
４４　ＭＩＭ型抵抗変化素子におけるオン状態を担う電流経路

Claims (10)

  1. 　半導体基板上に層間絶縁膜を介して上下に配置された第１配線と第２配線との間に抵抗変化素子を備えた半導体装置であって、
    　前記抵抗変化素子は、
    　前記第２配線に電気的に接続された上部電極と、
    　前記第１配線に電気的に接続された下部電極と、
    　前記上下電極間に介在する、金属酸化物からなる抵抗変化素子膜と、
    を有し、
    　前記第２配線はプラグを備え、
    　前記プラグは、最外側面及び最底面に前記抵抗変化素子の上部電極が被覆埋設されており、前記上部電極の内側に埋設された前記第２配線を構成する金属層とを有し、
    　前記抵抗変化素子膜の側面から離間した上面に、前記プラグ底面の前記上部電極が接している半導体装置。
  2. 　前記抵抗変化素子の上部電極は、前記プラグの最外側面から前記第２配線の最外側面まで延在している請求項１に記載の半導体装置。
  3. 　前記第２配線を構成する金属層がバリアメタルと銅膜である請求項１記載の半導体装置。
  4. 　前記抵抗変化素子膜上に、前記第１及び第２配線間の層間絶縁膜とは異なる絶縁膜を有し、前記プラグは、該絶縁膜を貫通して前記抵抗変化素子膜上面に接している請求項１記載の半導体装置。
  5. 　前記第１配線は、金属層としてバリアメタルと銅膜とを有し、前記抵抗変化素子の下部電極は、前記第１配線の銅膜上に形成されたバリア層を介して接触している請求項１に記載の半導体装置。
  6. 　前記上部電極および下部電極が、Ｒｕ、Ｐｔ、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｚｒのうち少なくとも１つの金属を含む請求項１に記載の半導体装置。
  7. 　前記抵抗変化素子膜を構成する金属酸化物が、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆのうち少なくとも１種の金属酸化物を含む請求項１に記載の半導体装置。
  8. 　半導体基板上に第１配線を形成する工程と、
    　前記第１配線上に、少なくとも抵抗変化素子の下部電極膜と抵抗変化素子膜となる金属酸化物との積層膜を形成する工程と、
    　前記積層膜を所定の形状にパターニングする工程と、
    　全面に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜に第２配線を形成する配線溝と、該配線溝底に前記抵抗変化素子膜の側面から離間された上面を露出するプラグ下穴を形成する工程と、
    　抵抗変化素子の上部電極となる金属膜を前記プラグ下穴を埋設しない膜厚に成膜する工程と、
    　前記抵抗変化素子の上部電極となる金属膜上に第２配線となる金属層を成膜する工程と、
    　前記抵抗変化素子の上部電極となる金属膜および第２配線となる金属層を前記層間絶縁膜表面が露出するまで平坦化する工程と、
    を有する半導体装置の製造方法。
  9. 　前記第２配線を構成する金属層がバリアメタルと銅膜である請求項８記載の半導体装置の製造方法。
  10. 　前記第１配線は、下層層間絶縁膜中に形成された配線溝内にダマシン法で埋設された銅配線であり、該第１配線上にバリア層を形成した後、前記抵抗変化素子の下部電極膜と抵抗変化素子膜となる金属酸化物、さらにハードマスク層を形成し、ハードマスク層を所定形状にパターニングした後、ハードマスク層をマスクに前記金属酸化物、下部電極膜、バリア層をエッチングして抵抗変化素子構造を形成する請求項８記載の半導体装置の製造方法。
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