JP5549126B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
本発明は、半導体記憶装置及びその製造方法に関し、特に抵抗変化型の不揮発性記憶素子の構造及びその製造方法に関する。
現在の不揮発性メモリは、フラッシュメモリやＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）メモリ等に代表されるように、チャネル部の上方に配置された絶縁膜内部に蓄えた電荷により半導体トランジスタの閾値電圧を変化させる技術を用いて実現されている。 大容量化を推進するためには微細化が不可欠であるが、電荷蓄積機能のない半導体トランジスタ単体の微細化でさえ困難になってきている。
そこで、トランジスタは、読み書きするメモリセルを選択するスイッチ機能だけを担い、ＤＲＡＭと同様に、記憶素子は分離してそれぞれに微細化を進め、大容量化を継続させる検討が進められている。
記憶機能を継続的に微細化するにあたっては、電気抵抗を何らかの電気的刺激によって２値以上切り替えられる電子素子を用いた抵抗変化素子を記憶素子として用いることが考えられる。ＤＲＡＭのような容量（キャパシタンス）に電荷を蓄積する方式では、微細化による蓄積電荷量の減少に伴い信号電圧が低くなることが不可避であるが、電気抵抗は一般的に微細化しても有限の値をもつ場合が多く、抵抗値を変化させる原理と材料があれば微細化を継続するためには有利だと考えられているからである。
このような抵抗変化素子の動作は、低抵抗なオン状態と高抵抗なオフ状態を切り替えるスイッチであり、例えば図１に示す配線１と配線２との相互接続を行うスイッチや、ＬＳＩ内の配線構成の切り替え機に適用することも、原理的には可能である。
電気抵抗を電気的刺激によって変化させる技術には既存技術が複数ある。その中でも最もよく研究されている技術は、カルコゲナイド半導体にパルス電流を流すことにより、結晶相（アモルファスまたは結晶）を切り替え、それぞれの結晶相の電気抵抗に２〜３桁の差があることを利用した記憶装置であって、一般的には相変化メモリと呼ばれている。
一方、金属酸化物を電極で挟んだ金属／金属酸化物／金属（以下、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型と称する。）構造でも大きな電圧や電流を印加することにより抵抗変化を起こすことが知られている。本発明はこのＭＩＭ型素子に関する。
このＭＩＭ型抵抗変化素子の断面の模式図を図２に示す。
例えば非特許文献１に、ニッケル酸化物（ＮｉＯ）を用いた抵抗変化素子が報告されているように、１９５０年から６０年代に既に電圧や電流で抵抗値が変化する現象が様々な材料について研究報告されている。
このＭＩＭ型抵抗変化素子のオン状態およびオフ状態の電流電圧特性を図３に示す。
このＭＩＭ型抵抗変化素子は、電源を切っても高抵抗なオフ状態または低抵抗なオン状態の特性を不揮発的に維持するが、必要に応じて所定の電圧・電流刺激を印加することにより、抵抗状態を切り替えることができる。
高抵抗なオフ状態の素子に対してＶｔ１以上の電圧を印加すると、低抵抗なオン状態に変化し、図３の右図の電気特性を示すようになる。
次に、図３の右図のオン状態の素子に対してＶｔ２以上を印加すると、高抵抗なオフ状態に変化し、図３の左図の電気特性に戻る。
図３の左図と図３右図との間を繰り返し切り替える動作が可能であり、この特性を回路切り替え用の不揮発性メモリセルあるいは不揮発性スイッチとして利用することができる。
金属酸化物を含むＭＩＭ型の抵抗変化素子において、低抵抗状態を担う電流経路は、図４に模式的に示すように、電極面内全体に形成されるわけではなく、およそ数ｎｍ、大きくても数１０ｎｍ程度の直径の局所的な電流経路４によっている点に特徴がある。
電流経路抵抗変化材料として非特許文献１と同様にＮｉＯを用い、電極で挟んだ平行平板型素子の低抵抗状態の抵抗値の電極面積依存性を図５に示す。
図５は、低抵抗状態の抵抗値は電極面積にほとんど依存しないことを示しており、低抵抗状態が局所的に形成された電流経路によって担われていることを明確に示している。
このような電流経路を機能させるためには、抵抗変化できない余分な電流経路の発生を抑制することが必要である。
このような電流経路としては、図６に示すように、素子の加工時の側壁部に形成されるダメージ、あるいはエッチング時の副生成物の側壁への付着が主となる。特に、Ｎｉ等の磁性材料を含む抵抗変化材料を用いる場合、反応生成物の蒸気圧が低いため、付着確率が高まってしまう。上下の電極が付着物で短絡された場合、付着物の電気抵抗が小さければ当然抵抗変化素子として機能しなくなってしまうし、オン状態よりも高抵抗であってもオフ状態の抵抗が低くなってしまう。スイッチ素子として用いる場合、素子の高抵抗状態は、メモリ素子に比べ１０００倍以上の安定な高抵抗状態を実現する必要があり、余分な電流経路の発生抑制が極めて重要になる。
関連する技術として、例えば特許文献１には、製造工程途中でのプロセスによる可変抵抗素子の抵抗変化を防ぎ、安定な可変抵抗素子について開示されている。また特許文献２には、上部電極と下部電極との間に酸素欠乏金属酸化物とデータ保存層を利用した不揮発性メモリ素子について開示されている。更に特許文献３には、メモリ素子の記憶層を２層で構成した半導体装置について開示されている。
Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，Ｗ．Ｅ．Ｂｅａｄｌｅ，"ＳＷＩＴＣＨＩＮＧ ＰＲＯＰＥＲＴＩＥＳ ＯＦ ＴＨＩＮ ＮｉＯ ＦＩＬＭＳ"，Ｓｏｌｉｄ‐Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｇｒｅａｔ Ｂｒｉｔａｉｎ，Ｐｅｒｇａｍｏｎ Ｐｒｅｓｓ，１９６４年，Ｖｏｌ．７，ｐｐ．７８５‐７９７
しかしながら、従来技術では金属酸化物層を含む抵抗変化型の不揮発性記憶素子においては、ドライエッチング等の方法によりＭＩＭ型素子を加工する際、発生する金属的な反応生成物により上下の電極間が短絡され、抵抗変化素子として機能しない素子が発生するという問題点があった。
そこで、本発明は上記問題点に鑑みて為されたものであり、その目的の一例は、抵抗変化材料に含まれる金属酸化物の反応生成物がＭＩＭ型素子の側壁に付着した場合でも、抵抗変化素子の性能を劣化させない素子構造を有する半導体記憶装置及びその製造方法を提供することである。
上記の課題を解決するために、本発明の半導体記憶装置は、半導体基板上に下部電極が配設され、当該下部電極上に抵抗が変化する抵抗変化素子が配設され、当該抵抗変化素子上に上部電極が配設される半導体記憶装置において、前記上部電極は、当該上部電極上に配設されたプラグに対して電気的に接続された第１領域と、電気的に非接続である第２領域と、を有し、前記第１領域と前記第２領域とは、物理的に非接触構造である。
また上記の課題を解決するために、本発明の半導体記憶装置の製造方法は、半導体基板上に下部電極が配設され、当該下部電極上に抵抗が変化する抵抗変化素子が配設され、当該抵抗変化素子上に上部電極が配設される半導体記憶装置の製造方法において、前記上部電極の側壁部と前記抵抗変化素子の側壁部に、第１のエッチング処理によりトレンチを形成する形成工程と、前記上部電極の側壁部に形成された前記トレンチを前記第１のエッチング処理とは異なる第２のエッチング処理により２つの領域に分断加工する分断加工工程と、を有する。
本発明によれば、上部電極をトレンチ状に加工し、反応生成物が付着した上部電極の側壁部分と上部電極を物理的に分断するので、ＭＩＭ型素子の加工時に副生成物が側壁部分へ付着した場合でも、上下の電極間における素子の短絡を抑制し、素子間の特性ばらつきを低減する素子構造が実現できる。
次に、本発明に好適な実施の形態について、図面に基づいて説明する。
先ず、本発明の実施形態に係る半導体記憶装置について、図７を参照して説明する。
なお図７は、本発明の実施形態に係る半導体記憶装置の断面模式図である。
図７に示すように、本実施形態に係る半導体記憶装置は、配線層内に設けられたプラグ１上にバリア層２を介して下部電極３（下部電極の一例）、抵抗変化層４（抵抗変化素子の一例）、及び上部電極５（上部電極の一例）が形成された構造を有している。
抵抗変化層４と上部電極５の側壁面には、抵抗変化層４のドライエッチング時に発生した反応生成物８が付着している。そして上部電極５（第１領域の一例）はトレンチ形状７に加工され、反応生成物８はトレンチ形状７となった分断された上部電極９（第２領域の一例）の側壁面に付着する。
次に、本発明の実施形態に係る半導体記憶装置の製造工程について、図８（Ａ）〜（Ｄ）、図９（Ａ）〜（Ｄ）、図１０を参照して説明する。
なお図８（Ａ）〜（Ｄ）、図９（Ａ）〜（Ｄ）、図１０は、本発明の実施形態に係る半導体記憶装置の製造工程を工程順に示した概略断面図である。
先ず、配線層の上に設けられた層間絶縁膜２８（例えば、シリコン酸化膜、膜厚は３００ｎｍ）中に、プラグ１が形成された状態を初期状態とする。
そして図８（Ａ）に示すように、プラグ１の上にバリア層３（例えば、ＴａＮ／Ｔａの積層構造、３０／１０ｎｍ）を形成した後、下部電極４（例えば、Ｒｕ、５〜５０ｎｍ）の成膜をＣＶＤ法もしくはスパッタリング法で行う。
次いで図８（Ｂ）に示すように、金属酸化物からなる抵抗変化層４の成膜、及び、上部電極５（例えば、Ｒｕ、５〜５０ｎｍ）の成膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法もしくはスパッタリング法で行う。なお、抵抗変化層４の厚さは、５〜１００ｎｍとし、Ｎｉ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｗ、Ｃｕの金属酸化物が考えられる。また、金属酸化物は、単層構造、積層構造、ラミネート構造等で構成される。
続いて、３０〜１５０ｎｍ厚のハードマスク６を成長する。成長方法は、ＣＶＤ法やスパッタリング法で行うのが一般的であり、材料としては、シリコン酸化膜及びシリコン窒化膜を用い、単層膜や積層構造とするのが好ましい。
次いで、ハードマスク６の成長後、図８（Ｃ）に示すように、フォトレジスト１２で必要部分をマスクし、ドライエッチング等により不要部分のハードマスク６を除去することで、所望のハードマスク形状が形成される。
次いで、ハードマスク６で上部電極５、抵抗変化層４、下部電極３のドライエッチングを順番に行っていく。
図８（Ｄ）において上部電極５のドライエッチング条件は、上部電極材（例えば、Ｒｕ）がシリコン基板面に対して垂直な形状になるようなエッチング条件（例えば、総ガス流量２０〜２００ｓｃｃｍの範囲内で、圧力５〜３０ｍＴｏｒｒ、エッチングガスＯ２／Ｃｌ２混合ガス、ソースパワー５００〜１５００Ｗ、バイアスパワー５０〜３００Ｗ、基板温度−５０〜３５０℃）で行うのが好ましい。なお、上部電極材は、Ｒｕの他に、Ｐｔ、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｚｒが考えられる。
次に、図９（Ａ）において、抵抗変化層４のドライエッチングを行うが、ここで抵抗変化層４のエッチング条件は、マスク材近くのエッチング速度が局所的に速くなるようなエッチング条件（例えば、総ガス流量２０〜２００ｓｃｃｍの範囲内で、圧力１〜５０ｍＴｏｒｒ、エッチングガスＢＣｌ３／Ｃｌ２／Ａｒ混合ガス、もしくは、ＣＨＦ３／Ｃｌ２／Ａｒ混合ガス、ソースパワー３００〜１０００Ｗ、バイアスパワー５０〜９００Ｗ、Ｖｐｐ４００〜８００Ｖ、基板温度−５０〜３５０℃）を用いて行うのが好ましい。
プラズマのゆらぎが大きくなるようなエッチング条件を用いることで、反応性エッチングに加えて物理的イオンエッチングの効果が合わさり、抵抗変化層４のエッチング形状がトレンチ形状７’に加工されてしまう。また、本来、上部電極５は、エッチングされないエッチャントガスを用いているが、エッジ近傍のエッチング速度が極端に速くなるため、図９（Ｂ）に示すように、上部電極５のエッジ部分においても、トレンチ形状７に加工されてしまうことが実験からも分かっている。
なお、上部電極５の側壁と抵抗変化層４の側壁には、抵抗変化層４のドライエッチングによって発生した反応生成物８が付着したままの形状となってしまってもよい。
次に、図９（Ｃ）において下部電極３のエッチングを行う。下部電極３のドライエッチング条件は、上述した上部電極５のドライエッチング条件と同様の条件を用いて行うのが好ましい（例えば、総ガス流量２０〜２００ｓｃｃｍの範囲内で、圧力５〜３０ｍＴｏｒｒ、エッチングガスＯ２／Ｃｌ２混合ガス、ソースパワー５００〜１５００Ｗ、バイアスパワー５０〜３００Ｗ、基板温度−５０〜３５０℃）。
下部電極３は、上部電極５と同様の金属材料（本実施形態ではＲｕ）を用いているため、下部電極３の加工を行うと、同時に上部電極５のトレンチ形状７の箇所においても上部電極５のエッチングが進行する。このため、図９（Ｄ）に示すように、下部電極３のエッチングを終えると、上部電極５のトレンチ形状７の部分では、上部電極５が２つの領域に分断された形状になる。分断された上部電極のうち、側壁部分の上部電極９には、抵抗変化層４のドライエッチング時に発生した反応生成物８が付着したままの状態であるが、分断されたもう一方の上部電極５（即ち、電気特性に寄与する方）は、エッチング生成物８が付着していないため、上下の電極間で素子が短絡することなく、素子間の特性ばらつきが低減された素子構造が実現できる。なお、２つの領域に分かれた上部電極を製造する際に、上部電極５の形状をトレンチ形状７にドライエッチングにより加工する。また上部電極５をトレンチ形状に加工する際に、抵抗変化層４のドライエッチング中に、上部電極５の側面領域が同時にトレンチ形状に加工される。またトレンチ形状に加工された上部電極５を２つの領域に分断する際に、下部電極３のドライエッチング中に、上部電極５の領域が自己整合的に２つの領域に分断されるように加工される。
最後に、図１０に示すように、ＭＩＭ型素子全体を覆うように保護膜１０を形成し、上部電極上のハードマスク６に上層配線を形成するためのプラグ１１を形成することにより、半導体記憶装置が完成する。なお第１実施形態に係る半導体記憶装置の製造方法を用いてドライエッチング行った実際のＳＥＭ写真を図１１に示す。
以上説明したように、本実施形態によれば、上部電極５をトレンチ形状に加工し、反応生成物８が付着した上部電極９の側壁部分と上部電極５とを物理的に分断するので、ＭＩＭ型抵抗変化素子の加工時に副生成物が側壁部分へ付着した場合でも、上下の電極間における素子の短絡を抑制し、素子間の特性ばらつきを低減する素子構造が実現できる。
また本実施形態によれば、トレンチ形状の加工方法は既存のドライエッチング装置を用いて簡単に実現可能であり、金属酸化物の加工のための特殊設備のための投資を必要とせず、低コストで実現できる。
更に本実施形態によれば、抵抗変化層４に用いる金属酸化物材料は多岐に渡っており、金属酸化物のドライエッチングの困難さにより新材料酸化物の開発が減速されるのを防ぐことができ、様々な金属酸化物の抵抗変化現象を利用した抵抗変化素子の開発が加速される。
なお、本発明の実施形態に係る半導体記憶装置について好ましい実施形態を示して説明したが、本発明の実施形態に係る半導体記憶装置は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。例えば、本発明の他の実施形態に係る半導体記憶装置として、図１２を参照して説明する。なお図１２は、本発明の他の実施形態に係る半導体記憶装置の構成を模式的に示した部分断面図である。図１２に示すように、他の実施形態に係る半導体記憶装置では、半導体基板上に半導体素子として選択トランジスタ２３が形成され、選択トランジスタ２３を含む半導体基板上に多層配線層が形成され、多層配線上にＭＩＭ型抵抗変化素子を積層した構造を有する。抵抗変化層４上に形成された上部電極５の側面は、サブトレンチ形状７に形成され、抵抗変化層４のドライエッチング時に付着した反応生成物８は、分断された上部電極９の側面に付着形状を有している。反応性生成物８が付着した側壁部分の上部電極９は、素子特性へ影響を及ぼすことはない。ＭＩＭ型抵抗変化素子は、下部電極３のドライエッチング後に、保護膜１０に覆われる。ＭＩＭ型の下層に設けられた配線層は、ＭＩＭ型抵抗変化素子の下部電極と電気的に接続されたプラグを備え、下部電極とソース又はドレインが電気的に接続されている。
１ プラグ
２ バリア層（ＴａＮ／Ｔａ）
３ 下部電極（Ｒｕ）
４ 抵抗変化層（ＮｉＯ）
５ 上部電極（Ｒｕ）
６ ハードマスク（ＳｉＯ２／ＳｉＮ）
７ トレンチ（上部電極）
７’ トレンチ（抵抗変化層）
８ エッチング生成物
９ 分断された上部電極
１０ 保護膜
１１ プラグ
１２ フォトレジスト
２０ 基板
２１ 素子分離
２２ ゲート絶縁膜
２３ 選択トランジスタ
２４ ドレイン
２５ 層間絶縁膜
２６ コンタクトホール
２７ １層配線
２８ 層間絶縁膜
２９ 層間絶縁膜
３１ ＭＩＭ型素子における上部の第１の電極
３２ 金属酸化物からなる抵抗変化材料
３３ ＭＩＭ型素子における下部の第２の電極
３４ ＭＩＭ型抵抗変化素子におけるオン状態を担う電流経路
２ バリア層（ＴａＮ／Ｔａ）
３ 下部電極（Ｒｕ）
４ 抵抗変化層（ＮｉＯ）
５ 上部電極（Ｒｕ）
６ ハードマスク（ＳｉＯ２／ＳｉＮ）
７ トレンチ（上部電極）
７’ トレンチ（抵抗変化層）
８ エッチング生成物
９ 分断された上部電極
１０ 保護膜
１１ プラグ
１２ フォトレジスト
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３１ ＭＩＭ型素子における上部の第１の電極
３２ 金属酸化物からなる抵抗変化材料
３３ ＭＩＭ型素子における下部の第２の電極
３４ ＭＩＭ型抵抗変化素子におけるオン状態を担う電流経路
Claims (7)
- 半導体基板上に下部電極が配設され、当該下部電極上に抵抗が変化する抵抗変化素子が配設され、当該抵抗変化素子上に上部電極が配設される半導体記憶装置において、
前記上部電極は、当該上部電極上に配設されたプラグに対して電気的に接続された第１領域と、電気的に非接続である第２領域と、を有し、
前記第１領域と前記第２領域とは、物理的に非接触構造であることを特徴とする半導体記憶装置。 - 請求項１に記載の半導体記憶装置において、
前記上部電極及び前記下部電極は、Ｒｕ、Ｐｔ、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｚｒのうち少なくとも何れか１つの金属であることを特徴とする半導体記憶装置。 - 請求項１又は２に記載の半導体記憶装置において、
前記抵抗変化素子は、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆ、Ｃｕのうち少なくとも何れか１つを含む酸化物であることを特徴とする半導体記憶装置。 - 請求項１乃至３の何れか一項に記載の半導体記憶装置において、
前記半導体基板上に形成された配線と前記抵抗変化素子の電極とが電気的に接続されることを特徴とする半導体記憶装置。 - 請求項１乃至３の何れか一項に記載の半導体記憶装置において、
前記半導体基板上に形成されたトランジスタのソース又はドレイン領域と前記抵抗変化素子の電極とが電気的に接続されることを特徴とする半導体記憶装置。 - 半導体基板上に下部電極が配設され、当該下部電極上に抵抗が変化する抵抗変化素子が配設され、当該抵抗変化素子上に上部電極が配設される半導体記憶装置の製造方法において、
前記上部電極の側壁部と前記抵抗変化素子の側壁部に、第１のエッチング処理によりトレンチを形成する形成工程と、
前記上部電極の側壁部に形成された前記トレンチを前記第１のエッチング処理とは異なる第２のエッチング処理により２つの領域に分断加工する分断加工工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項６に記載の半導体記憶装置の製造方法において、
前記第２のエッチング処理が、総ガス流量２０〜２００ｓｃｃｍの範囲内で、圧力５〜３０ｍＴｏｒｒ、エッチングガスＯ 2 ／Ｃｌ 2 混合ガス、ソースパワー５００〜１５００Ｗ、バイアスパワー５０〜３００Ｗ、基板温度−５０〜３５０℃で行われることを特徴とする半導体記憶装置の製造方法。
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