JP5387403B2 - 電子デバイス及びその製造方法 - Google Patents

Description

本発明は、抵抗変化素子の素子構造とその製造方法に関する。特に下部電極と上部電極の両電極間にパルスを印加するなどして低抵抗状態と高抵抗状態を作り出すことを利用したスイッチング素子やメモリ素子、及びその素子を利用した書き換え可能な論理回路やメモリなどの電子デバイスに関する。

従来の半導体集積回路では、設計の変更を行った場合、チップを製造しなおすことが一般的で、非常にコストがかかる。特に、最先端技術を用いた超高集積回路の場合、製造に必要なマスクのコストが、微細化と共に莫大になってきている。そのため、一部の用途では、マスクの作り直しやチップの再製造をせずに、必要な回路構成の変更を実現する技術が、ますます求められてきている。

よく知られた例として、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を挙げることができる。回路構成を変更するための手法はいくつか存在するが、最もよく使われるものの１つとして、半導体メモリ素子（ＳＲＡＭ）のユニットとパストランジスタと呼ばれる素子を組み合わせたスイッチにより回路構成を変更する方法がある。この技術により、使用者が自由に回路構成を変更することが可能になる。しかしながら、多数の半導体トランジスタで１つのスイッチが構成されるため、占有面積が大きくなり、チップ面積に占める論理回路や演算回路の割合が低くなる上、製造コストが高くなる問題がある。また、スイッチオンの状態の電気抵抗は配線抵抗より高くなるため、信号の伝送遅延が問題となる場合もある。

高速動作を求める場合によく用いられる回路構成用のスイッチとして、アンチフューズと呼ばれる素子がある。素子を構成する材料の絶縁破壊等を利用することにより、配線間の接続が必要な場所のみオン状態とすることができる。しかしながら、前述の半導体トランジスタを用いたスイッチより占有面積を小さくできるものの、１回しか回路構成を変更できない。

このアンチフューズと同じような構造および動作でありながら、複数回抵抗状態の切り替えが可能な不揮発性の抵抗変化素子の研究が、主に不揮発性メモリの応用を中心に盛んになってきている。例えば、カルコゲナイド半導体の結晶相の変化を利用するＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）技術が挙げられる。また、主として遷移金属の酸化物を上下の電極で挟んだＭＩＭ型の素子に電圧パルスを与えることによって、室温において数桁に渡る抵抗変化を得ることができる技術の開発も行われるようになってきた。

このような新しい抵抗変化素子技術を、回路の再構成用のスイッチ、あるいは不揮発性メモリに応用するための課題の１つは、高集積化を実現するための素子の微細化であり、具体的には抵抗変化素子の面積を可能な限り小さくする技術の実現である。

このような抵抗変化素子の技術に関しては、以下のような検討が行われている。

特許文献１（特開２００４−２４１３９６号公報）に記載の技術では、図１３に示すような抵抗変化素子の構造が用いられている。図中の１０１は下部電極、１０２は抵抗変化膜、１０３は上部電極、１００は基板を示す。この場合、上部電極の面積で抵抗変化素子の面積が決定される。しかし、その上部電極の面積は最小露光寸法に設定することはできない。その上部電極への配線を確保するビアを形成するために、上部電極の大きさは、リソグラフィー技術の最小寸法よりも大きくする必要がある。また、この技術では、素子面積が小さくなればなるほど、リソグラフィー工程における目合わせに厳密さが求められ、製造が難しくなる。さらに、上部電極のエッチングの際に、抵抗変化膜がエッチングダメージを受けてしまうという問題もある。

特許文献２（特開２００４−２４１５３５号公報）および特許文献３（特開２００５−１９７６３４号公報）に記載の技術では、それぞれ図１４および図１５に示すような抵抗変化素子構造が用いられている。図中の１０１は下部電極、１０２は抵抗変化膜、１０３は上部電極、１００は基板、１１０は層間絶縁膜を示す。この場合、抵抗変化素子の面積はリソグラフィー技術の最小寸法で決定することができるが、図１４に示す構造の場合には、素子面積が小さくなればなるほど、抵抗変化膜や上部電極をビアに埋め込むことが難しくなってくる。また配線の信頼性確保も難しくなる。図１５に示す構造の場合には、抵抗変化膜がエッチングなどのビア形成工程の処理雰囲気に晒されるため、プロセスダメージを受けやすい。

非特許文献１（Ｄ．Ｃ．Ｋｉｍ他、「Ｅｌｅｃｔｒｉｃａｌ ｏｂｓｅｒｖａｔｉｏｎｓ ｏｆ ｆｉｌａｍｅｎｔａｒｙ ｃｏｎｄｕｃｔｉｏｎｓ ｆｏｒ ｔｈｅ ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｓｗｉｔｃｈｉｎｇ ｉｎ ＮｉＯ ｆｉｌｍｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ，Ｖｏｌ．８８，２０２１０２、２００６年）に記載の技術では、抵抗変化膜としてＮｉＯが用いられている。

上述のような抵抗変化素子を実現するための課題を以下にまとめて示す。

（１）抵抗変化膜として、ＮｉＯのような遷移金属酸化物系の抵抗変化膜を用いる場合、低抵抗状態の電気抵抗の素子面積依存性が小さく、高抵抗状態の電気抵抗値は素子面積を小さくするほど増大する傾向を示す場合が多い。従って、抵抗変化膜の断面積等、実効的な素子面積を可能な限り小さくすることによって、低抵抗状態と高抵抗状態の電気抵抗の比を大きくすることができる。しかしながら、従来用いられている抵抗変化素子構造においては、素子寸法はリソグラフィーの最小加工寸法に依存するという課題がある。

（２）抵抗変化素子の形成において、上部電極または抵抗変化膜、あるいはその両方をドライエッチング技術によって微細加工する場合、例えば図１３に示すような構造を形成するときは、素子を構成する抵抗変化膜の外縁部（抵抗変化膜を加工するときはその加工側面）がエッチングガスに曝されるため、小面積な素子になるほどその影響が大きくなり、素子特性が低下する。

（３）図１４に示す構造のように、ビアホール内に抵抗変化膜を堆積し、その底に形成された抵抗変化膜を抵抗変化素子の構成要素として用いる場合、下部電極上の絶縁膜に開口面積の小さいビアホールを形成して、その内部に抵抗変化膜および上部電極を埋め込まなければならない。しかし、小面積な素子になるほど、この埋め込みが困難となり、ビアホール底のコーナー部の抵抗変化膜の膜厚が薄くなるなど、均一な成膜が困難になる。そのため素子性能が低下したり素子性能のばらつきが大きくなったりする。

（４）図１５に示す構造のように、抵抗変化膜上にビアホールを形成する場合には、抵抗変化膜が、ビアホール形成時のドライエッチングや、レジスト剥離、ウェット処理などによって劣化する。

本発明の目的は、製造が容易で且つ良好な素子性能をもつ、微細な抵抗変化素子およびその製造方法、ならびにその素子を備えた電子デバイスを提供することである。

本発明によれば、以下の抵抗変化素子、半導体装置、および抵抗変化素子の製造方法が提供される。

（１）第１の導電部と、
前記第１の導電部上に設けられた絶縁膜パターンと、
前記絶縁膜パターンにより形成された第１の導電部上面に対する段差と、
前記段差の側面に設けられ、その段差側面の下端側で第１の導電部上面に接する抵抗変化膜と、
前記段差の側面の上端側で前記抵抗変化膜に接する第２の導電部とを有する抵抗変化素子。

（２）第１の導電部と、
前記第１の導電部上に設けられた絶縁膜と、
前記絶縁膜を貫通する開口内の側面に設けられ、その側面の下端側で前記第１の導電部に接する抵抗変化膜と、
前記開口内の側面の上端側で前記抵抗変化膜に接する第２の導電部とを有する抵抗変化素子。

（３）第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられた第１の導電部と、
前記第１の導電部上に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通する開口内の側面に設けられ、その側面の下端側で前記第１の導電部に接する抵抗変化膜と、
前記開口内を埋め込むように設けられた埋め込み絶縁膜と、
前記開口内の側面の上端側で前記抵抗変化膜に接する第２の導電部とを有する抵抗変化素子。

（４）上記の３項に記載の抵抗変化素子を複数有する電子デバイスであって、
前記第１の層間絶縁膜上に設けられ前記第２の層間絶縁膜に覆われた、第１の方向に沿った複数の第１の配線層と、
前記第２の層間絶縁膜上に設けられた、第１の方向に垂直な第２の方向に沿った複数の第２の配線層とをさらに有し、
前記第１の配線層と前記第２の配線層との各交差部に、前記開口内の側面に設けられた抵抗変化膜が位置し、この抵抗変化膜と、該開口内の側面の下端側で該抵抗変化膜に接する第１の配線層と、該開口内の側面の上端側で該抵抗変化膜に接する第２の配線層とで抵抗変化素子が形成されている、電子デバイス。

（５）半導体基板、
前記半導体基板上に設けられた半導体素子、及び
前記半導体素子を覆うように前記半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられ、前記半導体素子と電気的に接続された第１の導電部と、前記第１の導電部上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜を貫通する開口内の側面に設けられ、その側面の下端側で前記第１の導電部に接する抵抗変化膜と、前記開口内を埋め込むように設けられた埋め込み絶縁膜と、前記開口内の側面の上端側で前記抵抗変化膜に接する第２の導電部とを有する抵抗変化素子、を備えた電子デバイス。

（６）上記の３項に記載の抵抗変化素子の製造方法であって、
第１の層間絶縁膜上に第１の導電部を形成する工程と、
前記第１の導電部を覆うように第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１の導電部に達する開口を形成する工程と、
抵抗変化膜を形成する工程と、
前記抵抗変化膜をエッチバックして、前記開口外部の第２の層間絶縁膜上および前記開口底部の第１の導電部上の抵抗変化膜を除去し、前記開口内の側面に抵抗変化膜を残す工程と、
前記開口を埋め込むように埋め込み絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に前記抵抗変化膜に接する第２の導電部を形成する工程とを有する抵抗変化素子の製造方法。

（７）前記抵抗変化膜をエッチバックする工程の後に、前記開口の底部に露出した第１の導電部をエッチバックして除去する工程を有する上記の６項に記載の抵抗変化素子の製造方法。

本発明によれば、製造が容易で且つ良好な素子性能をもつ、微細な抵抗変化素子およびその製造方法、ならびにその素子を備えた電子デバイスを提供することができる。

本発明の抵抗変化素子の一実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の他の実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の他の実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の他の実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の他の実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の他の実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の他の実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の他の実施形態を説明するための断面図（ａ）および平面図（ｂ）である。 本発明の抵抗変化素子の製造方法を説明するための断面図である。 本発明の電子デバイスの一実施形態を説明するための平面図である。 本発明の電子デバイスの他の実施形態を説明するための断面図である。 本発明の電子デバイスの他の実施形態を説明するための断面図である。 従来の抵抗変化素子を説明するための断面図である。 従来の抵抗変化素子を説明するための断面図である。 従来の抵抗変化素子を説明するための断面図である。

本発明の抵抗変化素子は、第１の導電部と、この第１の導電部上に設けられた絶縁膜パターンと、この絶縁膜パターンにより形成された第１の導電部上面に対する段差と、この段差の側面に設けられ、その段差側面の下端側で第１の導電部上面に接する抵抗変化膜と、前記段差の側面の上端側で前記抵抗変化膜に接する第２の導電部とを有する。

この抵抗変化素子において、絶縁膜パターンにより形成される段差の側面は、第１の導電部上に設けられた絶縁膜に、第１の導電部に達する開口を形成し、その開口内の側面を利用することができる。この開口としては、平面における開口形状が円形や正方形あるいは矩形のビアホールや、ライン状の溝を形成することができる。この開口内の空間は円柱や直方体にすることができる。

段差側面に形成された抵抗変化膜を、段差側面の下端側で一方の導電部に接触させ、段差上端側で他方の導電部に接触させた構造を用いることにより、リソグラフィーの最小加工寸法よりも小さい素子形成が容易となり、ＯＮ／ＯＦＦ比の大きい抵抗変化素子を作製できる。

本発明における抵抗変化膜は、遷移金属酸化物からなる膜が好ましく、チタン酸化物、ニッケル酸化物などが挙げられ、特にニッケル酸化物からなる膜が好ましい。本発明における第１導電部および第２導電部は、タングステン、チタン、タンタル、及びそれらの窒化物、ルテニウム、ルテニウム酸化物、白金、銅、並びにアルミニウムのいずれかからなることが好ましく、特に抵抗変化膜がニッケル酸化物からなる場合は、これらのいずれかからなることが好ましい。

本発明による抵抗変化素子は、第１の導電部と第２の導電部との間に電圧パルスを印加することによって抵抗変化膜の抵抗を変化させることができる。本発明によれば、一つの開口内に形成された抵抗変化膜に対して複数の抵抗変化素子を形成することができ、抵抗変化素子の大規模集積化に有利となる。例えば、一つの開口内の側面に形成された抵抗変化膜に、その側面の下端側で、一方の電極として二つ以上の導電部を接触させる、及び／又はその側面の上端側で、他方の電極として二つ以上の導電部を接触させることで、上端側の導電部と下端側の導電部との対ごとに抵抗変化素子を構成でき、素子の大規模集積化が可能となる。例えば、一つの下端側導電部に対して、共通の抵抗変化膜を介して複数の上端側導電部を形成した場合（例えば後述の図３に示す構造）、上端部側導電部の数に応じた数の抵抗変化素子を形成することができる。また、複数の下端側導電部に対して、共通の抵抗変化膜を介して複数の上端側導電部を形成した場合（例えば後述の図４に示す構造）、下端側または上端側の導電部の数に応じた数の抵抗変化素子を形成することができる。ここで、抵抗変化膜は、下端側および上端側の一対の電極部間で連続して形成されていればよく、一つの連続した抵抗変化膜を利用して複数の抵抗変化素子を構成することができる。

本発明による抵抗変化素子は、第１導電部および第２導電部との間に電気パルスを印加することによって、高抵抗状態と低抵抗状態を作り出し、電源を切ってもその状態を維持することができる。本発明によれば、占有面積が小さく、且つ不揮発な抵抗変化素子を提供することができ、このような素子はプログラム可能な半導体集積回路のスイッチング素子として非常に有益である。また、本発明による抵抗変化素子は、メモリ用の情報記憶素子として用いても有益である。

上述のように、本発明によれば、リソグラフィー技術による最小加工寸法よりも小さな抵抗変化素子の形成が可能となり、十分に高いＯＮ／ＯＦＦ比が得られようになる。また、抵抗変化素子の小型化および高密度化が可能となるため、大規模高集積化が容易になる。さらに本発明によれば、抵抗変化素子の導電パスを形成する空間を狭くすることができるため、素子間のスイッチングばらつきが抑制され、信頼性の高い抵抗変化素子の形成が可能となる。

以下、図面を用いて、本発明の好適な実施の形態について説明する。

［素子構造例１］
本発明の第１の素子構造例を、図１（ａ）の断面図及び図１（ｂ）の平面図に示す。図１（ａ）は、図１（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図１（ｂ）は、素子の構成要素のレイアウトを示すため、第２の層間絶縁膜１２０に対して透視的に示した。

本素子構造は、第１の層間絶縁膜１１０上に下部電極１０１が形成され、この下部電極を覆うように第２の層間絶縁膜１２０が形成され、この第２の層間絶縁膜に形成されたビアホール内の側面に、ビアホール底部の下部電極に接して抵抗変化膜１０２が設けられ、このビアホール内に埋め込み絶縁膜１２１が設けられ、この埋め込み絶縁膜および第２の層間絶縁膜上に、抵抗変化膜１０２に接して上部電極１０３が形成されている。下部電極および上部電極は、配線へ引き出される。

ここで、第１の層間絶縁膜、第２の層間絶縁膜および埋め込み絶縁は、シリコン酸化膜で形成できる。下部電極および上部電極は、それぞれ、タングステン、チタン、タンタル、及びそれらの窒化物、ルテニウム、ルテニウム酸化物、白金、銅、並びにアルミニウムから選ばれるいずれかで形成できる。抵抗変化膜は、チタン酸化物、ニッケル酸化物などの遷移金属酸化物で形成できる。

このような素子構造によれば、上部電極あるいは下部電極の線幅と抵抗変化膜の膜厚で素子面積を決定することができる。従来の技術では、上部電極を形成するためのリソグラフィーの能力で最小寸法が決定されるが、本発明による抵抗変化素子は、抵抗変化膜の膜厚を制御することで、素子を構成する抵抗変化膜の断面積（導電パス方向に垂直な断面の面積）を低減でき、素子面積の縮小が可能となる。

［素子構造例２］
本発明の第２の素子構造例を、図２（ａ）の断面図および図２（ｂ）の平面図に示す。図２（ａ）は、図２（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図２（ｂ）は、素子の構成要素のレイアウトを示すため、上部電極１０３及び第２の層間絶縁膜１２０に対して透視的に示した。

本素子構造は、上記の素子構造例１と同様に、第２の層間絶縁膜１２０に形成されたビアホール内の側面に抵抗変化膜１０２が設けられ、ビアホール内に埋め込み絶縁膜１２１が設けられているが、下部電極１０１及び上部電極１０３が異なっている。これらの電極以外の構成は素子構造例１と同様である。下部電極１０１は、ビアホールの左側および右側の両側に分離して設けられ、ビアホール内の側面の下端側で抵抗変化膜１０２と接触している。上部電極１０３は、ビアホールの左右方向に一体に延在し、ビアホール内の側面の上端側で抵抗変化膜１０２と接している。本構造例では、ビアホール一つあたり、二つの抵抗変化素子が形成されている。

［素子構造例３］
本発明の第３の素子構造例、図３（ａ）の断面図および図３（ｂ）の平面図に示す。図３（ａ）は、図３（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図３（ｂ）は、素子の構成要素のレイアウトを示すため、上部電極１０３、第２の層間絶縁膜１２０及び埋め込み絶縁膜１２１に対して透視的に示した。

本素子構造は、上記の素子構造例１と同様に、第２の層間絶縁膜１２０に形成されたビアホール内の側面に抵抗変化膜１０２が設けられ、ビアホール内に埋め込み絶縁膜１２１が設けられているが、下部電極１０１及び上部電極１０３が異なっている。これらの電極以外の構成は素子構造例１と同様である。下部電極１０１は、ビアホールの左右方向に一体に延在し、ビアホール内の側面の下端側で抵抗変化膜１０２と接している。上部電極１０３は、ビアホールの左側および右側の両側に分離して設けられ、ビアホール内の側面の上端側で抵抗変化膜１０２と接している。本構造例では、ビアホール一つあたり、二つの抵抗変化素子が形成されている。

［素子構造例４］
本発明の第４の素子構造例を、図４（ａ）の断面図および図４（ｂ）の平面図に示す。図４（ａ）は、図４（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図４（ｂ）は、素子の構成要素のレイアウトを示すため、上部電極１０３及び第２の層間絶縁膜１２０に対して透視的に示した。

本素子構造は、上記の素子構造例１と同様に、第２の層間絶縁膜１２０に形成されたビアホール内の側面に抵抗変化膜１０２が設けられ、ビアホール内に埋め込み絶縁膜１２１が設けられているが、下部電極１０１及び上部電極１０３が異なっている。これらの電極以外の構成は素子構造例１と同様である。下部電極１０１は、ビアホールの左側および右側の両側に分離して設けられ、ビアホール内の側面の下端側で抵抗変化膜１０２と接触している。上部電極１０３は、ビアホールの左側および右側の両側に分離して設けられ、ビアホール内の側面の上端側で抵抗変化膜１０２と接している。本構造例では、ビアホール一つあたり、二つの抵抗変化素子が形成されている。

［素子構造例５］
本発明の第５の素子構造例を、図５（ａ）の断面図および図５（ｂ）の平面図に示す。図５（ａ）は、図５（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図５（ｂ）は、素子の構成要素のレイアウトを示すため、上部電極１０３及び第２の層間絶縁膜１２０に対して透視的に示した。

本素子構造は、上記の素子構造例１において第２の層間絶縁膜１２０に形成されたビアホールに代えて溝を設け、この溝内の側面に抵抗変化膜１０２が設けられ、この溝内に埋め込み絶縁膜１２１が設けられている以外は、素子構造例１と同様である。

［素子構造例６］
本発明の第６の素子構造例を、図６（ａ）の断面図および図６（ｂ）の平面図に示す。図６（ａ）は、図６（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図６（ｂ）は、素子の構成要素のレイアウトを示すため、上部電極１０３及び第２の層間絶縁膜１２０に対して透視的に示した。

本素子構造は、上記の素子構造例５と同様に、第２の層間絶縁膜１２０に形成された溝内の側面に抵抗変化膜１０２が設けられ、溝内に埋め込み絶縁膜１２１が設けられているが、下部電極１０１及び上部電極１０３が異なっている。これらの電極以外の構成は素子構造例５と同様である。下部電極１０１は、溝の左側および右側の両側に分離して設けられ、溝内の側面の下端側で抵抗変化膜１０２と接触している。上部電極１０３は、溝を横切るように左右方向に一体に延在し、溝内の側面の上端側で抵抗変化膜１０２と接している。本構造例では、溝一つあたり、二つの抵抗変化素子が形成されている。

［素子構造例７］
本発明の第７の素子構造例、図７（ａ）の断面図および図７（ｂ）の平面図に示す。図７（ａ）は、図７（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図７（ｂ）は、素子の構成要素のレイアウトを示すため、上部電極１０３及び第２の層間絶縁膜１２０に対して透視的に示した。

本素子構造は、上記の素子構造例５と同様に、第２の層間絶縁膜１２０に形成された溝内の側面に抵抗変化膜１０２が設けられ、溝内に埋め込み絶縁膜１２１が設けられているが、下部電極１０１及び上部電極１０３が異なっている。これらの電極以外の構成は素子構造例５と同様である。下部電極１０１は、溝を横切るように左右方向に一体に延在し、溝内の側面の下端側で抵抗変化膜１０２と接している。上部電極１０３は、溝の左側および右側の両側に分離して設けられ、溝内の側面の上端側で抵抗変化膜１０２と接している。本構造例では、溝一つあたり、二つの抵抗変化素子が形成されている。

［素子構造例８］
本発明の第８の素子構造例を、図８（ａ）の断面図および図８（ｂ）の平面図に示す。図８（ａ）は、図８（ｂ）における下部電極１０１および上部電極１０３の長手方向の中心線に沿った断面を示し、図８（ｂ）は、素子の構成要素のレイアウトを示すため、上部電極１０３及び第２の層間絶縁膜１２０に対して透視的に示した。

本素子構造は、上記の素子構造例５と同様に、第２の層間絶縁膜１２０に形成された溝内の側面に抵抗変化膜１０２が設けられ、溝内に埋め込み絶縁膜１２１が設けられているが、下部電極１０１及び上部電極１０３が異なっている。これらの電極以外の構成は素子構造例５と同様である。下部電極１０１は、溝の左側および右側の両側に分離して設けられ、溝内の側面の下端側で抵抗変化膜１０２と接触している。上部電極１０３は、溝の左側および右側の両側に分離して設けられ、溝内の側面の上端側で抵抗変化膜１０２と接している。本構造例では、溝一つあたり、二つの抵抗変化素子が形成されている。

［製造例］
以下に、素子構造例４の製造例を挙げ、図９（ａ）〜図９（ｆ）を用いて本発明の製造方法を説明する。

図９（ａ）に示すように、半導体基板（図示せず）上に第１の層間絶縁膜１１０として、ＣＶＤ法や塗布法によりシリコン酸化膜等の絶縁体薄膜を形成する。厚みは素子全体の厚みによるが、例えば２００ｎｍ〜８００ｎｍの間で調整できる。続いて、下部電極用の導電膜１０１を形成する。この導電膜１０１としては、例えば、窒化チタン膜もしくは窒化タンタル膜を数１０ｎｍの厚みで形成した後、その上にＰｔやＲｕなどの白金族金属を１〜２００ｎｍの厚みで形成した積層膜を用いることができる（図には単層膜として示している）。下部電極用の導電膜１０１をリソグラフィー技術とドライエッチング技術等を用いて、所定の形状にあらかじめ加工しておく。

次に、図９（ｂ）に示すように、第２の層間絶縁膜１２０として、第１の層間絶縁膜と同様に、ＣＶＤ法や塗布法によりシリコン酸化膜等の絶縁体薄膜を形成する。例えば、１０ｎｍから５００ｎｍの間で膜厚は調整できる。続いて、リソグラフィー技術とドライエッチング技術を用いて、第２の層間絶縁膜にビアホールを形成する。このとき、ビアホール形成時のドライエッチングは下部電極用の導電膜１０１上で停止させる。

ここで、本製造例では、開口としてビアホールを形成する場合を述べるが、ビアホールに替えて溝を形成してもよい。

次に、図９（ｃ）に示すように、ビアホールの形成された第２の層間絶縁膜の全面に抵抗変化膜１０２を形成する。そのとき、ビアホールの内壁（側面）に沿うように抵抗変化膜を形成させる。抵抗変化膜としては、例えばニッケル酸化物やチタン酸化物を用いることができ、厚みはビアホール内の側壁に数ｎｍから１００ｎｍの範囲で抵抗変化膜が堆積されるように調整する。形成方法としては、スパッタリング法やＣＶＤ法を用いることができる。

次に、異方性ドライエンチングによって、抵抗変化膜１０２全面をエッチバックする。エッチバックは下部電極用導電膜１０１が露出した段階で停止してよい。続いて、露出したビアホール底の導電膜１０１を同じくドライエンチングにより除去する。これらの工程により、図９（ｄ）に示す形状が得られる。下部電極用の導電膜１０１の形状は、その幅（長手方向に垂直な方向の長さ）が、抵抗変化膜形成後のビアホールの開口径より小さくなるよう設計されていることが重要で、上述の導電膜１０１の加工の際にそのような形状が実現されているため、上記の導電膜１０１のドライエッチングにより、ビアホールの両側にそれぞれ互いに分離した下部電極が形成される。

次に、図９（ｅ）に示すように、抵抗変化膜１０２が側面に形成されているビアホール内に絶縁膜１２１を埋め込むように形成する。この埋め込み用絶縁膜としては、第１および第２の層間絶縁膜と同じ材料を用いることができる。続いて、化学的機械的研磨法（ＣＭＰ）法を用いて、ビアホール以外の部分に付着した絶縁膜および抵抗変化膜を除去する。

次に、図９（ｆ）に示すように、ビアホールの側面に形成された抵抗変化膜の上端部に接するように、上部電極用の導電膜１０３を形成する。この導電膜１０３としては、例えばＰｔやＲｕのような白金族金属を１〜２００ｎｍの厚みで形成した後、その上に窒化チタンや窒化タンタル膜を数１０ｎｍの厚みで形成した積層膜を用いることができる。続いて、リソグラフィー技術とドライエッチング技術を用いて、導電膜１０３を所定の形状にパターニングする。

このような製造方法により形成された抵抗変化素子に電圧パルスを印加することによって、ビアホール内の側面に沿って設けられた抵抗変化膜の抵抗を変化させることができる。

本製造例では、下部電極もエッチバックで形成することができるため、セルフアラインのように素子領域を形成することができ、目合わせマージンが確保しやすい。また前工程で形成した下部電極用の導電膜の一つに対して二つの下部電極を形成でき、二つの抵抗変化素子を得ることができる。なお、ビアホール底の下部電極用の導電膜をエッチバックにより除去しない場合は、図３に示す素子構造例３を得ることができる。また、この下部電極形成用のエッチバック工程の有無の選択、および上部電極のパターニングの設計を適宜行うことにより、素子構造例１〜４（図１〜図４）の抵抗変化素子を得ることができる。

本製造例により得られる抵抗変化素子のサイズは、電極の線幅と抵抗変化膜の膜厚で決定できるため、素子の占有面積を小さくできる。ニッケル酸化物のような遷移金属酸化物からなる抵抗変化膜は、膜内部にフィラメント形状の非常に小さな面積（導電方向に垂直な断面の面積）の導電性の経路（導電パス）が形成され、この導電パスの形成によって抵抗変化素子は伝導状態（ＯＮ状態）になる。そのため、素子面積（電極と抵抗変化膜との接触面積）を狭くしても十分に低いＯＮ抵抗が得られる。一方、ＯＦＦ状態の抵抗値は面積依存性を持つため、素子面積を小さくすれば高いＯＮ／ＯＦＦ比を取ることができる。また、導電パスは、絶縁膜の絶縁破壊のように形成されるので、素子面積が小さくなれば、その導電パスの形成のばらつきも小さくなることが期待できる。すなわち、スイッチとしての素子性能のばらつきを抑制することができる。

以下に、本発明による抵抗変化素子を備えたデバイスの構造について説明する。

［デバイス構造例１］
図１０に、本発明による抵抗変化素子をスイッチ素子として備えたデバイスの構造例を示す。図中の抵抗変化素子は、層間絶縁膜に対して透視的に示されている。

Ｘ方向に沿って複数の信号線Ｘ（１０３）と、Ｘ方向に垂直なＹ方向に沿った複数の信号線Ｙ（１０１）が層間絶縁膜を介して形成されている。信号線Ｘと信号線Ｙの交差部において、層間絶縁膜に形成されたビアホール内の側面に設けられた抵抗変化膜１０２が配置されており、そのビアホール内は絶縁膜で埋め込まれている。この抵抗変化膜１０２と、ビアホール内の側面の下端側でその抵抗変化膜に接している信号線Ｙ（下部電極１０１）と、ビアホール内の側面の上端側でその抵抗変化膜に接している信号線Ｘ（上部電極１０３）とで一つの抵抗変化素子が構成されている。このような複数の抵抗変化素子がマトリクス配置されている。本構造例では、一つのビアホール内に設けられた抵抗変化膜に対して、隣り合う二つの信号線Ｙが接しており、それぞれの信号線Ｙを下部電極とする二つの抵抗変化素子が形成されている。そして、この二つの抵抗変化素子は、一つの信号線Ｘを上部電極として共有している。

所望の交差部における抵抗変化素子を選択し、ＯＮ状態にすることで、ＯＮ状態にされた抵抗変化素子に対応する信号線Ｘと信号線Ｙが低抵抗で接続され、スイッチ切り替えを行うことができる。

なお、本構造例では、Ｙ方向に沿って複数のビアホールが形成され、素子が形成されているが、Ｙ方向に沿って配列された複数のビアホールに代えて、Ｙ方向に沿って溝を形成し、この溝内の側面に抵抗変化膜を設けて素子を形成してもよい。この溝内には、埋め込み絶縁膜が設けられる。Ｘ方向に沿った複数の信号線Ｘは、この溝を横切るように配置され、一つの溝に対してＹ方向に沿って複数の抵抗変化素子が形成される。すなわち、Ｙ方向に沿った一列分の複数の抵抗変化素子は、一つの溝内の側面に設けられた抵抗変化膜を共有することになる。このとき、溝の長手方向と同方向に延在する信号線Ｙ（下部電極）は、溝内の側面に設けられた抵抗変化膜に接することができるようにパターニングされ、配置される。

［デバイス構造例２］
図１１に、本発明による抵抗変化素子をメモリ素子として備えたデバイスの構造例を示す。

半導体基板１００には、素子分離１１１が設けられ、その素子分離で囲まれた活性領域上に、ソース領域１１２、ドレイン領域１１３、ゲート酸化膜（不図示）及びゲート電極１１４からなる電界効果トランジスタが設けられている。ゲート電極の両側には側壁絶縁膜１１５が設けられている。

第１の層間絶縁膜１１０には、コンタクトホールが形成され、このコンタクトホールに導電材料が埋め込まれてコンタクトプラグ１１６が形成されている。コンタクトプラグ１１６は、それぞれソース領域１１２及びドレイン領域１１３に接続されている。

第２の層間絶縁膜１２０には、ビアホールが形成され、そのビアホール内では、その側面に抵抗変化膜１０２が設けられ、絶縁膜１２１が埋め込まれている。この抵抗変化膜１０２は、その下端がドレイン領域１１３に接続されているコンタクトプラグ１１６に接続され、その上端が上層のビット線１３１に接続されている。ここで、抵抗変化膜１０２と、この抵抗変化膜の下端に接するコンタクトプラグ１１６（下部電極１０１）と、この抵抗変化膜の上端に接するビット線１３１（上部電極１０３）とで抵抗変化素子が構成されている。この抵抗変化素子の構造は、前述の素子構造例１（図１（ａ））に対応する。

ソース領域１１２に接続されているコンタクトプラグは、第２の層間絶縁膜１２０を貫通するビアプラグを介して上層の配線と接続されている。第２の層間絶縁膜１２０上には、第３の層間絶縁膜１３０が設けられている。

抵抗変化素子をＯＮ状態あるはＯＦＦ状態にしておくことで、「１」と「０」のそれぞれの信号を電源を切っても記憶させておくことができる。

［デバイス構造例３］
図１２に、上記のデバイス構造例２の変形例を示す。本デバイス構造例３は、抵抗変化素子の上部電極を構成するプレート線１３１以外は、上記のデバイス構造例２と同様である。

一つのビアホール内の側面に設けられる抵抗変化膜に、二つのプレート線が接触配置され、これらのプレート線に対応する二つの抵抗変化素子が形成されている。この素子構造は、前述の素子構造例３（図３（ａ））に対応する。

本デバイス構造例３では、二つの抵抗変化素子のＯＮとＯＦＦの記憶状態の組み合わせで４つの情報を保持することができる。

以上に説明した通り、本発明によれば、十分に高いＯＮ／ＯＦＦ比を有する抵抗変化素子が得られる。また、素子の小型化と高密度化が容易であるため、大規模高集積なデバイスの形成が可能になる。さらに、抵抗変化素子の導電パスが形成される領域を狭くすることができるため、素子間のスイッチング性能のばらつきを抑制することができ、信頼性の高い抵抗変化素子の形成が可能となる。

本発明の適用は、明細書に記載の内容に限定されるものではなく、例えば半導体素子を備えた、少なくとも、ロジック回路およびメモリ回路のいずれかと組み合わせて使用することができる。

本発明は、抵抗値の変化をＯＮ／ＯＦＦとして検出する際に、基板平面に対する段差の側面を利用することに主な特徴があり、その効果が得られる限り、種々の抵抗変化材料を用いた抵抗変化素子に適用できる。例えば、カルコゲナイドからなる相変化材料を利用した抵抗変化素子や、ペロブスカイト型酸化物などのペロブスカイト型抵抗変化材料を用いた抵抗変化素子、有機物の抵抗変化材料を用いた抵抗変化素子にも適用できる。

また、本発明の実施形態では、ビアホール及び溝内の側面を利用した例を説明したが、その他の例として、凸状に形成した絶縁膜パターンの側面に抵抗変化膜を形成し、このような抵抗変化膜を抵抗変化素子に利用してもよい。

以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。

この出願は、２００７年３月２８日に出願された日本出願特願２００７−８４５６９を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (16)

1. 層間絶縁膜と、
   前記層間絶縁膜を貫通する開口内の側面に設けられた抵抗変化膜と、
   前記開口内を埋め込むように設けられた埋め込み絶縁膜と、
   前記層間絶縁膜の上面側に設けられ、前記開口内の抵抗変化膜の上端と接する上側導電部と、
   前記層間絶縁膜の下面側に設けられ、前記開口内の抵抗変化膜の下端と接する第１の下側導電部と、
   前記層間絶縁膜の下面側に設けられ、前記開口内の抵抗変化膜の下端と接する第２の下側導電部とを含み、
   前記上側導電部と前記抵抗変化膜と前記第１の下側導電部とが重なる位置で、該上側導電部と該抵抗変化膜と該第１の下側導電部とで第１の抵抗変化素子が形成され、
   前記上側導電部と前記抵抗変化膜と前記第２の下側導電部とが重なる位置で、該上側導電部と該抵抗変化膜と該第２の下側導電部とで第２の抵抗変化素子が形成されている、電子デバイス。
2. 層間絶縁膜と、
   前記層間絶縁膜を貫通する開口内の側面に設けられた抵抗変化膜と、
   前記開口内を埋め込むように設けられた埋め込み絶縁膜と、
   前記層間絶縁膜の上面側に設けられ、前記開口内の抵抗変化膜の上端と接する第１の上側導電部と、
   前記層間絶縁膜の上面側に設けられ、前記開口内の抵抗変化膜の上端と接する第２の上側導電部と、
   前記層間絶縁膜の下面側に設けられ、前記開口内の抵抗変化膜の下端と接する下側導電部とを含み、
   前記第１の上側導電部と前記抵抗変化膜と前記下側導電部とが重なる位置で、該第１の上側導電部と該抵抗変化膜と該下側導電部とで第１の抵抗変化素子が形成され、
   前記第２の上側導電部と前記抵抗変化膜と前記下側導電部とが重なる位置で、該第２の上側導電部と該抵抗変化膜と該下側導電部とで第２の抵抗変化素子が形成されている、電子デバイス。
3. 層間絶縁膜と、
   前記層間絶縁膜を貫通する開口内の側面に設けられた抵抗変化膜と、
   前記開口内を埋め込むように設けられた埋め込み絶縁膜と、
   前記層間絶縁膜の上面側に設けられ、前記開口内の抵抗変化膜の上端と接する第１の上側導電部と、
   前記層間絶縁膜の上面側に設けられ、前記開口内の抵抗変化膜の上端と接する第２の上側導電部と、
   前記層間絶縁膜の下面側に設けられ、前記開口内の抵抗変化膜の下端と接する第１の下側導電部と、
   前記層間絶縁膜の下面側に設けられ、前記開口内の抵抗変化膜の下端と接する第２の下側導電部とを含み、
   前記第１の上側導電部と前記抵抗変化膜と前記第１の下側導電部とが重なる位置で、該第１の上側導電部と該抵抗変化膜と該第１の下側導電部とで第１の抵抗変化素子が形成され、
   前記第２の上側導電部と前記抵抗変化膜と前記第２の下側導電部とが重なる位置で、該第２の上側導電部と該抵抗変化膜と該第２の下側導電部とで第２の抵抗変化素子が形成されている、電子デバイス。
4. 前記開口はホールからなる請求項１から３のいずれか一項に記載の電子デバイス。
5. 前記開口は溝からなり、該溝の両側に前記第１及び第２の抵抗変化素子がそれぞれ形成される請求項１から３のいずれか一項に記載の電子デバイス。
6. 電圧パルスを印加することによって前記抵抗変化膜の抵抗を変化させる請求項１から５のいずれか一項に記載の電子デバイス。
7. 前記抵抗変化膜が遷移金属酸化物からなる請求項１から６のいずれか一項に記載の電子デバイス。
8. 前記抵抗変化膜がニッケル酸化物からなる請求項１から６のいずれか一項に記載の電子デバイス。
9. 前記第１及び第２の抵抗変化素子を構成する各導電部は、タングステン、チタン、タンタル、及びそれらの窒化物、ルテニウム、ルテニウム酸化物、白金、銅、並びにアルミニウムから選ばれるいずれかからなる請求項１から８のいずれか一項に記載の電子デバイス。
10. 半導体基板と、該半導体基板上に設けられた半導体素子と、該半導体素子を覆う層間絶縁膜をさらに有し、
    前記半導体素子と前記第１及び第２の抵抗変化素子とが電気的に接続されている、請求項１から９のいずれか一項に記載の電子デバイス。
11. 第１の方向に沿った複数の第１の配線層と、
    前記複数の第１の配線層を覆う層間絶縁膜と、
    前記層間絶縁膜上に設けられた、第１の方向に垂直な第２の方向に沿った複数の第２の配線層と、
    前記第１の配線層と前記第２の配線層との各交差部において、該第１及び第２の配線層の少なくとも一方の隣り合う二つの配線層に跨がる、前記層間絶縁膜を貫通する開口が位置し、該開口内の側面に設けられた抵抗変化膜と、
    前記開口内を埋め込むように設けられた埋め込み絶縁膜とを含み、
    前記の隣り合う二つの配線層のそれぞれに対応する前記第１及び第２の配線層の一方と前記抵抗変化膜と前記第１及び第２の配線層の他方とが重なる位置で、該第１の配線層と該抵抗変化膜と該第２の配線層とで抵抗変化素子が形成されている、電子デバイス。
12. 前記開口は、前記第１及び第２の配線層の少なくとも一方の隣り合う二つの配線層に跨るホールであり、一つのホールについて複数の抵抗変化素子が形成されている、請求項１１に記載の電子デバイス。
13. 前記開口は、前記第１及び第２の配線層の一方の隣り合う二つの配線層に跨るホールであり、一つのホールについて二つの抵抗変化素子が形成されている、請求項１１に記載の電子デバイス。
14. 前記開口は、前記第１及び第２の配線層の一方の隣り合う二つの配線層に跨り、該配線層に沿って延在し、他方の配線層の複数と交差している溝であり、該溝の両側にそれぞれ抵抗変化素子が形成されている、請求項１１に記載の電子デバイス。
15. 第１の導電部を形成する工程と、
    前記第１の導電部を覆うように層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１の導電部に達する開口を形成する工程と、
    前記開口が形成された前記層間絶縁膜上に抵抗変化膜を形成する工程と、
    前記抵抗変化膜をエッチバックして、前記開口底部の第１の導電部上の抵抗変化膜を除去し、該開口内の側面に前記抵抗変化膜を残す工程と、
    前記開口の底部に露出した第１の導電部をエッチング除去して該第１の導電部を分離する工程と、
    前記開口を埋め込むように埋め込み絶縁膜を形成する工程と、
    前記層間絶縁膜上に、前記の開口内側面の抵抗変化膜の上端に接する第２の導電部を形成する工程を含み、
    前記第１の導電部の分離された一方と前記抵抗変化膜と前記第２の導電部とで第１の抵抗変化素子が形成され、前記第１の導電部の分離された他方と前記抵抗変化膜と前記第２の導電部とで第２の抵抗変化素子が形成される、電子デバイスの製造方法。
16. 前記第２の導電部は、前記第１の抵抗変化素子と前記第２の抵抗変化素子との間で分離して形成される、請求項１５に記載の電子デバイスの製造方法。

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