TWI536556B - 電阻式記憶體及其製造方法 - Google Patents

Description

電阻式記憶體及其製造方法

本發明係有關於電阻式記憶體及其製造方法，且特別係有關於一種自對準之電阻式記憶體及其製造方法。

在各種非揮發性記憶體中，一般皆使用可快速寫入與抹除之快閃記憶體(flash RAM)。快閃記憶體中每個記憶區塊僅可以被抹除一定次數。當一記憶區塊之抹除次數超過一臨界值時，該記憶區塊將無法被正確地寫入，並且由該記憶區塊讀取出資料時將可能發生錯誤。且隨著元件不斷的縮小，快閃記憶體也逐漸面臨到過大的寫入電壓、過長的寫入時間與閘極過薄而導致記憶時間縮短的困境。

為了克服前述缺點，各方不斷努力於開發新的非揮發性記憶體來取代快閃記憶體，其中電阻式記憶體(resistive random access memory，RRAM)為目前業界所研發出之眾多新穎記憶體之一，其係利用可變電阻的原理來製作非揮發性記憶體，具有寫入抹除時間短、操作電壓及電流低、記憶時間長、多狀態記憶、結構簡單、簡化的寫入與讀出方式及所需面積小等優點，是一種極有潛力的產品，受到各界的重視。因此，如何更進一步縮小電阻式記憶體中元件的面積、優化其製程並減少其製程成本，更是目前業界亟須發展的目標。

本發明提供一種電阻式記憶體，包括：基底；堆疊，包括：下電極，設於基底上；及電阻轉態層，設於下電極上；層間介電層，覆蓋堆疊，其中層間介電層具有開口對準堆疊，開口之側壁與下電極及電阻轉態層之側壁對齊；上電極，設於電阻轉態層上；以及接觸插塞，設於開口中且電性連接上電極。

本發明更提供一種電阻式記憶體之製造方法，包括：提供基底；形成堆疊於基底上，堆疊包括：下電極，設於基底上；電阻轉態層，設於下電極上；上電極，設於電阻轉態層上；及犧牲層，設於上電極上；形成層間介電層覆蓋堆疊；移除位於堆疊上方之層間介電層，以暴露犧牲層；移除犧牲層，以形成對準堆疊之開口，且開口之側壁與下電極、電阻轉態層及上電極之側壁對齊；以及形成接觸插塞填入開口中且電性連接上電極。

本發明又提供一種電阻式記憶體之製造方法，包括：提供基底；形成堆疊於基底上，堆疊包括：下電極，設於基底上；電阻轉態層，設於下電極上；及犧牲層，設於電阻轉態層上；形成層間介電層覆蓋堆疊；移除位於堆疊上方之層間介電層，以暴露犧牲層；移除犧牲層，以形成對準堆疊之開口，且開口之側壁與下電極及電阻轉態層之側壁對齊；形成上電極於電阻轉態層上，且上電極順應性覆蓋開口之側壁與底部；以及形成接觸插塞填入開口中且電性連接上電極。

為讓本發明之上述和其它目的、特徵、和優點能 更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧基板

110‧‧‧下電極

120‧‧‧電阻轉態層

130‧‧‧上電極

160‧‧‧堆疊

170‧‧‧層間介電層

180‧‧‧接觸開口

DE‧‧‧乾蝕刻步驟

W1‧‧‧寬度

W2‧‧‧寬度

200‧‧‧基底

210‧‧‧下電極層

210’‧‧‧圖案化之下電極

210’a‧‧‧側壁

220‧‧‧電阻轉態材料層

220’‧‧‧圖案化之電阻轉態層

220’a‧‧‧側壁

230‧‧‧上電極層

230’‧‧‧圖案化之上電極

230’a‧‧‧側壁

240‧‧‧犧牲材料層

240’‧‧‧圖案化之犧牲層

250‧‧‧圖案化罩幕

260‧‧‧堆疊

260’‧‧‧堆疊

270‧‧‧層間介電層

280‧‧‧開口

280a‧‧‧側壁

290‧‧‧擴散阻擋層

300‧‧‧接觸插塞

310‧‧‧堆疊

310’‧‧‧堆疊

400‧‧‧電阻式記憶體

410‧‧‧電阻式記憶體

θ‧‧‧堆疊之內壁與基底之表面所夾之夾角

第1-7圖係本發明實施例之電阻式記憶體在其製造方法中各階段的剖面圖；第8-13圖係本發明另一實施例之電阻式記憶體在其製造方法中各階段的剖面圖。

以下針對本發明之電阻式記憶體作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本發明。當然，這些僅用以舉例而非本發明之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

必需了解的是，為特別描述或圖示之元件可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

本發明提供之電阻式記憶體的製造方法，係利用自對準方式定義接觸開口(contact opening)，以避免乾蝕刻步驟對電阻式記憶體之元件造成傷害。

第1圖係本發明一實施例之電阻式記憶體於定義接觸開口之乾蝕刻步驟中的剖面圖。如該圖所示，基板100上設有堆疊160，此堆疊160包含下電極110、電阻轉態層120、上電極130。基板100與堆疊160被層間介電層170覆蓋。在第1圖中，對層間介電層170進行乾蝕刻步驟DE以在層間介電層170中蝕刻出接觸開口180。然而，上述使用乾蝕刻步驟DE形成開口180之步驟可能會對元件造成傷害。例如，累積於元件上之電荷可能會對電阻轉態層120造成傷害，而改變電阻轉態層120之電性，降低產品良率。且堆疊160之寬度W1必須大於接觸開口180底部之寬度W2，以保留製程容忍度(manufacturing tolerance)防止失準(misalignment)的發生及過蝕刻(over etching)造成元件的損壞及短路。因此，本發明另一實施例係使用自對準方式定義接觸開口，以解決上述問題。

第2圖至第7圖係用以說明本發明之電阻式記憶體之製造方法的另一實施例的剖面圖。請參見第2圖，首先提供基底200，並於基底200上依序形成下電極層210、電阻轉態材料層220、上電極層230、及犧牲材料層240。此基底200可為矽基底、矽鍺基底、其它半導體化合物基底、絕緣層上覆矽(SOI)、或其它任何適合之基底。

下電極層210與上電極層230之材料可相同或不同，例如可為TaN、TiN、TiAlN、TiW、Ag、Cu、AlCu、Pt、 W、Ru、Al、Ni、上述之組合或其它任何適合之電極材料。下電極層210與上電極層230可利用濺鍍法、電鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成。

電阻轉態材料層220之材質可以是Al、Hf、Cr、Cu、Ti、Co、Zn、Mo、Nb、Fe、Ni、W、Pb、Ta、La、Zr之氧化物、PrCaMnO₃(PCMO)、SrTiO₃(STO)、SrZrO₃、上述之組合或其它任何適合之電阻轉態材質。電阻轉態材料層220之形成方法可為原子層沉積、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式來形成。例如，在一實施例中，電阻轉態材料層220係使用射頻磁控濺鍍形成。電阻轉態材料層220之厚度為約1nm至約100nm，例如為約1nm至約50nm。

犧牲材料層240係設於上電極層230上。此犧牲材料層240將於後續製程中被圖案化以定義出預定形成接觸插塞之位置，且後續製程會選擇性移除此經圖案化之犧牲材料層以形成接觸開口。為了能夠於後續製程中選擇性移除此犧牲材料層240，其材料必須與上電極層230之材料及後續形成之層間介電層的材料不同。此犧牲材料層240之材料可以是氮化矽、氮氧化矽、多晶矽(Poly-Si)或其它任何適合之材料。犧牲材料層240可利用化學氣相沉積法形成。此化學氣相沉積法例如可為低壓化學氣相沉積法、低溫化學氣相沉積法、快速升溫化學氣相沉積法、電漿輔助化學氣相沉積法、原子層化學氣相沉積法之原子層沉積法或其它常用的方法。

接著，繼續參見第2圖，於犧牲材料層240上形成圖案化罩幕250。此圖案化罩幕250之位置係對應於將於後續形 成之記憶體元件的位置。圖案化罩幕250可為圖案化光阻或圖案化硬罩幕。此圖案化硬罩幕可以是氮化矽、氧化矽、非晶碳材、多晶矽、前述之組合、或其它任何適合之罩幕材料。可先以化學氣相沉積法毯覆沉積硬罩幕層，接著以微影與乾蝕刻步驟定義此毯覆式硬罩幕層以形成圖案化硬罩幕層。此乾蝕刻步驟包括反應性離子蝕刻法、電漿蝕刻或其它適合之乾蝕刻。

接著，參見第3圖，以圖案化罩幕250作為罩幕依序蝕刻其下之犧牲材料層240、上電極層230、電阻轉態材料層220及下電極層210。此乾蝕刻步驟包括反應性離子蝕刻法、電漿蝕刻或其它適合之乾蝕刻。下電極210、電阻轉態層220、上電極230、及犧牲層240經蝕刻後形成一堆疊260，包含圖案化的下電極210’、電阻轉態層220’、上電極230’、及犧牲層240’。堆疊260之內壁與基底200之表面具有夾角θ，可藉由調控乾蝕刻步驟之參數以調控此夾角θ之角度。此夾角θ之角度可為約80度至約90度。於此乾蝕刻步驟結束後，可進行濕式剝除法、電漿灰化法或其結合移除圖案化罩幕250。

接著，參見第4圖，於基底200及堆疊260上毯覆性形成層間介電層270。如第4圖所示，層間介電層270完全包覆堆疊260。層間介電層270之組成可為氧化矽或低介電常數之介電材料。此低介電常數之介電材料可以是磷矽玻璃、硼磷矽玻璃、氟矽玻璃、碳氧化矽、旋塗式玻璃、旋塗式高分子、碳化矽材料、前述之化合物、前述之複合材料或前述之組合。在一較佳實施例中，此層間介電層270具有平坦的上表面。層間介電層270可使用化學氣相沉積法形。此化學氣相沉積法例如可 為低壓化學氣相沉積法、低溫化學氣相沉積法、快速升溫化學氣相沉積法、電漿輔助化學氣相沉積法、原子層化學氣相沉積法之原子層沉積法或其它常用的方法。

接著，參見第5圖，移除位於堆疊260上方之層間介電層270，以暴露該犧牲層240’。例如，可用回蝕刻或化學機械研磨法去除位於堆疊260上方之層間介電層270。

接著，參見第6圖，以濕蝕刻步驟選擇性移除犧牲層240’，以形成自對準開口280。由於犧牲層240’之材料可為氮化矽、氮氧化矽、多晶矽，而層間介電層270之材料可為氧化矽或低介電常數材料，故此濕蝕刻步驟可在幾乎不蝕刻層間介電層270之情況下選擇性移除犧牲層240’。例如，可使用磷酸溶液選擇性移除氮化矽或氮氧化矽。此層間介電層270/犧牲層240’之蝕刻選擇比可為約1/20至約1/500，例如可為約1/30至約1/400。

進行此濕蝕刻步驟後，留下之下電極210’、電阻轉態層220’、上電極230’共同作為堆疊260’。開口280對準此堆疊260’，且開口280之側壁280a與下電極210’、電阻轉態層220’及上電極230’之側壁210’a、220’a及230’a對齊。

應瞭解的是，第1圖中使用乾蝕刻步驟DE形成開口180之步驟可能會對元件造成傷害。例如，累積於元件上之電荷可能會對電阻轉態層120造成傷害，而改變電阻轉態層120之電性，降低產品良率。本發明第2-7圖之實施例利用自對準方式定義接觸開口280，可避免以乾蝕刻形成開口280的步驟中對元件造成的傷害，提昇製程良率。

再者，第1圖所示之製程步驟需先以一圖案化罩幕定義出堆疊160，再以另一圖案化罩幕於乾蝕刻步驟DE中定義出接觸開口180。然而，由於第2-7圖之實施例在以自對準方式定義接觸開口280之步驟中不需使用圖案化罩幕，故僅需使用一道圖案化罩幕定義堆疊260。因此相較於第1圖之實施例，第2-7圖之實施例可省下一道圖案化罩幕，並可降低生產成本。

另外，在第1圖所示之實施例中，堆疊160之寬度W1必須大於接觸開口180底部之寬度W2，以保留製程容忍度防止失準的發生及過蝕刻造成元件的損壞及短路。然而，由於本發明第2-7圖實施例之自對準開口280之側壁280a可與下電極210’、電阻轉態層220’及上電極230’之側壁210’a、220’a及230’a對齊，故堆疊260之寬度不需大於接觸開口280之寬度，易言之，堆疊260之寬度實質上等於接觸開口280之寬度，故本發明之製程可進一步縮小電阻式記憶體中元件的面積。

接著，參見第7圖，完成開口280的定義後沈積擴散阻擋層290順應性覆蓋開口280之側壁與底部。此擴散阻擋層290可幫助後續金屬的附著並防止其擴散，例如，適當的擴散阻障層材料包括：鉭(Ta)，氮化鉭(TaN)，氮化鎢(WN)，或是習知製程中常用的氮化鈦(TiN)等金屬或合金。

接著，以化學氣相沈積法、物理氣相沈積法，或電鍍沈積法在擴散阻擋層290上沈積作為接觸插塞的金屬層，並使其填滿開口280。較佳者，可利用離子化金屬電漿先在基底上沈積一層厚約400~2500Å的晶種層(未顯示)，然後再以電鍍法完成導電層的沈積。此金屬層之材質包括Cu、Al或W。完 成擴散阻擋層290與金屬層的沈積後，以化學機械研磨法進行平坦化，將開口以外的金屬層與擴散阻擋層290去除，以形成接觸插塞300並得到如第7圖所示的電阻式記憶體400。此接觸插塞300電性連接上電極230’。

綜上所述，以第2-7圖之製造步驟所形成之電阻式記憶體400具有基底200及設於基底200上之堆疊260’。此堆疊260’依序包括下電極210’、電阻轉態層220’及上電極230’。層間介電層270覆蓋基底200與堆疊260’，且具有開口280對準堆疊260’，該開口280之側壁280a與下電極210’、電阻轉態層220’及上電極230’之側壁210’a、220’a及230’a對齊。擴散阻擋層290順應性設於開口280之側壁與底部。接觸插塞300設於開口280中且電性連接上電極230’。

第8-13圖繪示本發明之另一實施例，與前述實施例的差異主要在於先不在堆疊中形成上電極，待自對準開口形成後才形成上電極。應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。

首先參見第8圖，提供基底200，並於基底200上依序形成下電極層210、電阻轉態材料層220、犧牲材料層240、及圖案化罩幕250。

接著，參見第9圖，以圖案化罩幕250作為罩幕依序蝕刻其下之犧牲材料層240、電阻轉態材料層220及下電極層210。下電極210、電阻轉態層220、及犧牲層240經蝕刻後形成一堆疊310，包含圖案化的下電極210’、電阻轉態層220’、及犧 牲層240’。堆疊310之內壁與基底200之表面具有夾角θ，可藉由調控乾蝕刻步驟之參數以調控此夾角θ之角度。此夾角θ之角度可為約80度至約90度。於此乾蝕刻步驟結束後，可進行濕式剝除法、電漿灰化法或其結合移除圖案化罩幕250。

接著，參見第10圖，於基底200及堆疊310上毯覆性形成層間介電層270。如第10圖所示，層間介電層270完全包覆堆疊310。接著，如第11圖，移除位於堆疊310上方之層間介電層270，以暴露該犧牲層240’。

接著，參見第12圖，以濕蝕刻步驟選擇性移除犧牲層240’，以形成自對準開口280。此濕蝕刻步驟可在幾乎不蝕刻層間介電層270之情況下選擇性移除犧牲層240’，此層間介電層270/犧牲層240’之蝕刻選擇比可為約1/20至約1/500，例如可為約1/30至約1/400。

繼續參見第12圖，進行此濕蝕刻步驟後，留下之下電極210’、電阻轉態層220’共同作為堆疊310’。開口280對準此堆疊310’，且開口280之側壁280a與下電極210’及電阻轉態層220’之側壁210’a及220’a對齊。

接著，參見第13圖，完成開口280的定義後沈積上電極材料，以形成上電極層於電阻轉態層220’上並順應性覆蓋該開口280之側壁與底部。接著，進行另一沈積步驟以形成擴散阻擋材料層順應性覆蓋此上電極層。

接著，在擴散阻擋材料層上沈積作為接觸插塞的金屬層，並使其填滿開口280。完成上電極層、擴散阻擋材料層與金屬層的沈積後，以化學機械研磨法進行平坦化，將開口 以外的上電極層、擴散阻擋材料層與金屬層去除，以形成上電極230’、擴散阻擋層290、接觸插塞300並得到如第13圖所示的電阻式記憶體410。此接觸插塞300電性連接上電極230’。

以第8-13圖之製造步驟所形成之電阻式記憶體410具有基底200及設於基底200上之堆疊310’。此堆疊310’依序包括下電極210’及電阻轉態層220’。層間介電層270覆蓋基底200與堆疊310’，且具有開口280對準堆疊310’，該開口280之側壁280a與下電極210’及電阻轉態層220’之側壁210’a及220’a對齊。上電極230’順應性設於開口280之側壁與底部，而擴散阻擋層290順應性覆蓋上電極230’。接觸插塞300設於開口280中且電性連接上電極230’。

綜上所述，本發明利用自對準方式定義接觸開口，可避免以乾蝕刻步驟形成接觸開口時對元件造成的傷害，以提昇製程良率。再者，本發明相較於以乾蝕刻步驟形成接觸開口之製程可減少一道圖案化罩幕，故可降低生產成本。另外，本發明不需保留製程容忍度，故可進一步縮小電阻式記憶體中元件的面積，達到元件微小化之目的。

雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。此外，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及 步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明使用。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。

200‧‧‧基底

210’‧‧‧圖案化之下電極

210’a‧‧‧側壁

220’‧‧‧圖案化之電阻轉態層

220’a‧‧‧側壁

230’‧‧‧圖案化之上電極

230’a‧‧‧側壁

260’‧‧‧堆疊

270‧‧‧層間介電層

280‧‧‧開口

280a‧‧‧側壁

290‧‧‧擴散阻擋層

300‧‧‧接觸插塞

400‧‧‧電阻式記憶體

θ‧‧‧堆疊之內壁與基底之表面所夾之夾角

Claims (7)

1. 一種電阻式記憶體，包括：一基底；一堆疊，包括：一下電極，設於該基底上；及一電阻轉態層，設於該下電極上；一層間介電層，覆蓋該堆疊，其中該層間介電層具有一開口對準該堆疊，該開口之側壁與該下電極及該電阻轉態層之側壁對齊；一上電極，設於該電阻轉態層上；以及一接觸插塞，設於該開口中且電性連接該上電極。
2. 如申請專利範圍第1項所述之電阻式記憶體，其中該上電極延伸並順應性覆蓋該開口之側壁。
3. 如申請專利範圍第1項所述之電阻式記憶體，更包括一擴散阻擋層，順應性設於該開口之側壁與底部。
4. 一種電阻式記憶體之製造方法，包括：提供一基底；形成一堆疊於該基底上，該堆疊包括：一下電極，設於該基底上；一電阻轉態層，設於該下電極上；一上電極，設於該電阻轉態層上；及一犧牲層，設於該上電極上；形成一層間介電層覆蓋該堆疊；移除位於該堆疊上方之該層間介電層，以暴露該犧牲層； 移除該犧牲層，以形成一對準該堆疊之開口，且該開口之側壁與該下電極、該電阻轉態層及該上電極之側壁對齊；以及形成一接觸插塞填入該開口中且電性連接該上電極。
5. 如申請專利範圍第4項所述之電阻式記憶體之製造方法，在形成該接觸插塞前，更包括形成一擴散阻擋層於該開口中，且該擴散阻擋層順應性覆蓋該開口之側壁與底部。
6. 一種電阻式記憶體之製造方法，包括：提供一基底；形成一堆疊於該基底上，該堆疊包括：一下電極，設於該基底上；一電阻轉態層，設於該下電極上；及一犧牲層，設於該電阻轉態層上；形成一層間介電層覆蓋該堆疊；移除位於該堆疊上方之該層間介電層，以暴露該犧牲層；移除該犧牲層，以形成一對準該堆疊之開口，且該開口之側壁與該下電極及該電阻轉態層之側壁對齊；形成一上電極於該電阻轉態層上，且該上電極順應性覆蓋該開口之側壁與底部；以及形成一接觸插塞填入該開口中且電性連接該上電極。
7. 如申請專利範圍第6項所述之電阻式記憶體之製造方法，在形成該接觸插塞前，更包括形成一擴散阻擋層於該開口中，且該擴散阻擋層順應性覆蓋該上電極。