TWI717118B - 電阻式隨機存取記憶體及其製造方法 - Google Patents

電阻式隨機存取記憶體及其製造方法 Download PDF

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Abstract

本發明提供一種電阻式隨機存取記憶體及其製造方法。此電阻式隨機存取記憶體包括形成於基板上的第一介電層，以及兩個記憶體單元。此兩個記憶體單元包括兩個彼此分離的底電極結構，分別填滿位於第一介電層中的兩個溝槽。此兩個記憶體單元亦包括電阻轉態層以及頂電極結構。電阻轉態層順應性地形成於位於第一介電層中的開口的表面，且此開口位於兩個溝槽之間。頂電極結構位於電阻轉態層上且填滿開口。第一介電層的頂表面、底電極結構的頂表面、電阻轉態層的頂表面與頂電極結構的頂表面實質上共平面。

Description

電阻式隨機存取記憶體及其製造方法
本發明係有關於一種記憶體裝置，且特別係有關於一種電阻式隨機存取記憶體及其製造方法。
電阻式隨機存取記憶體(RRAM)具有結構簡單、面積小、操作電壓小、操作速度快、記憶時間長、多狀態記憶、及耗功率低等優點。因此電阻式隨機存取記憶體極有潛力取代目前的快閃式記憶體，成為下世代的非揮發性記憶體主流。
在習知的電阻式隨機存取記憶體中，形成記憶體單元的方法通常包括以下步驟：依序沉積底電極層、電阻轉態層與頂電極層。之後，藉由乾式蝕刻製程(例如，電漿蝕刻)進行圖案化，以定義出多個記憶體單元。其中每個記憶體單元包括由底電極層、電阻轉態層與頂電極層形成的垂直堆疊結構。
然而，上述乾式蝕刻製程可能會導致電阻轉態層受到損傷。舉例而言，在電漿蝕刻製程中所產生的離子會轟擊底電極層、電阻轉態層或頂電極層的側壁，可能導致底電極層、電阻轉態層或頂電極層的部分區域受損。若是電阻轉態層受損，則在此受損區域中無法形成導電路徑。如此一來，將造成電阻式隨機存取記憶體在低電阻態的電阻值變高，甚至導致無法正常操作而失效。再者，這些受損區域的位置、面積與深度是無法控制的，從而使這些記憶體單元在低電阻態的電阻值存在不可控制的變異。如此一來，電阻式隨機存取記憶體的可靠度與良率皆會大幅降低。此外，當記憶體單元的臨界尺寸越小，上述受損區域所造成的影響就越大。因此，隨著記憶體裝置的微小化，上述問題將變得更加嚴重。
對記憶體產業的業者而言，為了進一步提升電阻式隨機存取記憶體的可靠度與良率，仍有需要對電阻式隨機存取記憶體及其製程進行改良。
本發明實施例提供一種電阻式隨機存取記憶體及其製造方法，能夠明顯改善產品的可靠度及良率，並且有利於記憶體裝置的微小化。
本發明之一實施例係揭示一種電阻式隨機存取記憶體，包括：第一介電層，形成於基板上；以及兩個記憶體單元。此兩個記憶體單元包括：兩個彼此分離的底電極結構，分別填滿位於第一介電層中的兩個溝槽；電阻轉態層，順應性地形成於位於第一介電層中的開口的表面，且開口位於兩個溝槽之間；以及頂電極結構，位於電阻轉態層上且填滿開口。其中，第一介電層的頂表面、這些底電極結構的頂表面、電阻轉態層的頂表面與頂電極結構的頂表面實質上共平面。
本發明之一實施例係揭示一種電阻式隨機存取記憶體的製造方法，包括：形成第一介電層於基板上；以及形成兩個第一記憶體單元。形成此兩個第一記憶體單元包括：形成兩個溝槽於第一介電層中；分別形成兩個彼此分離的底電極結構於兩個溝槽中且填滿兩個溝槽；形成開口於兩個溝槽之間；順應性地形成電阻轉態層於開口的表面；形成頂電極結構於電阻轉態層上且填滿開口；以及進行一平坦化製程，以使第一介電層的頂表面、這些底電極結構的頂表面、電阻轉態層的頂表面及頂電極結構的頂表面實質上共平面。
在本發明實施例所提供之電阻式隨機存取記憶體的製造方法中，不會對電阻轉態層進行乾式蝕刻製程。因此，可大幅減少電阻轉態層受到的損傷。如此一來，可大幅地改善電阻式隨機存取記憶體的可靠度與良率。再者，在本發明實施例所提供之電阻式隨機存取記憶體中，底電極、電阻轉態層與頂電極是水平地排列，且兩個彼此分離的記憶體單元共用同一個頂電極。因此，可大幅增加記憶體單元的密度。如此一來，可有利於電阻式隨機存取記憶體的微小化。
為使本發明之目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
第1A圖至第1E圖為本發明一些實施例之製造電阻式隨機存取記憶體100的各步驟中所對應的剖面示意圖。請參照第1A圖，形成第一介電層104於基板102上。基板102的材料可包括塊材半導體基板(例如，矽基板)、化合物半導體基板(例如，IIIA-VA族半導體基板)、絕緣層上覆矽(silicon on insulator, SOI)基板等。基板102可為經摻雜或未經摻雜的半導體基板。在一些實施例中，基板102為矽基板。第一介電層104可為合適的介電材料，例如，氮化物、氧化物或氮氧化物。在一些實施例中，第一介電層104為氧化矽。
接著，形成多個底電極接觸結構106於第一介電層104中。詳細而言，可藉由罩幕層(未繪示)將第一介電層104圖案化，以形成多個接觸孔於第一介電層104中。接著，將導電材料填入接觸孔中，並且藉由平坦化製程(例如，化學機械研磨製程)移除位於第一介電層104上的多餘的導電材料，以形成底電極接觸結構106於第一介電層104中。在一些實施例中，底電極接觸結構106為由導電層形成的單層結構，且導電層包括鎢、鋁、銅、其他合適的金屬或上述之組合。在另一些實施例中，底電極接觸結構106為雙層結構，且包括襯層及導電層。襯層可改善導電層與基板102或第一介電層104的黏著性，且可避免金屬原子擴散進入基板102或第一絕緣層104中。襯層的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭、其他合適的導電材料或上述之組合。
在形成底電極接觸結構106之後，再次形成第一介電層104覆蓋底電極接觸結構106。接著，形成多個溝槽115於第一介電層104中。在上視圖(例如，第2圖或第3圖)中，多個溝槽115彼此平行且沿著第一方向延伸，且溝槽115於後續步驟中被填滿而形成底電極結構112。換言之，溝槽115的位置對應於底電極結構112的位置。如第1A圖所示，溝槽115形成於底電極接觸結構106的正上方，且溝槽115暴露出底電極接觸結構106的頂表面。可藉由合適的乾式蝕刻製程形成溝槽115。
請參照第1B圖，形成多個彼此分離的底電極結構112於多個溝槽115中以分別地填滿溝槽115。底電極結構112可藉由底電極接觸結構106與基板102中的其他元件(未繪示)電性連接。
請參照第1C圖，形成多個開口125於第一介電層104中，且每一個開口125位於兩個溝槽115之間。在上視圖(例如，第2圖或第3圖)中，在兩個溝槽115之間具有多個開口125，且這些開口125沿著第一方向排列。開口125於後續步驟中被填滿而形成電阻轉態層114及頂電極結構116。亦即，開口125的位置對應於電阻轉態層114及頂電極結構116的位置。形成開口125的製程可與形成溝槽115的製程相同或相似。
請參照第1D圖，順應性地形成電阻轉態層114於開口125的內側表面上，且覆蓋底電極結構112及第一介電層104。接著，形成頂電極結構116於電阻轉態層114上且填滿開口125。
藉由對底電極結構112與頂電極結構116施加電壓，可將電阻轉態層114轉換成不同的電阻狀態。底電極結構112的材料與頂電極結構116的材料可各自獨立地包括鈦、鉭、氮化鈦、氮化鉭、其他合適的導電材料或上述之組合。底電極結構112與頂電極結構116可各自獨立地為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在一些實施例中，底電極結構112為由氮化鈦所形成的單層結構，且頂電極結構116為由鈦所形成的單層結構。可各自獨立地利用物理氣相沉積製程、化學氣相沉積或其他合適的沉積製程，以形成底電極結構112與頂電極結構116。
當對電阻式隨機存取記憶體施加形成電壓或寫入電壓時，可在電阻轉態層114中形成導電絲。因此，電阻轉態層114由高電阻態轉換為低電阻態。在一些實施例中，導電絲由等效正價氧空缺所形成。在另一些實施例中，導電絲由源自於頂電極結構116或底電極結構112的金屬離子所形成。當施加抹除電壓時，上述導電絲消失。因此，電阻轉態層114由低電阻態轉換為高電阻態。電阻轉態層114的材料可為，例如，鋁(Al)、鉿(Hf)、鉻(Cr)、銅(Cu)、鈦(Ti)、鈷(Co)、鋅(Zn)、錳(Mo)、鈮(Nb)、鐵(Fe)、鎳(Ni)、鎢(W)、鉛(Pb)、鉭(Ta)、鑭(La)、鋯(Zr)等的金屬氧化物；鈦酸鍶(SrTiO 3, STO)、鋯酸鍶(SrZrO 3)等的二元金屬氧化物；鐠鈣錳氧化物(PrCaMnO 3, PCMO)等的三元金屬氧化物；上述之組合或其他合適之電阻轉態材料。在一些實施例中，電阻轉態層114的材料可為氧化鉿。可利用合適的製程形成電阻轉態層114，例如，原子層沉積製程、濺鍍製程、電阻加熱蒸鍍製程、電子束蒸鍍製程或其他合適的沉積製程。在一些實施例中，使用射頻磁控濺鍍(radiofrequency magnetron sputtering，RF)形成電阻轉態層114。在一些實施例中，電阻轉態層114之厚度為1-100 nm。
請參照第1E圖，在形成頂電極結構116之後，進行平坦化製程(例如，化學機械研磨製程)，以使底電極結構112的頂表面、電阻轉態層114的頂表面及頂電極結構116的頂表面共平面。在平坦化製程之後，形成保護層132於第一介電層104上。保護層132可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在一些實施例中，保護層132為由氫氣阻障層及形成於氫氣阻障層上的間隔層所形成的雙層結構。氫氣阻障層可避免氫氣進入基板102中，因而可避免電阻式隨機存取記憶體的劣化或失效。氫氣阻障層的材料可為金屬氧化物(例如，氧化鋁)、金屬氮化物、金屬氮氮化物或上述之組合。間隔層可減少或避免記憶體單元120a、120b在後續製程中受到損傷。間隔層的材料可為氮化物或氮氧化物。在一些實施例中，保護層132為由氮化矽所形成的單層結構。
接著，形成第二介電層134於保護層132上，並且覆蓋底電極結構112、電阻轉態層114及頂電極結構116。第二介電層134的材料可與第一介電層104的材料相同或相似。接著，形成頂電極接觸結構142於第二介電層134中，且位於頂電極結構116正上方。用以形成頂電極接觸結構142的製程與材料可與用以形成底電極接觸結構106的製程與材料相同或相似。在形成頂電極接觸結構142之後，沉積導電材料於第二介電層134上並進行圖案化，以形成導電線路144。導電線路144形成於頂電極接觸結構142上，且與頂電極接觸結構142電性連接。導電線路144的材料可為導電性良好的金屬，例如，銅、鋁、銀或鎢。因此，可提高記憶體單元110的操作速度。之後，可進行其他習知的製程，以完成電阻式隨機存取記憶體100，在此不再詳述。
在本實施例所提供之電阻式隨機存取記憶體100的製造方法中，不會對電阻轉態層進行乾式蝕刻製程。因此，可大幅減少電阻轉態層受到的損傷。如此一來，可大幅地改善電阻式隨機存取記憶體的可靠度與良率。
更詳言之，當以乾式蝕刻製程形成溝槽115或開口125時，電阻轉態層114尚未形成。因此，電阻轉態層114不會受到乾式蝕刻製程的傷害。再者，如第1D圖所繪示，電阻轉態層114是順應性形成在開口125中，且不需要藉由乾式蝕刻製程定義電阻轉態層114的圖案(亦即，從上視圖中觀察的圖案)。換言之，電阻轉態層114的所有表面皆未受到乾式蝕刻。因此，可避免在電阻轉態層114中產生無法控制的受損區域。
再者，在本實施例中，藉由化學機械研磨製程移除電阻轉態層114，即可定義電阻轉態層114的圖案(從上視圖中觀察的圖案，如第2圖或第3圖所繪示)。應可理解的是，在乾式蝕刻製程中，具有高能量的離子可能會進入電阻轉態層114中很深的區域。由於受損區域的深度取決於離子具有的能量，因此，無法控制受損區域的位置、面積與深度。另一方面，若是化學機械研磨製程造成損傷，由於研磨粒子難以進入電阻轉態層114中較深的區域。因此，即使化學機械研磨製程造成電阻轉態層114的損傷，這些損傷只會存在於很接近電阻轉態層114的表面的區域。換言之，相較於乾式蝕刻製程，化學機械研磨製程對電阻轉態層114的表面造成的損傷程度很輕微。
請參照第1E圖，在一些實施例中，提供一種電阻式隨機存取記憶體100。電阻式隨機存取記憶體100包括形成於基板102上的第一介電層104及兩個記憶體單元102a、120b。記憶體單元102a、120b包括兩個彼此分離的底電極結構112、一個電阻轉態層114及一個頂電極結構116。兩個底電極結構112分別填滿位於第一介電層104中的兩個溝槽115 (繪示於第1A圖)。電阻轉態層114順應性地形成於位於第一介電層104中的開口125 (繪示於第1C圖)的表面，且開口125位於兩個底電極結構112之間。頂電極結構116位於電阻轉態層114上且填滿開口125。電阻式隨機存取記憶體100亦包括保護層132、第二介電層134、兩個底電極接觸結構106、兩個頂電極接觸結構142及導電線路144。保護層132位於第一介電層104與第二介電層134之間。第二介電層134覆蓋底電極結構112、電阻轉態層114及頂電極結構116。兩個底電極接觸結構106位於第一介電層104中。每一個底電極接觸結構106位於基板102與一個對應的底電極結構112之間，且每一個底電極接觸結構106與一個對應的底電極結構112電性連接。頂電極接觸結構142位於第二介電層134中且位於頂電極結構116的正上方。頂電極接觸結構142與頂電極結構116電性連接。導電線路144位於第二介電層134上且與頂電極接觸結構142電性連接。
請參照第1E圖，沿著平行於基板表面的第二方向(例如，從第1E圖的左側往右側的方向)，記憶體單元102a依序具有底電極結構112、電阻轉態層114及頂電極結構116，且記憶體單元102b依序具有頂電極結構116、電阻轉態層114及底電極結構112。換言之，兩個彼此獨立的記憶體單元102a與記憶體單元102b共用同一個頂電極結構116，且記憶體單元102a的電阻轉態層114與記憶體單元102b的電阻轉態層114是彼此相連的。換言之，記憶體單元102a及102b是分別是水平式記憶體單元，而非傳統的垂直式記憶體單元(亦即，由下而上堆疊配置的底電極層、電阻轉態層及頂電極層)。由於記憶體單元102a及102b是水平式記憶體單元，因此可藉由在第一介電層104中形成溝槽115或開口125，而定義記憶體單元102a及102b的位置、形狀與尺寸。如此一來，不需要對電阻轉態層114進行乾式蝕刻製程。因此，可大幅減少電阻轉態層114受到的損傷，且可大幅地改善電阻式隨機存取記憶體的可靠度與良率。
請參照第1E圖，電阻轉態層114具有U型的剖面輪廓，且此剖面輪廓包括彼此相連的兩個垂直部分及一個水平部分。一般而言，大部分的導電路徑會形成於電阻轉態層與底電極、頂電極之重疊區域。因此，當對記憶體單元102a施加電壓時，導電路徑會形成於電阻轉態層114左側的垂直部分之中。另一方面，當對記憶體單元102b施加電壓時，導電路徑會形成於電阻轉態層114右側的垂直部分之中。此外，於一實施例中，由於開口125的深度大於溝槽115的深度，單獨就位於開口125的底部的電阻轉態層114的水平部分而言，底電極結構112無法在電阻轉態層114的水平部分上形成正投影，使得在電阻轉態層114的水平部分中幾乎不會形成導電路徑。因此，即使記憶體單元102a的電阻轉態層114與記憶體單元102b的電阻轉態層114彼此相連，亦可避免記憶體單元102a與記憶體單元102b互相干擾。如此一來，可進一步改善產品的可靠度。為了實現此目的，可使底電極結構112的底表面高於或齊平於頂電極結構116的底表面。在一些實施例中，底電極結構112具有第一厚度T1，頂電極結構116具有第二厚度T2，且第二厚度T2大於第一厚度T1，如第1E圖所繪示。
為了使底電極結構112的底表面高於或齊平於頂電極結構116的底表面，並且降低蝕刻及填充開口125所需的時間與成本，可將開口125的深度相對於溝槽115的深度之比值控制在適當的範圍。請參照第1A圖及第1C圖，溝槽115具有第一深度D1，開口125具有第二深度D2，且第二深度D2大於第一深度D1。在一些實施例中，第二深度D2相對於第一深度D1的比值D2/D1為1.1-2.0。在另一些實施例中，第二深度D2相對於第一深度D1的比值D2/D1為1.2-1.8。
一般而言，為了提升記憶體單元的效能，會增加電阻轉態層中能夠形成導電路徑的有效區域(亦即，頂電極在電阻轉態層的正投影與底電極在電阻轉態層的正投影之重疊區域)。對垂直式記憶體單元而言，為了增加能夠形成導電路徑的有效區域，需要增加記憶體單元在基板上所佔用的面積。如此將會降低基板的可用面積以及元件密度，因而不利於記憶體裝置的微小化。相較之下，對於本實施例所提供之電阻式隨機存取記憶體100而言，只要增加溝槽115的深度與開口125的深度，即可增加電阻轉態層114中能夠形成導電路徑的有效區域。因此，不會降低基板的可用面積以及元件密度，因而有利於記憶體裝置的微小化。
此外，在本實施例中，底電極結構112形成於溝槽115中，且電阻轉態層114及頂電極結構116形成於開口125中。相較於將底電極結構112、電阻轉態層114及頂電極結構116全部形成於同一個溝槽(或開口)的情況，可降低填充溝槽(或開口)的困難度。換言之，即使溝槽115及開口125具有較高的深寬比，也能夠減少或避免發生於底電極結構112或頂電極結構116中的孔洞。因此，本實施例所提供的電阻式隨機存取記憶體100可進一步改善記憶體裝置的良率。
為了有利於電阻式隨機存取記憶體的微小化，並且降低填充溝槽115及開口125的困難度，可將溝槽115及開口125的深寬比控制在適當的範圍。請參照第1A圖及第1C圖，溝槽115具有第一深度D1及第一寬度W1，且開口125具有第二深度D2及第二寬度W2。在一些實施例中，第一深度D1相對於第一寬度W1的比值D1/W1為1-10，且第二深度D2相對於第二寬度W2的比值D2/W2為2-20。在另一些實施例中，第一深度D1相對於第一寬度W1的比值D1/W1為3-6，且第二深度D2相對於第二寬度W2的比值D2/W2為6-12。
此外，在習知的垂直式記憶體單元中，底電極層及頂電極層的厚度很薄。因此，用以形成底電極接觸結構(或頂電極接觸結構)的導電材料(例如，銅)有可能會穿過底電極層(或頂電極層)而擴散進入電阻轉態層中，進而降低記憶體裝置的效能及良率。請參照第1E圖，在本實施例中，頂電極接觸結構142在基板102的頂表面上的正投影與每一個底電極接觸結構106在基板102的頂表面上的正投影不重疊。從第1E圖可以理解的是，相較於習知的垂直式記憶體單元，本實施例的底電極接觸結構106 (或頂電極接觸結構142)與電阻轉態層114中的有效區域之間距離變得較遠。因此，可明顯減少用以形成底電極接觸結構106(或頂電極接觸結構142)與頂電極接觸結構142的導電材料擴散進入電阻轉態層中，進而改善記憶體裝置的效能及良率。
第2圖為第1A圖至第1E圖之電阻式隨機存取記憶體100的上視示意圖，且第1A圖至第1E圖是沿著第2圖中的剖線A-A’所繪製。請參照第2圖，在上視圖中，頂電極結構116為矩形。每一個頂電極結構116位於兩個彼此獨立的底電極結構112之間。換言之，在本實施例中，兩個彼此獨立的記憶體單元102a與記憶體單元102b共用同一個頂電極結構116。因此，相較於每一個記憶體單元都具有一個頂電極的情況，可大幅增加記憶體單元的密度。如此一來，可更有利於電阻式隨機存取記憶體的微小化。可理解的是，第2圖所繪示的記憶體單元之數量及形狀僅用於說明，並非用以限定本發明。舉例而言，在一些實施例中，在上視圖中，頂電極結構116為圓形，如第3圖所繪示。在另一些實施例中，在上視圖中，頂電極結構116可為其他形狀。
第4圖為本發明一些實施例之電阻式隨機存取記憶體200的剖面示意圖。第4圖所示的電阻式隨機存取記憶體200與第1E圖所示的電阻式隨機存取記憶體100相似，差異在於第4圖具有額外的功能層152。為了簡化說明，關於相同於第1E圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第4圖，功能層152位於電阻轉態層114與頂電極結構116之間。可在形成第1D圖的電阻轉態層114之後，且在形成頂電極結構116之前，順應性地形成功能層152於開口125中。功能層152可為氧離子儲存層、阻障層或上述之組合。在一些實施例中，功能層152為氧離子儲存層，且可用於儲存來自於電阻轉態層114中的氧離子。氧離子儲存層的材料可包括鈦、鉭、氮化鈦、氮化鉭、其他合適的導電材料或上述之組合。在一些實施例中，功能層152為阻障層，且可用於阻擋氧離子進入頂電極結構116中。阻障層的材料可包括，例如，氧化鋁(Al 2O 3)、二氧化矽(SiO 2)、二氧化鉿(HfO 2)或氮氧化鈦(TiON)。在一些實施例中，功能層152為氧離子儲存層與阻障層所形成的雙層結構。
第5圖為本發明一些實施例之電阻式隨機存取記憶體300的剖面示意圖。第5圖所示的電阻式隨機存取記憶體300與第4圖所示的電阻式隨機存取記憶體200相似，差異在於第5圖的功能層152位置不同。為了簡化說明，關於相同於第1E圖及第4圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第5圖，功能層152位於電阻轉態層114與第一介電層104之間。可在形成第1C圖的開口125之後，且在形成第1D圖的電阻轉態層114之前，順應性地形成功能層152於開口125中。功能層152可為氧離子儲存層、阻障層或上述之組合。關於氧離子儲存層及阻障層的功能及材料，在此不再詳述。
第6圖為本發明一些實施例之電阻式隨機存取記憶體400的剖面示意圖。第6圖所示的電阻式隨機存取記憶體400與第1E圖所示的電阻式隨機存取記憶體100相似，差異在於第6圖具有額外的第一功能層152及第二功能層154。為了簡化說明，關於相同於第1E圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第6圖，第一功能層152位於電阻轉態層114與第一介電層104之間，且第二功能層154位於電阻轉態層114與頂電極結構116之間。可在形成第1C圖的開口125之後，依序且順應性地形成第一功能層152、電阻轉態層114及第二功能層154於開口125中。第一功能層152及第二功能層154可為氧離子儲存層、阻障層或上述之組合。關於氧離子儲存層及阻障層的功能及材料，在此不再詳述。
綜上所述，在本發明實施例所提供之電阻式隨機存取記憶體的製造方法中，不會對電阻轉態層進行乾式蝕刻製程。因此，可大幅減少電阻轉態層受到的損傷。如此一來，可大幅地改善電阻式隨機存取記憶體的可靠度與良率。再者，在本發明實施例所提供之電阻式隨機存取記憶體中，記憶體單元是水平式記憶體單元，且兩個彼此分離的記憶體單元共用同一個頂電極。因此，可大幅增加記憶體單元的密度。如此一來，可有利於電阻式隨機存取記憶體的微小化。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400:電阻式隨機存取記憶體 102:基板 104:第一介電層 106:底電極接觸結構 112:底電極結構 114:電阻轉態層 115:溝槽 116:頂電極結構 120a、120b:記憶體單元 125:開口 132:保護層 134:第二介電層 142:底電極接觸結構 144:導電線路 152:功能層 154:第二功能層 D1:第一深度 D2:第二深度 W1:第一寬度 W2:第二寬度 T1:第一厚度 T2:第二厚度
第1A圖至第1E圖為本發明一些實施例之製造電阻式隨機存取記憶體的各步驟中所對應的剖面示意圖。 第2圖為本發明一些實施例之電阻式隨機存取記憶體的上視示意圖。 第3圖為本發明另一些實施例之電阻式隨機存取記憶體的上視示意圖。 第4圖為本發明一些實施例之電阻式隨機存取記憶體的剖面示意圖。 第5圖為本發明另一些實施例之電阻式隨機存取記憶體的剖面示意圖。 第6圖為本發明另一些實施例之電阻式隨機存取記憶體的剖面示意圖。
100:電阻式隨機存取記憶體
102:基板
104:第一介電層
106:底電極接觸結構
112:底電極結構
114:電阻轉態層
116:頂電極結構
120a、120b:記憶體單元
132:保護層
134:第二介電層
142:底電極接觸結構
144:導電線路
T1:第一厚度
T2:第二厚度

Claims (14)

  1. 一種電阻式隨機存取記憶體，包括： 一第一介電層，形成於一基板上；以及 兩個記憶體單元，包括： 兩個彼此分離的底電極結構，分別填滿位於該第一介電層中的兩個溝槽； 一電阻轉態層，順應性地形成於位於該第一介電層中的一開口的表面，且該開口位於該兩個溝槽之間；以及 一頂電極結構，位於該電阻轉態層上且填滿該開口， 其中，該第一介電層的頂表面、該些底電極結構的頂表面、該電阻轉態層的頂表面與該頂電極結構的頂表面實質上共平面。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該溝槽具有一第一深度D1，該開口具有一第二深度D2，且該第二深度D2大於該第一深度D1。
  3. 如申請專利範圍第2項所述之電阻式隨機存取記憶體，其中該第二深度D2相對於該第一深度D1的比值D2/D1為1.1-2.0。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中各該底電極結構的底表面高於或齊平於該頂電極結構的底表面。
  5. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該溝槽具一第一寬度W1，且該第一深度D1相對於該第一寬度W1的比值D1/W1為1-10。
  6. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，更包括： 一第二介電層，覆蓋該些底電極結構、該電阻轉態層及該頂電極結構； 兩個底電極接觸結構，各該底電極接觸結構位於該第一介電層中且位於該基板與各該底電極結構之間，其中該些底電極接觸結構分別與該些底電極結構電性連接； 一頂電極接觸結構，位於該第二介電層中且位於該頂電極結構上，其中該頂電極接觸結構與該頂電極結構電性連接，且其中該頂電極接觸結構在該基板的正投影與各該底電極接觸結構在該基板的正投影不重疊； 一保護層，位於該第一介電層與該第二介電層之間；以及 一導電線路，位於該第二介電層上且與該頂電極接觸結構電性連接。
  7. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，更包括： 一功能層，順應性地形成於該開口中且位於該電阻轉態層與該頂電極結構之間，其中該功能層為氧離子儲存層、阻障層或上述之組合。
  8. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，更包括： 一功能層，順應性地形成於該開口中且位於該電阻轉態層與該第一介電層之間，其中該功能層為氧離子儲存層、阻障層或上述之組合。
  9. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，更包括： 一第一功能層，順應性地形成於該開口中且位於該電阻轉態層與該第一介電層之間； 一第二功能層，順應性地形成於該開口中且位於該電阻轉態層與該頂電極結構之間，其中該第一功能層與該第二功能層各自獨立為氧離子儲存層、阻障層或上述之組合。
  10. 一種電阻式隨機存取記憶體的製造方法，包括： 形成一第一介電層於一基板上；以及 形成兩個第一記憶體單元，包括： 形成兩個溝槽於該第一介電層中； 分別形成兩個彼此分離的底電極結構於該兩個溝槽中且填滿該兩個溝槽； 形成一開口於該兩個溝槽之間； 順應性地形成一電阻轉態層於該開口的表面； 形成一頂電極結構於該電阻轉態層上且填滿該開口；以及 進行一平坦化製程，以使該第一介電層的頂表面、該底電極結構的頂表面、該電阻轉態層的頂表面及該頂電極結構的頂表面實質上共平面。
  11. 如申請專利範圍第10項所述之電阻式隨機存取記憶體的製造方法，其中該溝槽具有一第一深度D1，該開口具有一第二深度D2，且該第二深度D2大於該第一深度D1。
  12. 如申請專利範圍第10項所述之電阻式隨機存取記憶體的製造方法，更包括： 形成兩個底電極接觸結構於該第一介電層中； 在形成該底電極接觸結構之後，形成該些溝槽於該些底電極接觸結構正上方，其中該些底電極接觸結構分別與該些底電極結構電性連接； 形成一第二介電層覆蓋該底電極結構、該電阻轉態層及該頂電極結構；以及 形成一頂電極接觸結構於該第二介電層中且位於該頂電極結構正上方，其中該頂電極接觸結構與該頂電極結構電性連接，且其中該頂電極接觸結構在該基板的正投影與各該底電極接觸結構在該基板的正投影不重疊。
  13. 如申請專利範圍第12項所述之電阻式隨機存取記憶體的製造方法，更包括： 在形成該電阻轉態層之後，順應性地形成一功能層於該開口中，其中該功能層為氧離子儲存層、阻障層或上述之組合； 在進行該平坦化製程之後，形成一保護層於該第一介電層上；以及 形成一導電線路於該第二介電層上且與該頂電極接觸結構電性連接。
  14. 如申請專利範圍第10項所述之電阻式隨機存取記憶體的製造方法，更包括： 在形成該電阻轉態層之前，順應性地形成一功能層於該開口中，其中該功能層為氧離子儲存層、阻障層、或上述之組合。
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