TWI724441B - 電阻式隨機存取記憶體結構及其製造方法 - Google Patents
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Abstract
本發明提供一種電阻式隨機存取記憶體結構及其製造方法。此電阻式隨機存取記憶體結構包括依序形成於基板上的底電極層、電阻轉態層及佈植控制層。電阻轉態層包括導電絲侷限區及圍繞導電絲侷限區的外圍區。此電阻式隨機存取記憶體結構包括保護層及頂電極層。保護層共形地覆蓋底電極層、電阻轉態層及佈植控制層，且具有一開口。頂電極層位於佈植控制層上，且頂電極層的一部分填入開口中。頂電極層的位置對應於導電絲侷限區的位置，且頂電極層的頂表面高於保護層的頂表面。
Description
本發明係有關於一種記憶體裝置，且特別係有關於一種電阻式隨機存取記憶體結構及其製造方法。
電阻式隨機存取記憶體(RRAM)具有結構簡單、面積小、操作電壓小、操作速度快、記憶時間長、多狀態記憶、及耗功率低等優點。因此電阻式隨機存取記憶體極有潛力取代目前的快閃式記憶體，成為下世代的非揮發性記憶體主流。
當對電阻式隨機存取記憶體結構施加形成電壓或寫入電壓時，氧離子會受到電壓驅動而離開電阻轉態層。留在電阻轉態層中的等效正價氧空缺形成導電絲(或導電路徑)，進而使電阻轉態層由高電阻狀態轉換為低電阻狀態。當施加抹除電壓時，氧離子回到電阻轉態層並與等效正價氧空缺結合。因此，上述導電絲消失，而使電阻轉態層由低電阻狀態轉換為高電阻狀態。
每次轉換到低電阻狀態時，導電絲都是隨機地形成。因此，所產生的導電絲之位置及粗細皆不相同且無法控制。換言之，難以控制每次低電阻狀態的電阻值。如此一來，將導致操作電壓的變異性很大且裝置穩定性差，並會降低最終產品的良率及可靠度。
因此，仍有需要對電阻式隨機存取記憶體及其製造方法進行改良。
本發明實施例提供一種電阻式隨機存取記憶體結構及其製造方法，可精準地控制形成導電絲的位置。因此能夠改善操作電壓的變異性及裝置穩定性，進而提升最終產品的良率及可靠度。
本發明之一實施例係揭示一種電阻式隨機存取記憶體結構，包括：底電極層，位於基板上；電阻轉態層，位於底電極層上，其中電阻轉態層包括導電絲侷限區及外圍區，外圍區圍繞導電絲侷限區；佈植控制層，位於電阻轉態層上；保護層，共形地覆蓋底電極層、電阻轉態層及佈植控制層，且保護層具有開口；以及頂電極層，位於佈植控制層上，其中頂電極層的位置對應於導電絲侷限區的位置，頂電極層的一部分填入開口中，且頂電極層的頂表面高於保護層的頂表面。
本發明之一實施例係揭示一種電阻式隨機存取記憶體結構的製造方法，包括：形成底電極層於基板上；形成電阻轉態層於底電極層上；形成佈植控制層於電阻轉態層上；形成保護層共形地覆蓋底電極層、電阻轉態層及佈植控制層，且保護層具有開口；進行離子佈植製程，以形成導電絲侷限區及外圍區於電阻轉態層中，其中外圍區圍繞導電絲侷限區；以及在形成保護層之後，形成頂電極層於佈植控制層上，其中頂電極層的位置對應於導電絲侷限區的位置，頂電極層的一部分填入開口中，且頂電極層的頂表面高於保護層的頂表面。
在本發明實施例所提供之電阻式隨機存取記憶體結構中，可將大部分的導電絲侷限在特定的位置(亦即，導電絲侷限區)。因此，能夠改善操作電壓的變異性及裝置穩定性。再者，在本發明實施例所提供之電阻式隨機存取記憶體結構的製造方法中，是將導電材料填入位於導電絲侷限區正上方的開口中，藉以形成頂電極層。因此，頂電極層的側壁不會發生底切(undercut)，可進一步改善最終產品的良率及可靠度。
為使本發明之目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
第1A圖至第1D圖為本發明一些實施例之製造電阻式隨機存取記憶體結構100的各步驟中所對應的剖面示意圖。請參照第1A圖，提供基板102。基板102的材料可包括塊材半導體基板(例如，矽基板)、化合物半導體基板(例如，IIIA-VA族半導體基板)、絕緣層上覆矽(SOI)基板等。基板102可為經摻雜或未經摻雜的半導體基板。在一些實施例中，基板102為矽基板。
接著，形成接觸插塞104於基板102中。在一些實施例中，接觸插塞104為單層結構，且包括鎢、鋁、銅、其他合適的金屬或上述之組合。在另一些實施例中，接觸插塞104為包括襯層及導電層的雙層結構。襯層可改善導電層與基板102的黏著性，且可避免金屬原子擴散進入基板102中。襯層的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭、其他合適的導電材料或上述之組合。導電層的材料可包括鎢、鋁、銅、其他合適的金屬或上述之組合。
接著，形成底電極層112於基板102上，且形成電阻轉態層114於底電極層112上。可利用物理氣相沉積製程、化學氣相沉積、原子層沉積製程或其他合適的沉積製程，以分別形成底電極層112及電阻轉態層114。
底電極層112可藉由接觸插塞104與基板中的其他元件(未繪示)電性連接。藉由對底電極層112與後續形成的頂電極層134施加電壓，可將電阻轉態層114轉換成不同的電阻狀態。底電極層112的材料可包括鈦、鉭、氮化鈦、氮化鉭、其他合適的導電材料或上述之組合。底電極層112可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在一些實施例中，底電極層112為由鈦所形成的單層結構。在另一些實施例中，底電極層112為雙層結構，其包括由氮化鈦層及形成於其上的鈦層。
電阻轉態層114的材料可包括過渡金屬氧化物，例如，三氧化二鋁(Al
2O
3)、二氧化鈦(TiO
2)、二氧化鉿(HfO
2)、二氧化鋯(ZrO
2)、二氧化鉭(TaO
2)、五氧化二鉭(Ta
2O
5)或其他合適的過渡金屬氧化物。電阻轉態層114可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在一些實施例中，電阻轉態層114為由二氧化鉿所形成的單層結構。在另一些實施例中，電阻轉態層114為雙層結構，其包括由二氧化鉿層及形成於其上的三氧化二鋁層。
接著，形成佈植控制層116於電阻轉態層114上。可利用物理氣相沉積製程、化學氣相沉積、原子層沉積製程或其他合適的沉積製程，以形成佈植控制層116。在後續的製程中，會將金屬離子佈植到電阻轉態層114中。然而，這些金屬離子容易沿著晶格的界面在電阻轉態層114中移動。因此，難以控制佈植深度。藉由形成佈植控制層116於電阻轉態層114上，進行佈植製程時，能夠良好地控制金屬離子的佈植深度。佈植控制層116的材料可為合適的氧化物或氮氧化物。在一些實施例中，佈植控制層116的材料包括二氧化矽(SiO
2)、氮氧化矽(SiON)、氮化矽(SiN)、氮氧化鈦(TiON)或上述之組合。
若佈植控制層116足夠厚，則可良好地控制金屬離子的佈植深度，因此可改善記憶體裝置的可靠度。若佈植控制層116足夠薄，則可有利於記憶體裝置的小型化。為了平衡記憶體裝置的可靠度及尺寸，可將佈植控制層116調整為合適的範圍。在一些實施例中，如第1D圖所示，佈植控制層116的厚度T2相對於電阻轉態層114的厚度T1的比率T2/T1為0.1-0.8。在另一些實施例中，佈植控制層116的厚度T2相對於電阻轉態層114的厚度T1的比率T2/T1為0.3-0.5。
請參照第1B圖，進行圖案化製程，以形成多個由底電極層112、電阻轉態層114及佈植控制層116所形成的堆疊結構111。堆疊結構111的位置對應於接觸插塞104的位置。在本實施例中，每一個堆疊結構111位於一個接觸插塞104的正上方。
接著，形成保護層120共形地覆蓋這些堆疊結構111。可利用物理氣相沉積製程、化學氣相沉積、原子層沉積製程或其他合適的沉積製程，以形成保護層120。保護層120可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在一些實施例中，保護層120為由氫氣阻障層及形成於氫氣阻障層上的間隔層所形成的雙層結構。在這樣的實施例中，氫氣阻障層可避免氫氣進入基板102中，因而可避免電阻式隨機存取記憶體結構的劣化或失效。氫氣阻障層的材料可為金屬氧化物(例如，三氧化二鋁)、金屬氮化物、金屬氮氮化物或上述之組合。間隔層可減少或避免堆疊結構111在後續製程中受到損傷。間隔層的材料可為氮化物或氮氧化物。在另一些實施例中，保護層120的功能及材料可與間隔層的功能及材料相同或相似。在一些實施例中，保護層120的材料包括三氧化二鋁、氮化鋁(AlN)、氮氧化矽、氮化矽或上述之組合，且保護層120的材料不同於佈植控制層116的材料。在本實施例中，保護層142為由三氧化二鋁所形成的單層結構。
若保護層120足夠厚，則可有效減少或避免損傷，因此可改善記憶體裝置的良率。若保護層120足夠薄，則可有利於記憶體裝置的小型化。為了平衡記憶體裝置的良率及尺寸，可將保護層120的厚度調整為合適的範圍。當保護層120為多層結構時，所謂「保護層120的厚度」，是指形成保護層120的所有材料層的合計厚度。在一些實施例中，保護層120的厚度為2-40 nm。
請參照第1C圖，形成層間介電層122於保護層120上。層間介電層122覆蓋保護層120及堆疊結構111，且填滿相鄰堆疊結構111之間的空隙。接著，進行平坦化製程(例如，化學機械研磨製程)，使層間介電層122具有平坦的頂表面。在一些實施例中，層間介電層122的材料為氧化物，且藉由化學氣相沉積法形成。
接著，使用圖案化罩幕(未繪示)進行蝕刻製程，以移除一部分的層間介電層122及保護層120，從而形成多個開口125於層間介電層122及保護層120中。換言之，位於層間介電層122中的開口與位於保護層120中的開口相連，而形成開口125。蝕刻製程可為乾式蝕刻或其他合適的非等向性蝕刻製程。開口125的位置對應於堆疊結構111的位置。在本實施例中，每一個開口125位於一個堆疊結構111的正上方。在本實施例中，開口125暴露出佈植控制層116。佈植控制層116在對應開口125處的厚度減縮。
接著，使用金屬離子作為摻質進行離子佈植製程150，以形成導電絲侷限區114a及外圍區114b於電阻轉態層114中，且外圍區114b圍繞導電絲侷限區114a。開口125暴露出佈植控制層116，因此導電絲侷限區114a的位置對應於開口125的位置。
藉由進行離子佈植製程150，能夠使電阻轉態層114的特定區域(即導電絲侷限區114a)產生缺陷，因而提升此區域中的氧離子之移動性。因此，當轉換到低電阻狀態時，相較於外圍區114b，導電絲較容易形成於導電絲侷限區114a。再者，由於離子佈植製程150是使用金屬離子作為摻質，能夠增加電阻轉態層114的特定區域(即導電絲侷限區114a)之導電度。換言之，當施加電壓時，導電絲侷限區114a的電流密度高於外圍區114b的電流密度。因此，當轉換到低電阻狀態時，相較於外圍區114b，導電絲較容易形成於導電絲侷限區114a。如此一來，能夠使大多數的導電絲形成於導電絲侷限區114a中。換言之，可改善操作電壓的變異性與穩定性，並且大幅提升最終產品的良率及可靠度。
離子佈植製程150所使用的摻質可包括鋁離子、鋯離子、鈦離子、鋅離子、銀離子、錳離子、鉬離子、鉭離子或上述之組合。可藉由調整離子佈植製程150的製程參數，以使摻質集中於導電絲侷限區114a。藉由調整佈植角度，可以更加精準地控制佈植的深度，也可避免在離子佈植中發生通道效應(channeling effect)。在一些實施例中，離子佈植製程150的佈植能量為0.05-20 keV，摻質的佈植劑量為10
11-10
15ion/cm
2，且佈植角度為0-20度。
若摻質的佈植深度足夠深，則有助於形成導電絲侷限區114a，因此可改善記憶體裝置的良率及可靠度。若摻質的佈植深度足夠淺，則可避免摻質發生不期望的擴散。為了良好地控制導電絲侷限區114a的位置及尺寸，可將摻質的佈植深度調整為合適的範圍。在一些實施例中，如第1D圖所示，摻質的佈植深度T3相對於電阻轉態層114的厚度T1的比率T3/T1為0.1-0.8。在另一些實施例中，摻質的佈植深度T3相對於電阻轉態層114的厚度T1的比率T3/T1為0.3-0.5。
在一些實施例中，在進行離子佈植製程150之後，可視需要進行退火製程，以適度增加導電絲侷限區114a的寬度與深度。藉由佈植後的退火製程，可以控制導電絲之形狀，進而更良好地控制電阻狀態的轉換。在退火製程之後，導電絲侷限區114a中的摻質濃度是呈現由上而下的梯度分佈(gradient distribution)。換言之，在接近佈植控制層116的深度位置摻質濃度最高，且摻質濃度隨著接近底電極層112而逐漸降低。然而，在退火製程中，部分的摻質會擴散進入外圍區114b。為了充分發揮導電絲侷限區114a的功能，可將導電絲侷限區114a的摻質濃度相對於外圍區114b的摻質濃度之比率調整為合適的範圍。在一些實施例中，在進行退火製程之後，位於導電絲侷限區114a的摻質具有第一濃度C1，位於外圍區114b的摻質具有第二濃度C2，且第一濃度C1相對於第二濃度C2的比率C1/C2為5-100。
請參照第1D圖，在本實施例中，共形地形成導電襯層132於開口125中。接著，填入第一導電材料於開口125中，以形成頂電極層134於佈植控制層116上。接著，填入第二導電材料於開口125中，以形成接觸插塞136於頂電極層134上。頂電極層134的位置對應於導電絲侷限區114a的位置。在本實施例中，每一個頂電極層134位於一個導電絲侷限區114a的正上方。在本實施例中，並未對頂電極層134的側壁進行蝕刻製程。因此，頂電極層的側壁不會發生底切，可進一步改善最終產品的良率及可靠度。
導電襯層132可避免第二導電材料擴散進入層間介電層122中。導電襯層132的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭、其他合適的導電材料或上述之組合。用以形成頂電極層134的第一導電材料可包括鈦、鉭、氮化鈦、氮化鉭、其他合適的導電材料或上述之組合。接觸插塞136可使頂電極層134電性連接到其他元件。用以形成接觸插塞136的第二導電材料可包括鎢、鋁、銅、其他合適的金屬或上述之組合。在一些實施例中，導電襯層132、頂電極層134與接觸插塞136的材料彼此互不相同。在另一些實施例中，可不形成導電襯層132，直接形成頂電極層134及接觸插塞136於開口125中。
接著，進行平坦化製程(例如，化學機械研磨)，以移除層間介電層122上多餘的導電襯層132、第一導電材料及第二導電材料。之後，可進行其他習知的製程，以完成電阻式隨機存取記憶體結構100，在此不再詳述。
在一些實施例中，提供一種電阻式隨機存取記憶體結構100。請參照第1D圖，電阻式隨機存取記憶體結構100包括依序形成於基板102上的底電極層112、電阻轉態層114及佈植控制層116。電阻轉態層114包括導電絲侷限區114a及外圍區114b，且外圍區114b圍繞導電絲侷限區114a。電阻式隨機存取記憶體結構100亦包括保護層120共形地覆蓋底電極層114、電阻轉態層114及佈植控制層116。保護層120在對應於導電絲侷限區114a的位置具有開口。電阻式隨機存取記憶體結構100亦包括頂電極層134，位於佈植控制層116上。頂電極層134的位置對應於導電絲侷限區114a的位置。頂電極層134的一部分填入保護層120的開口中，且頂電極層的頂表面134高於保護層120的頂表面。
在本實施例中，電阻轉態層114包括摻質濃度較高的導電絲侷限區114a，且導電絲侷限區114a的位置位於頂電極層134的正下方。當轉換到低電阻狀態時，能夠使大多數的導電絲形成於導電絲侷限區114a中。因此，可改善操作電壓的變異性與裝置穩定性，並且大幅提升最終產品的良率及可靠度。
第2A圖至第2D圖為本發明另一些實施例之製造電阻式隨機存取記憶體結構200的各步驟中所對應的剖面示意圖。在第2A圖至第2D圖中，相同於第1A圖至第1D圖所繪示的元件使用相同的標號表示。為了簡化說明，關於相同於第1A圖至第1D圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第2A圖，在基板102上依序形成底電極層112、電阻轉態層114及佈植控制層116。之後，形成圖案化光阻層218於佈植控制層116上。圖案化光阻層218具有多個第一開口215。第一開口215的位置對應於接觸插塞104的位置。
接著，使用金屬離子進行離子佈植製程150，以形成導電絲侷限區114a及外圍區114b於電阻轉態層114中。由於第一開口215暴露出佈植控制層116，因此導電絲侷限區114a的位置對應於第一開口215的位置。在一些實施例中，在進行離子佈植製程150之後，可視需要進行退火製程，以適度增加導電絲侷限區114a的寬度與深度。
進行圖案化製程，形成多個由底電極層112、電阻轉態層114及佈植控制層116所形成的堆疊結構111，如第2B圖所示。堆疊結構111的位置對應於接觸插塞104的位置。接著，形成保護層120共形地覆蓋底電極層112、電阻轉態層114及佈植控制層116。
請參照第2C圖，形成層間介電層122於保護層120上。層間介電層122覆蓋保護層120及堆疊結構111，且填滿相鄰堆疊結構111之間的空隙。接著，進行平坦化製程，使層間介電層122具有平坦的頂表面。接著，使用圖案化罩幕(未繪示)進行蝕刻製程，以形成多個第二開口225於層間介電層122及保護層120中。換言之，位於層間介電層122中的開口與位於保護層120中的開口相連，而形成第二開口225。第二開口225的位置對應於導電絲侷限區114a的位置。在本實施例中，蝕刻深度超過保護層120，因而使第二開口225暴露出佈植控制層116。在形成第2C圖所繪示的結構之後，可繼續進行第1D圖所述的製程步驟，以完成第2D圖所繪示的電阻式隨機存取記憶體結構200。
第3圖為本發明另一些實施例之電阻式隨機存取記憶體結構300的剖面示意圖。第3圖所繪示的電阻式隨機存取記憶體結構300與第2D圖所繪示的電阻式隨機存取記憶體結構200相似，差異在於第3圖的導電襯層132直接接觸電阻轉態層114。為了簡化說明，關於相同於第2圖所繪示的元件及其形成製程步驟，在此不再詳述。
可藉由類似於第2A圖至第2D圖的製程步驟形成第3圖所繪示的電阻式隨機存取記憶體結構300。在本實施例中，當進行第2C圖的蝕刻製程時，可控制蝕刻深度，使第二開口225的深度大於或等於佈植控制層116的深度。除此之外，其餘製程步驟皆與第2A圖至第2D圖的製程步驟相同。
在本實施例中，第二開口225暴露出電阻轉態層114。因此，導電襯層132直接接觸電阻轉態層114。導電襯層132的導電度比佈植控制層116的導電度更佳。因此，使導電襯層132直接接觸電阻轉態層114，能夠降低操作電壓，並且進一步改善電阻式隨機存取記憶體的效能。
第1A圖至第1D圖所繪示的製程步驟與第2A圖至第2D圖所繪示的製程步驟，皆可製造相同的電阻式隨機存取記憶體結構(即，第1D圖所繪示的電阻式隨機存取記憶體結構100或第2D圖所繪示的電阻式隨機存取記憶體結構200)。
第1A圖至第1D圖所繪示的製程步驟不需使用圖案化光阻層218，因此，可簡化製程，並且降低生產成本及生產時間。再者，位於層間介電層及保護層120中的開口125可同時定義頂電極層134的位置與導電絲侷限區114a的位置。因此，頂電極層134能夠自對準地形成於導電絲侷限區114a的正上方，並且可使電場精準地集中於導電絲侷限區114a的位置。如此一來，能夠大幅改善電阻式隨機存取記憶體的效能及良率。
另一方面，藉由調整第二開口225的深度，第2A圖至第2D圖所繪示的製程步驟可製造第2D圖所繪示的電阻式隨機存取記憶體結構200或第3圖所繪示的電阻式隨機存取記憶體結構300。因此，製程的靈活性高，並且能夠進一步改善電阻式隨機存取記憶體的效能。
在本發明實施例所提供之電阻式隨機存取記憶體結構中，電阻轉態層包括位於頂電極層正下方的導電絲侷限區。因此，可大幅提升最終產品的良率及可靠度。在本發明實施例所提供之電阻式隨機存取記憶體結構的製造方法中，並未對頂電極層的側壁進行蝕刻製程。因此，頂電極層的側壁不會發生底切，可進一步改善最終產品的良率及可靠度。再者，本發明實施例所提供之電阻式隨機存取記憶體結構的製造方法可視需要而調整。因此，製程的靈活性高。此外，本發明實施例所提供之電阻式隨機存取記憶體結構的製造方法可輕易地整合至現有的製程中。因此，能夠在不影響製程的複雜度、生產成本及生產時間的前提下，大幅改善最終產品的效能、良率及可靠度。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300 ~ 電阻式隨機存取記憶體結構 102 ~ 基板 104 ~ 接觸插塞 111 ~ 堆疊結構 112 ~ 底電極層 114 ~ 電阻轉態層 114a ~ 導電絲侷限區 114b ~ 外圍區 116 ~ 佈植控制層 120 ~ 保護層 122 ~ 層間介電層 125 ~ 開口 132 ~ 導電襯層 134 ~ 頂電極層 136 ~ 接觸插塞 150 ~ 離子佈植製程 215、225 ~ 開口 218 ~ 圖案化光阻層 T1、T2、T3 ~ 厚度
第1A圖至第1D圖為本發明一些實施例之製造電阻式隨機存取記憶體結構的各步驟中所對應的剖面示意圖。 第2A圖至第2D圖為本發明另一些實施例之製造電阻式隨機存取記憶體結構的各步驟中所對應的剖面示意圖。 第3圖為本發明另一些實施例之電阻式隨機存取記憶體結構的剖面示意圖。
100 ~ 電阻式隨機存取記憶體結構 102 ~ 基板 104 ~ 接觸插塞 112 ~ 底電極層 114 ~ 電阻轉態層 114a ~ 導電絲侷限區 114b ~ 外圍區 116 ~ 佈植控制層 120 ~ 保護層 122 ~ 層間介電層 132 ~ 導電襯層 134 ~ 頂電極層 136 ~ 接觸插塞 T1、T2、T3 ~ 厚度
Claims (13)
- 一種電阻式隨機存取記憶體結構，包括： 一底電極層，位於一基板上； 一電阻轉態層，位於該底電極層上，其中該電阻轉態層包括一導電絲侷限區及一外圍區，該外圍區圍繞該導電絲侷限區； 一佈植控制層，位於該電阻轉態層上； 一保護層，共形地覆蓋該底電極層、該電阻轉態層及該佈植控制層，且該保護層具有一開口；以及 一頂電極層，位於該佈植控制層上，其中該頂電極層的位置對應於該導電絲侷限區的位置，該頂電極層的一部分填入該開口中，且該頂電極層的頂表面高於該保護層的頂表面。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該電阻轉態層包括一摻質，且該摻質包括鋁離子、鋯離子、鈦離子、鋅離子、銀離子、錳離子、鉬離子、鉭離子或上述之組合。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體結構，其中位於該導電絲侷限區的該摻質具有一第一濃度C1，位於該外圍區的該摻質具有一第二濃度C2，且該第一濃度C1相對於該第二濃度C2的比率C1/C2為5-100。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該佈植控制層的材料包括二氧化矽、氮氧化矽、氮化矽、氮氧化鈦或上述之組合。
- 如申請專利範圍第4項所述之電阻式隨機存取記憶體結構，其中該保護層的材料包括三氧化二鋁、氮化鋁、氮氧化矽、氮化矽、二氧化鈦、二氧化鉭、五氧化二鉭、二氧化鋯或上述之組合，且該保護層的材料不同於該佈植控制層的材料。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該佈植控制層具有一厚度T2，該電阻轉態層具有一厚度T1，且該厚度T2相對於該厚度T1的比率T2/T1為0.1-0.8。
- 一種電阻式隨機存取記憶體結構的製造方法，包括： 形成一底電極層於一基板上； 形成一電阻轉態層於該底電極層上； 形成一佈植控制層於該電阻轉態層上； 形成一保護層共形地覆蓋該底電極層、該電阻轉態層及該佈植控制層，且該保護層具有一開口； 進行一離子佈植製程，以形成一導電絲侷限區及一外圍區於該電阻轉態層中，其中該外圍區圍繞該導電絲侷限區；以及 在形成該保護層之後，形成一頂電極層於該佈植控制層上，其中該頂電極層的位置對應於該導電絲侷限區的位置，該頂電極層的一部分填入該開口中，且該頂電極層的頂表面高於該保護層的頂表面。
- 如申請專利範圍第7項所述之電阻式隨機存取記憶體結構的製造方法，其中形成該導電絲侷限區及該外圍區包括： 形成一層間介電層於該保護層上； 形成一第二開口於該層間介電層中，其中該第二開口與該保護層的該開口相連，且該第二開口暴露出該佈植控制層；以及 進行該離子佈植製程，以形成該導電絲侷限區及該外圍區於該電阻轉態層中，其中該導電絲侷限區的位置對應於該開口的位置。
- 如申請專利範圍第7項所述之電阻式隨機存取記憶體結構的製造方法，其中形成該導電絲侷限區及該外圍區包括： 形成一圖案化光阻層於該佈植控制層上，其中該圖案化光阻層具有一第一開口，且該第一開口暴露出該佈植控制層；以及 進行該離子佈植製程，以形成該導電絲侷限區及該外圍區於該電阻轉態層中，其中該導電絲侷限區的位置對應於該第一開口的位置。
- 如申請專利範圍第9項所述之電阻式隨機存取記憶體結構的製造方法，更包括： 在形成該導電絲侷限區及該外圍區之後，形成一層間介電層於該保護層上； 形成一第二開口於該層間介電層中，其中該第二開口與該保護層的該開口相連，且該第二開口暴露出該佈植控制層或該電阻轉態層，且該第二開口的位置對應於該第一開口的位置；以及 填入一導電材料於該開口與該第二開口中，以形成該頂電極層。
- 如申請專利範圍第7項所述之電阻式隨機存取記憶體結構的製造方法，其中該離子佈植製程將一摻質佈植於該電阻轉態層中，且該摻質包括鋁離子、鋯離子、鈦離子、鋅離子、銀離子、錳離子、鉬離子、鉭離子或上述之組合。
- 如申請專利範圍第11項所述之電阻式隨機存取記憶體結構的製造方法，其中該離子佈植製程的佈植能量為0.05-20 keV，且該摻質的佈植劑量為10 11-10 15ion/cm 2。
- 如申請專利範圍第7項所述之電阻式隨機存取記憶體結構的製造方法，更包括： 在進行該離子佈植製程之後，進行一退火製程；以及 在進行該退火製程之後，位於該導電絲侷限區的該摻質具有一第一濃度C1，位於該外圍區的該摻質具有一第二濃度C2，且該第一濃度C1相對於該第二濃度C2的比率C1/C2為5-100。
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