TWI543419B - 電阻式非揮發性記憶體裝置及其製造方法 - Google Patents
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Description
本發明係關於一種電阻式非揮發性記憶體裝置及其製造方法，特別係關於一種具高可靠度的電阻式非揮發性記憶體裝置及其製造方法。
電阻式非揮發性記憶體(RRAM)因具有功率消耗低、操作電壓低、寫入抹除時間短、耐久度長、記憶時間長、非破壞性讀取、多狀態記憶、元件製程簡單及可微縮性等優點，所以成為新興非揮發性記憶體的主流。習知的電阻式非揮發性記憶體的基本結構為底電極、電阻轉態層及頂電極構成的一金屬-絕緣體-金屬(metal-insulator-metal,MIM)疊層結構，且電阻式非揮發性記憶體的電阻轉換(resistive switching，RS)阻值特性為元件的重要特性。
本發明提供一種電阻式非揮發性記憶體裝置及其製造方法，以提升電阻式非揮發性記憶體裝置的可靠度。
本發明之一實施例係提供一種電阻式非揮發性記憶體裝置。上述電阻式非揮發性記憶體裝置包括一第一電極，其中上述第一電極中具有一摻質；一第二電極，設置於上述第
一電極上；一電阻轉態層，設置於上述第一電極和上述第二電極之間。
本發明之另一實施例係提供一種電阻式非揮發性記憶體裝置。上述電阻式非揮發性記憶體裝置包括一第一電極，其中上述第一電極為一疊層結構，包括一第一金屬氮化物層，具有一第一厚度；一金屬氧化物層，具有一第二厚度，且位於上述金屬氮化物層上；一第二電極，設置於上述第一電極上，其中上述第一厚度和上述第二厚度皆小於上述第二電極的一厚度；一電阻轉態層，設置於上述第一電極和上述第二電極之間。
本發明之又一實施例係提供一種電阻式非揮發性記憶體裝置的製造方法。上述電阻式非揮發性記憶體裝置的製造方法包括提供一半導體基板；於上述基板上形成一第一電極；於上述第一電極中摻雜一摻質；於上述第一電極上形成一電阻轉態層；於上述電阻轉態層上形成一第二電極。
500a、500b、500c‧‧‧電阻式非揮發性記憶體裝置
250a、250b、250c‧‧‧金屬-絕緣體-金屬疊層
200‧‧‧半導體基板
202‧‧‧電路
204、218‧‧‧層間介電層
205、217‧‧‧頂面
206‧‧‧第一電極接觸插塞
216‧‧‧第二電極接觸插塞
208a~208c‧‧‧第一電極
210‧‧‧電阻轉態層
212‧‧‧第二電極
208b1‧‧‧金屬氮化物層
208b2‧‧‧金屬氧化物層
208b3‧‧‧金屬氮化物層
208c3‧‧‧金屬氮化物層
210a‧‧‧電阻轉態材料層
212a‧‧‧第二電極材料層
208b1、208b3、208c3‧‧‧金屬氮化物層
208b2‧‧‧金屬氧化物層
209‧‧‧界面
214‧‧‧阻障襯墊層
220‧‧‧摻質
222、238、240、242、244‧‧‧濺鍍製程
233、246‧‧‧離子植入製程
224‧‧‧濺鍍靶材
224a‧‧‧金屬材料
224b‧‧‧摻質
230‧‧‧硬罩幕圖案
226‧‧‧濺鍍機台腔體
228‧‧‧載台
234、234’‧‧‧氣體
308a‧‧‧第一電極材料層
308b1、308b3、308c3‧‧‧金屬氮化物材料層
308b2‧‧‧金屬氮化物材料層
A1、A2、T1、T2、T3‧‧‧厚度
第1圖顯示本發明之一實施例之電阻式非揮發性記憶體裝置之剖面示意圖。
第2圖顯示本發明之另一實施例之電阻式非揮發性記憶體裝置之剖面示意圖。
第3圖顯示本發明之又一實施例之電阻式非揮發性記憶體裝置之剖面示意圖。
第4A、4B、5圖顯示本發明之一些實施例之電阻式非揮發
性記憶體裝置之中間製程步驟的剖面示意圖。
第6、7、8A~8C、9A、9B圖顯示本發明之一些其他實施例之電阻式非揮發性記憶體裝置之中間製程步驟的剖面示意圖。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
本發明實施例係提供一種非揮發性記憶體及其製造方法，例如為一電阻式非揮發性記憶體(RRAM)裝置，以改善習知電阻式非揮發性記憶體會因為底電極和電阻轉態層之間的界面平坦度不佳而造成的電阻轉換特性變異量大的問題。上述問題有可能是由於底電極在經過具有熱處理(thermal treatment)的後段製程(backend on line(BEOL))後再結晶的晶粒尺寸不均勻而造成。本發明實施例的電阻式非揮發性記憶體(RRAM)裝置中，於形成底電極期間或形成底電極後在底電極中摻入摻質。或者，形成具有疊層結構的底電極，其具有至少一層金屬氮化物層和一層金屬氧化物層，且降低與電阻轉態層接觸之金屬氮化物層的等效厚度。在經過具有熱處理的後段製程(BEOL)後，具結晶態的底電極會具有較小且較均勻的晶粒尺寸，且可提升底電極與電阻轉態層之間的界面平坦度。
第1圖顯示電阻式非揮發性記憶體(RRAM)裝置500a之剖面示意圖。如第1圖所示，RRAM裝置500a可設置於例如矽基板之一半導體基板200上，並可連接至設置於半導體基板200上的一電路202。也可於上述半導體基板200上設置其他多種分離之電子元件，上述電子元件可為包括電晶體、二極體、電容、電感、以及其他主動或非主動半導體元件。RRAM裝置500a的主要元件包括一第一電極接觸插塞206、一第一電極208a、一電阻轉態層210、一第二電極212和一第二電極接觸插塞216。上述第一電極208a、電阻轉態層210和第二電極212係一起構成一金屬-絕緣體-金屬(MIM)疊層250a。
如第1圖所示，第一電極接觸插塞206係設置於上述半導體基板200上，且電性連接至設置於半導體基板200上的電路202。第一電極接觸插塞206係穿過設置於上述半導體基板200上的層間介電層204。在本發明一些實施例中，電路202係用以對RRAM裝置500a施加操作電壓。電路202可為包括電晶體、二極體、電容、電阻等電子元件組合的電路。第一電極接觸插塞206的材質可包括鎢(W)。
如第1圖所示，第一電極208a係設置於上述第一電極接觸插塞206上，且接觸上述第一電極接觸插塞206。上述第一電極208a可視為一底電極208a。因此，上述第一電極接觸插塞206可視為一底電極接觸插塞206。如第1圖所示，第一電極208中具有摻質220。在本發明一些實施例中，第一電極208a的材質可包括氮化鈦。在本發明一些其他實施例中，第一電極208a的材質可包括鉭、鈦或上述組合。可利用電子束真空蒸鍍
或濺鍍法形成第一電極208a。也可於形成第一電極208a期間，於層間介電層204上形成多個導電層。在本發明一些實施例中，摻質220的材質可包括碳、硼或上述組合。可將形成第一電極的金屬材料和摻質220共同製成一濺鍍靶材，利用共鍍製程(co-sputtering process)，於濺鍍沉積第一電極材料層的期間將摻質220濺鍍摻入第一電極208a中。在本發明一些其他實施例中，在形成第一電極208a之後，可利用離子植入製程，將摻質220摻入第一電極208a中。
如第1圖所示，第二電極212係設置於上述第一電極208a上方。上述第二電極212可視為一頂電極212。上述第二電極212的材質和形成方式可相同或相似於第一電極208a的材質和形成方式。在本發明一些實施例中，第二電極212中可不具有摻質。在本發明一些其他實施例中，第二電極212中也可具有與摻質220相同或相似的摻質。具有摻質的第二電極212的形成方式可相同或相似於具有摻質220的第一電極208a的形成方式。
如第1圖所示，第一電極208a具有一厚度A1、第二電極212具有一厚度A2。在本發明一些實施例中，第一電極208a的厚度A1可設計相同或小於第二電極212的厚度A2。
如第1圖所示，電阻轉態層210係設置於上述具有摻質220的第一電極208a上，且位於上述第一電極208a和第二電極212之間。電阻轉態層210接觸上述具有摻質220的第一電極208a和第二電極212。電阻轉態層210的材質可包括二氧化鉿、氧化鋁、鉻摻雜的鈦酸鍶、鉻摻雜的鋯酸鍶、二氧化鋯薄
膜或其中兩種或兩種以上材質的結合。可利用原子層沉積法(ALD)形成電阻轉態層210。
如第1圖所示，第二電極接觸插塞216係設置於上述第二電極212上方，穿過設置於上述層間介電層218及順應性於上述金屬-絕緣體-金屬疊層250a上形成的一阻障襯墊層214，且接觸上述第二電極212。第一電極接觸插塞206係穿過設置於上述層間介電層204，且接觸上述第一電極208a。上述第二電極接觸插塞216可視為一頂電極接觸插塞216。上述第一電極接觸插塞206和第二電極接觸插塞216可具有相同或相似的材質和形成方式。
第2圖顯示RRAM裝置500b之剖面示意圖。RRAM裝置500b與RRAM裝置500a的不同處為，RRAM裝置500b的第一電極208b為一疊層結構，其可包括一金屬氮化物層208b1、一金屬氧化物層208b2和一金屬氮化物層208b3。如第2圖所示，金屬氧化物層208b2係設置於金屬氮化物層208b1、208b3之間，以使第一電極208b的金屬氮化物層208b3接觸電阻轉態層210，且使金屬氮化物層208b1接觸第一電極接觸插塞206。在本發明一些實施例中，金屬氮化物層208b1、208b3的材質可包括氮化鈦，而金屬氧化物層208b2的材質可包括氧化鈦。如第2圖所示，金屬氮化物層208b1具有一厚度T1、金屬氧化物層208b2具有一厚度T2，且金屬氮化物層208b3具有一厚度T3。在本發明一些實施例中，厚度T1~T3可設計皆小於第二電極212的厚度A2。金屬氮化物層208b1、208b3及金屬氧化物層208b2的總厚度A1可設計相同或小於第二電極212的厚度A2。在本發
明一些其他實施例中，第一電極208b的金屬氮化物層和金屬氧化物層的層數並無限制，只需使電阻轉態層210及第一電極接觸插塞206皆與金屬氮化物層接觸，並使每一層金屬氮化物層的厚度皆小於第二電極212的厚度A2即可。
第3圖顯示RRAM裝置500c之剖面示意圖。RRAM裝置500c與RRAM裝置500b的不同處為，RRAM裝置500c的第一電極208b之與電阻轉態層210接觸的金屬氮化物層208c3中具有摻質220。在本發明一些實施例中，金屬氮化物層208c3的材質可包括氮化鈦。在本發明一些其他實施例中，金屬氮化物層208b1中也可具有與摻質220相同或相似的摻質。如第3圖所示，與電阻轉態層210接觸且具有摻質220之金屬氮化物層208c3的厚度T3可設計小於第二電極212的厚度A2。金屬氮化物層208b1、具有摻質220的金屬氮化物層208c3及金屬氧化物層208b2的總厚度A1可設計相同於或小於第二電極212的厚度A2。
接著，將利用第1、4A、4B~5圖進一步說明RRAM裝置500a之製造方法，其中第4A、4B~5圖顯示電阻式非揮發性記憶體裝置之中間製程步驟的剖面示意圖。首先，提供如第1圖所示的一半導體基板200，並對其進行RCA(Radio Corporation of America)清洗製程。之後，可利用沉積及圖案化製程，於半導體基板200上形成如第1圖所示的一電路202。然後，可利用化學氣相沉積法或電漿增強型化學氣相沉積法，全面性沉積如第1圖所示的一層間介電層204。然後，可利用例如包括微影法和非等向性蝕刻法之一圖案化製程，於層間介電層
204中形成一開口，定義出第一(底)電極接觸插塞206的形成位置。並且，部分電路202會從上述開口中暴露出來。接著，可利用濺鍍法，於開口側壁沉積例如鈦及氮化鈦之阻障層，再於開口中填入例如鎢的導電材料，再進行例如化學機械研磨法之平坦化製程，以移除層間介電層204的頂面205上方多餘的導電材料，以於開口中形成如第1圖所示的第一(底)電極接觸插塞206。
接著利用第4A圖說明具有摻質220之第一電極材料層308a的一種形成方式。如第4A圖所示，將包括半導體基板200、電路202、層間介電層204和第一電極接觸插塞206之上述結構置入一濺鍍機台腔體226中的一載台228上。在本發明一些實施例中，濺鍍機台腔體226還包括有一濺鍍靶材224以及一氣體源232。濺鍍靶材224可由一金屬材料224a和摻質224b構成。在本發明一些實施例中，金屬材料224a可包括鈦，而摻質224b可包括碳、硼或上述組合。如第4A圖所示，氣體源232係用以在製程期間提供一氣體234。在形成第一電極材料層308a的期間，氣體234可包括氮氣。然後，可利用進行一濺鍍製程222，於層間介電層204上形成一第一電極材料層308a。由於濺鍍靶材224是由金屬材料224a和摻質224b共同製成，所以在進行濺鍍製程222期間，金屬材料224a和摻質224b會一起共鍍沉積於層間介電層204上，因而會形成具有摻質220之第一電極材料層308a。因此，如第4A圖所示的濺鍍製程222可稱為一共鍍製程(co-sputtering process)222。
第4B圖係說明具有摻質220之第一電極材料層
308a的另一種形成方式。在形成如第1圖所示的第一電極接觸插塞206之後，如第4B圖所示，可利用電子束真空蒸鍍或濺鍍法等沉積製程，於層間介電層204上形成第一電極材料層308a。接著進行一離子植入製程233，將摻質220摻入第一電極材料層308a中。在本發明一些實施例中，如第4A、4B圖所示之摻質220之第一電極材料層308a可為非結晶態(amorphous phase)。
之後，如第5圖所示，可利用原子層沉積法(ALD)之沉積方式，於第一電極材料層308a上成長一電阻轉態材料層210a。電阻轉態材料層210a係接觸具有摻質220之第一電極材料層308a。
接著，請再參考第5圖，可利用電子束真空蒸鍍或濺鍍法等沉積方式，於上述電阻轉態材料層210a上形成一第二電極材料層212a。在本發明一些其他實施例中，也可使用如第4A圖所示之共鍍製程222或第4B圖所示的沉積製程及後續的離子植入製程233來形成具有摻質的第二電極材料層212a。在本發明一些實施例中，如第5圖所示之具有摻質220之第二電極材料層212a可為非結晶態(amorphous phase)。
請繼續參照第5圖，接著，可進行一微影與蝕刻製程，於上述第二電極材料層212a上形成一硬罩幕(hard mask)圖案230。
之後，利用硬罩幕圖案230做為一遮罩，進行一蝕刻製程，移除未被硬罩幕圖案230覆蓋的上述第二電極材料層212a、電阻轉態材料層210a和第一電極材料層308a，以形成第
1圖所示由第二電極212、電阻轉態層210和第一電極208a共同構成的金屬-絕緣體-金屬疊層250a。
之後，請再參考第1圖，可利用原子層沉積法、化學氣相沉積法之薄膜沉積方式，於上述金屬-絕緣體-金屬疊層250a上順應性形成一阻障襯墊層214。在本發明一些實施例中，阻障襯墊層214係延伸至未被金屬-絕緣體-金屬疊層250a覆蓋的上述層間介電層204的頂面205上，阻障襯墊層214的材質可包括氮化矽。
之後，請再參考第1圖，可再利用化學氣相沉積法或電漿增強型化學氣相沉積法，全面性沉積一層間介電層218，層間介電層218係覆蓋上述阻障襯墊層214。然後，可利用例如包括微影法和非等向性蝕刻法之一圖案化製程，於層間介電層218及阻障襯墊層214中形成一開口，定義出第二電極接觸插塞216的形成位置，且使部分第二電極212從上述開口暴露出來。接著，可利用濺鍍法，於開口側壁沉積例如鈦及氮化鈦之阻障層，再於開口中填入例如鎢的導電材料，再進行例如化學機械研磨法之平坦化製程，以移除層間介電層218的頂面217上方多餘的導電材料，以於開口中形成第二電極接觸插塞216。然後，可進行具有熱處理(thermal treatment)的後段製程(backend on line(BEOL))，以形成連接至第二電極接觸插塞216或連接至其他電路的內連線結構。經過上述製程之後，係完成RRAM裝置500a。經過後段製程之後，非結晶態的第一電極208a和第二電極212會因為熱處理的溫度效應結晶成為具結晶態的第一電極208a和第二電極212。並且，具結晶態的的第一電極
208a會因為摻質220存在而具有較小且較均勻的晶粒尺寸，且可提升第一電極(底電極)208a與電阻轉態層210之間的界面209的平坦度。
另外，將利用第2、6~8A、9A圖進一步說明RRAM裝置500b之一製造方法。第6~8A、9A圖顯示第2圖所示之RRAM裝置500b之中間製程步驟的剖面示意圖。上述圖式中的各元件如有與第1、4A、4B~5圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。
如第6圖所示，將包括半導體基板200、電路202、層間介電層204和第一電極接觸插塞206之上述結構置入一濺鍍機台腔體226中的一載台228上。在本發明一些實施例中，濺鍍機台腔體226還包括有一濺鍍靶材236以及一氣體源232。濺鍍靶材236可由一金屬材料構成。在本發明一些實施例中，金屬材料可包括鈦。如第6圖所示，氣體源232係用以在製程期間提供一氣體234。在形成金屬氮化物材料層308b1的期間，氣體234可包括氮氣。然後，可利用進行一濺鍍製程238，於層間介電層204上形成一金屬氮化物材料層308b1。在本發明一些其他實施例中，可利用電子束真空蒸鍍法等沉積方式，形成金屬氮化物材料層308b1。
接著，請再參考第7圖，可利用氣體源232於濺鍍機台腔體226中通入一氣體234’，並以相同濺鍍靶材236進行一濺鍍製程240，以於金屬氮化物材料層308b1上形成一金屬氧化物材料層308b2。在本發明一些實施例中，氣體234’不同於氣體234(第6圖)，氣體234’可包括氧氣。
接著，請參考第8A圖，可利用氣體源232於濺鍍機台腔體226中再通入氣體234，並以相同濺鍍靶材236進行一濺鍍製程242，以於金屬氧化物材料層308b2上形成一金屬氮化物材料層308b3。在本發明一些實施例中，金屬氮化物材料層308b1、金屬氧化物材料層308b2和金屬氮化物材料層308b3可於同一機台腔體226中連續形成，且皆可為非結晶態(amorphous phase)。
之後，如第9A圖所示，可利用原子層沉積法(ALD)之沉積方式，於金屬氮化物材料層308b1、金屬氧化物材料層308b2和金屬氮化物材料層308b3構成的一疊層結構上成長一電阻轉態材料層210a。電阻轉態材料層210a係接觸上述疊層結構的金屬氮化物材料層308b3。如第9A圖所示，金屬氮化物材料層308b1具有一厚度T1、金屬氧化物材料層308b2具有一厚度T2，且金屬氮化物材料層308b3具有一厚度T3。在本發明一些實施例中，厚度T1~T3可設計為小於第二電極212的厚度A2，於本發明其它實施例中，厚度T1~T3可彼此相同或彼此不相同。
接著，請再參考第9A圖，可利用電子束真空蒸鍍或濺鍍法等沉積方式，於上述電阻轉態材料層210a上形成一第二電極材料層212a。在本發明一些實施例中，金屬氮化物材料層308b1、金屬氧化物材料層308b2和金屬氮化物材料層308b3構成的疊層結構的總厚度A1可相同或小於第二電極材料層212a的厚度A2。在本發明一些其他實施例中，也可使用如第4A圖所示之共鍍製程222或第4B圖所示的沉積製程及後續的離子
植入製程233來形成具有摻質的第二電極材料層212a。或者，也可利用如第6、7、8A圖所示的濺鍍製程238、240、242形成與金屬氮化物材料層308b1、金屬氧化物材料層308b2和金屬氮化物材料層308b3相同或相似的疊層結構。在本發明一些實施例中，如第9A圖所示之第二電極材料層212a可為非結晶態(amorphous phase)。
請繼續參照第9A圖，接著，可進行一微影與蝕刻製程，於上述第二電極材料層212a上形成一硬罩幕圖案230。之後，利用硬罩幕圖案230做為一遮罩，進行一蝕刻製程，移除未被上述硬罩幕圖案230覆蓋的上述第二電極材料層212a、電阻轉態材料層210a和金屬氮化物材料層308b1、金屬氧化物材料層308b2和金屬氮化物材料層308b3構成的疊層結構，以形成第2圖所示由第二電極212、電阻轉態層210、第一電極208b(包括金屬氮化物層208b1、金屬氧化物層208b2和金屬氮化物層208b3)共同構成的金屬-絕緣體-金屬疊層250b。
之後，請再參考第2圖，於上述金屬-絕緣體-金屬疊層250b上順應性形成一阻障襯墊層214。在本發明一些實施例中，阻障襯墊層214的材質和形成方式可參考前面的相關敍述，在此不做重複說明。
之後，請再參考第2圖，全面性沉積一層間介電層218，層間介電層218係覆蓋上述阻障襯墊層214。然後，於層間介電層218的開口中形成第二電極接觸插塞216。上述層間介電層218和第二電極接觸插塞216的材質和形成方式可參考前面的相關敍述，在此不做重複說明。然後，可進行具有熱處理
(thermal treatment)的後段製程(backend on line(BEOL))，以形成連接至第二電極接觸插塞216或連接至其他電路的內連線結構。經過上述製程之後，係完成RRAM裝置500b。經過後段製程之後，非結晶態的第一電極208b和第二電極212會因為熱處理的溫度效應結晶成為具結晶態的第一電極208b和第二電極212。並且，具結晶態的的第一電極208會因為與電阻轉態層210接觸的金屬氮化物層208b3的厚度T3設計小於第二電極212的厚度A2，因而經過高溫製程再結晶後可以具有較小且較均勻的晶粒尺寸，且可提升第一電極(底電極)208b與電阻轉態層210之間的界面209的平坦度。
另外，將利用第3、6~7、8B、9B圖進一步說明RRAM裝置500c之一製造方法。第6~7、8B、9B圖顯示第3圖所示之RRAM裝置500c之中間製程步驟的剖面示意圖。上述圖式中的各元件如有與第1、4A、4B~7、8A、9A圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。
在形成如第6、7圖所示的金屬氮化物材料層308b1和金屬氧化物材料層308b2之後，請參考第8B圖，可利用氣體源232於濺鍍機台腔體226中再通入氣體234，並以如第4A圖所示的濺鍍靶材224進行一濺鍍製程244，以於金屬氧化物材料層308b2上形成一金屬氮化物材料層308c3。由於濺鍍靶材224是由金屬材料224a和摻質224b共同製成，所以在進行濺鍍製程244期間，金屬材料224a和摻質224b會一起共鍍沉積於金屬氧化物材料層308b2上，因而會形成具有摻質220之金屬氮化物材料層308c3。在本發明一些實施例中，金屬氮化物材料層
308b1、金屬氧化物材料層308b2和具有摻質220之金屬氮化物材料層308c3可於同一機台腔體226中連續形成，且皆可為非結晶態(amorphous phase)。
第8C圖係說明具有摻質220之金屬氮化物材料層308c3的另一種形成方式。如第8C圖所示，在形成如第1圖所示的第一電極接觸插塞206之後，可利用電子束真空蒸鍍或濺鍍法等沉積製程，於層間介電層204上形成金屬氮化物材料層308b1、金屬氧化物材料層308b2和金屬氮化物材料層308c3。接著進行一離子植入製程246，將摻質220摻入金屬氮化物材料層308c3中。在本發明一些實施例中，如第8B、8C圖所示之具有摻質220之金屬氮化物材料層308c3可為非結晶態(amorphous phase)。
之後，如第9B圖所示，可於金屬氮化物材料層308b1、金屬氧化物材料層308b2和具有摻質220之金屬氮化物材料層308c3構成的一疊層結構上依序一電阻轉態材料層210a和一第二電極材料層212a。上述電阻轉態材料層210a係接觸上述疊層結構中具有摻質220之金屬氮化物材料層308c3。在本發明一些實施例中，電阻轉態材料層210a和一第二電極材料層212a的材質和形成方式可參考前面的相關敍述，在此不做重複說明。
如第9B圖所示，金屬氮化物材料層308b1、金屬氧化物材料層308b2和具有摻質220之金屬氮化物材料層308c3構成的疊層結構的厚度A1可相同於或小於第二電極材料層212a的厚度A2。在本發明一些其他實施例中，也可使用如第4A圖
所示之共鍍製程222或第4B圖所示的沉積製程及後續的離子植入製程233來形成具有摻質的第二電極材料層212a。或者，也可利用如第6、7、8A圖所示的濺鍍製程238、240、242形成與金屬氮化物材料層308b1、金屬氧化物材料層308b2和金屬氮化物材料層308b3相同或相似的疊層結構。或者，也可利用如第6、7、8B圖所示的濺鍍製程238、240、244形成與金屬氮化物材料層308b1、金屬氧化物材料層308b2和具有摻質220之金屬氮化物材料層308c3相同或相似的疊層結構。在本發明一些實施例中，如第9B圖所示之第二電極材料層212a可為非結晶態(amorphous phase)。
接著，利用9B圖和第3圖說明定義金屬-絕緣體-金屬(MIM)疊層250c的形成方式。如第9B圖所示，接著，可進行一微影與蝕刻製程，於上述第二電極材料層212a上形成一硬罩幕圖案230，以定義後續形成的第二電極212、電阻轉態層210和第一電極208面積和形成位置。
之後，請再參考第3圖，利用第9B圖所示的上述硬罩幕圖案230做為一遮罩，進行一蝕刻製程，移除未被上述光阻圖案230覆蓋的上述第二電極材料層212a、電阻轉態材料層210a和金屬氮化物材料層308b1、金屬氧化物材料層308b2和具有摻質220之金屬氮化物材料層308c3構成的疊層結構，以形成第3圖所示由第二電極212、電阻轉態層210、第一電極208c(包括金屬氮化物層208b1、金屬氧化物層208b2和具有摻質220之金屬氮化物材料層308c3)共同構成的金屬-絕緣體-金屬疊層250c。
之後，請再參考第3圖，於上述金屬-絕緣體-金屬疊層250c上順應性形成一阻障襯墊層214。在本發明一些實施例中，阻障襯墊層214的材質和形成方式可參考前面的相關敍述，在此不做重複說明。
之後，請再參考第3圖，全面性沉積一層間介電層218，層間介電層218係覆蓋上述阻障襯墊層214。然後，於層間介電層218的開口中形成第二電極接觸插塞216。上述層間介電層218和第二電極接觸插塞216的材質和形成方式可參考前面的相關敍述，在此不做重複說明。然後，可進行具有熱處理的後段製程，以形成連接至第二電極接觸插塞216或連接至其他電路的內連線結構。經過上述製程之後，係完成RRAM裝置500c。經過後段製程之後，非結晶態的第一電極208c和第二電極212會因為例如熱處理的溫度效應結晶成為具結晶態的第一電極208c和第二電極212。並且，具結晶態的的第一電極208會因為與電阻轉態層210接觸的金屬氮化物材料層308c3會因為摻質220存在，且金屬氮化物材料層308c3的厚度T3設計小於第二電極212的厚度A2，因而經過高溫製程再結晶後可以具有較小且較均勻的晶粒尺寸，且可提升第一電極(底電極)208c與電阻轉態層210之間的界面209的平坦度。
本發明實施例係提供一種電阻式非揮發性記憶體裝置及其製造方法。藉由於底電極中摻入摻質或降低底電極厚度等方式，控制底電極的結晶晶粒尺寸，以提升最終電阻式非揮發性記憶體裝置結構中的底電極與電阻轉態層之間的界面的平坦度。因而可以提升電阻式非揮發性記憶體裝置的可靠
度。
雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500a‧‧‧電阻式非揮發性記憶體裝置
250a‧‧‧金屬-絕緣體-金屬疊層
200‧‧‧半導體基板
202‧‧‧電路
204、218‧‧‧層間介電層
205、217‧‧‧頂面
206‧‧‧第一電極接觸插塞
216‧‧‧第二電極接觸插塞
208a‧‧‧第一電極
209‧‧‧界面
210‧‧‧電阻轉態層
212‧‧‧第二電極
214‧‧‧阻障襯墊層
220‧‧‧摻質
A1、A2‧‧‧厚度
Claims (12)
- 一種電阻式非揮發性記憶體裝置，包括：一第一電極，其中該第一電極中具有一摻質；一第二電極，設置於該第一電極上；以及一電阻轉態層，設置於該第一電極和該第二電極之間。
- 如申請專利範圍第1項所述之電阻式非揮發性記憶體裝置，其中該第一電極為一疊層結構，包括：一第一金屬氮化物層，其具有一第一厚度；以及一金屬氧化物層，位於該第一金屬氮化物層上，其中該金屬氧化物層具有一第二厚度，且其中該第一厚度和該第二厚度皆小於該第二電極的一厚度。
- 如申請專利範圍第2項所述之電阻式非揮發性記憶體裝置，更包括：一第二金屬氮化物層，位於該金屬氧化物層上，其中該第二金屬氮化物層具有一第三厚度，且其中該第三厚度小於該第二電極的該厚度。
- 如申請專利範圍第3項所述之電阻式非揮發性記憶體裝置，其中該第二金屬氮化物層中具有該摻質，且該第二金屬氮化物層接觸該電阻轉態層。
- 一種電阻式非揮發性記憶體裝置，包括：一第一電極，其中該第一電極為一疊層結構，包括：一第一金屬氮化物層，具有一第一厚度；以及一金屬氧化物層，具有一第二厚度，且位於該金屬氮化物層上； 一第二電極，設置於該第一電極上，其中該第一厚度和該第二厚度皆小於該第二電極的一厚度；以及一電阻轉態層，設置於該第一電極和該第二電極之間。
- 如申請專利範圍第5項所述之電阻式非揮發性記憶體裝置，更包括：一第二金屬氮化物層，位於該金屬氧化物層上，其中該第二金屬氮化物層具有一第三厚度。
- 如申請專利範圍第6項所述之電阻式非揮發性記憶體裝置，其中該第一厚度、該第二厚度及該第三厚度皆小於該第二電極的一厚度。
- 如申請專利範圍第6項所述之電阻式非揮發性記憶體裝置，其中該第二金屬氮化物層中具有該摻質，且該第二金屬氮化物層接觸該電阻轉態層。
- 一種電阻式非揮發性記憶體裝置的製造方法，包括下列步驟：提供一半導體基板；於該半導體基板上形成一第一電極；於該第一電極中摻雜一摻質；於該第一電極上形成一電阻轉態層；以及於該電阻轉態層上形成一第二電極。
- 如申請專利範圍第9項所述之電阻式非揮發性記憶體裝置的製造方法，其中在形成該第一電極期間於該第一電極中摻雜該摻質，且形成該第一電極包括將一第一電極材料和該摻質一起做為一濺鍍靶材進行一共鍍製程。
- 如申請專利範圍第9項所述之電阻式非揮發性記憶體裝置的製造方法，其中在形成該第一電極之後於該第一電極中摻雜該摻質，且於該第一電極中摻雜該摻質包括進行一離子植入製程，將摻質植入該第一電極中。
- 如申請專利範圍第9項所述之電阻式非揮發性記憶體裝置的製造方法，其中形成該第一電極包括：於一濺鍍機台腔體中置入一濺鍍靶材；將該基板置入該濺鍍機台腔體中；於該濺鍍機台腔體中通入一第一氣體，對該基板進行一第一濺鍍製程，以於該基板上形成一金屬氮化物層，其具有一第一厚度；以及於該濺鍍機台腔體中通入一第二氣體，對該基板進行一第二濺鍍製程，以於該金屬氮化物層上形成一金屬氧化物層，其中該金屬氧化物層具有一第二厚度，且其中該第一厚度和該第二厚度皆小於該第二電極的一厚度。
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