KR20120039581A - 유전체, 이를 구비한 캐패시터 및 그 제조방법, 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 높은 정전용량을 가지고, 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 유전체를 제공하기 위한 것으로, 이를 위해 본 발명은 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 반복적으로 교번하여 복수회로 적층되고, 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 갖는 유전체를 제공한다.

Description

유전체, 이를 구비한 캐패시터 및 그 제조방법, 반도체 소자 제조방법{INSULATOR, CAPACITOR WITH THE SAME AND FABRICATING METHOD THEREOF, AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다층 구조의 유전체, 이를 구비한 MIM(Metal-Insulator-Metal) 구조를 갖는 캐패시터 및 그의 제조방법에 관한 것이다.
MIM 구조를 갖는 캐패시터(이하, MIM 캐패시터라 약칭함)는 아날로그 및 RF 회로에서 매우 중요하게 사용된다. 최근에는 반도체 소자의 고집적화와 제조 비용 감소를 위해서 높은 정전용량에 대한 요구가 급증하고 있다. 또한, 고감도 응용소자에 적용하기 위해서는 우수한 누설전류 특성을 갖는 캐패시터의 개발이 필수적이다. 정전용량을 높이기 위해서는 유전체의 두께를 줄이는 방법과 고유전율을 갖는 물질을 사용하는 방법이 있다. 하지만 이러한 방법들에서는 누설전류 특성이 악화될 수 있다. 이에 따라, 차세대에서는 이러한 특성들이 MIM 캐패시터 사용시 중요한 요건이 될 것이다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 높은 정전용량과 우수한 누설전류 특성을 얻을 수 있는 유전체를 제공하는데 그 목적이 있다.
둘째, 본 발명은 높은 정전용량을 갖는 캐패시터를 제공하는데 다른 목적이 있다.
셋째, 본 발명은 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 캐패시터를 제공하는 또 다른 목적이 있다.
넷째, 본 발명은 높은 정전용량을 가지고, 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 캐패시터 제조방법을 제공하는데 또 다른 목적이 있다.
다섯째, 본 발명은 높은 정전용량을 가지고, 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 캐패시터를 구비한 반도체 소자 제조방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 반복적으로 교번하여 복수회로 적층되고, 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 갖는 유전체를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 전극과, 상기한 구성을 가지고, 제1 전극 상에 형성된 유전체와, 상기 유전체 상에 형성된 제2 전극을 포함하는 캐패시터를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제1 전극을 형성하는 단계와, 상기 제1 전극 상에 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)을 반복적으로 교번하여 복수회로 적층되고, 최하부층과 최상부층이 서로 동일 물질로 적층된 라미네이트 구조를 갖는 유전체를 형성하는 단계와, 상기 유전체 상에 제2 전극을 형성하는 단계를 포함하는 캐패시터 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 또 다른 측면에 따른 본 발명은, 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 하부배선을 형성하는 단계와, 상기 하부배선 상에 제1 전극을 형성하는 단계와, 상기 제1 전극 상에 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)을 반복적으로 교번하여 복수회로 적층된 라미네이트 구조를 갖는 유전체를 형성하는 단계와, 상기 유전체 상에 도전막을 증착하는 단계와, 상기 도전막을 식각하여 제2 전극을 형성하는 단계와, 상기 제2 전극으로 노출되는 상기 유전체를 일정 두께 잔류시키는 단계와, 상기 제2 전극과 상기 유전체를 포함하는 상기 기판 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 내에 상기 제1 및 제2 전극과 각각 접속되는 비아를 형성하는 단계와, 상기 제2 절연막 상에 상기 비아와 접속되는 상부배선을 형성하는 단계를 포함한다.
상기한 구성을 구비하는 본 발명에 의하면, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 반복적으로 교번하여 복수회로 적층된 라미네이트 구조를 갖는 유전체를 제공함으로써, 칩 사이즈 감소를 위한 다양한 아날로그 설계에 모두 사용가능하고, 특히 고용량(4fF/㎛2)이면서 고전압(15V)을 사용하는 아날로그 설계에 특히 유용하게 적용할 수 있다.
도 1은 본 발명의 실시예에 따른 유전체를 도시한 단면도.
도 2는 본 발명의 또 다른 실시예에 따른 유전체를 도시한 단면도.
도 3은 도 1에 도시된 유전체를 포함하는 캐패시터를 도시한 단면도.
도 4a 내지 도 4d는 도 3에 도시된 캐패시터 제조방법을 도시한 공정 단면도.
도 5a 내지 도 5e는 도 3에 도시된 캐패시터를 포함하는 반도체 소자 제조방법을 도시한 공정 단면도.
도 6은 MIM 캐패시터의 전류-전압(I-V) 특성을 도시한 도면.
도 7은 알루미늄산화막(Al2O3)의 두께 비율에 따른 브레이크다운 필드를 도시한 도면.
도 8은 알루미늄산화막(Al2O3)의 두께 비율에 따른 VCC2를 도시한 도면.
도 9는 라미네이트 구조에서 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 교번하여 반복적으로 적층되는 회수에 대한 브레이크다운 필드 특성을 도시한 도면.
도 10은 본 발명의 실시예에 따른 유전체를 포함하는 캐패시터의 I-V 특성을 도시한 도면.
도 11은 캐패시터 제조공정시 하부전극 상에 유전체를 남기는 방법(split1)과 유전체를 모두 제거하는 방법(split2)으로 캐패시터를 구현하였을 때 I-V 특성을 도시한 도면.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 1 및 도 2는 본 발명의 실시예에 따른 유전체를 설명하기 위해 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 유전체는 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)이 반복적으로 교번하여 복수회로 적층되고, 최하부층(bot)과 최상부층(top)은 서로 동일 물질로 적층된 라미네이트(laminate) 구조를 갖는다. 즉, 본 발명의 실시예에 따른 유전체는 밴드 갭(band gap)이 큰 고유전막, 바람직하게는 실리콘산화막(SiO2) 또는 탄탈륨산화막(Ta2O3)보다 밴드 갭이 큰 고유전막으로 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)이 교번하여 적층되고, 샌드위치(sandwich) 구조가 아닌 라미네이트 구조를 갖는다.
본 발명의 실시예에 따른 유전체는 전술한 바와 같이 균일한 특성(선형성 포함)을 확보하기 위해 최하부층(bot)과 최상부층(top)은 동일 물질로 형성한다. 예컨대, 도 1과 같이, 최하부층(bot)과 최상부층(top)이 알루미늄산화막(Al2O3)으로 이루어진 라미네이트 구조를 가질 수 있다. 또한, 도 2와 같이, 최하부층(bot)과 최상부층(top)이 하프늄산화막(HfO2)으로 이루어진 라미네이트 구조를 가질 수도 있다.
본 발명의 실시예에 따른 유전체 구조에 있어서, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 적층된 적층막(AH 또는 HA)(여기서, A는 알루미늄산화막(Al2O3), H는 하프늄산화막(HfO2))을 한 쌍으로하고, 이러한 쌍이 적층되는 회수는 2회 이상 바람직하게는 2~30회, 더욱 바람직하게는 9회로 한다. 예컨대, 9회인 경우, '9AH+A(AHAHAHAHAHAHAHAHAHA)'가 된다.
본 발명의 실시예에 따른 유전체의 라미네이트 구조를 구성하는 알루미늄산화막(Al2O3)(101)의 총 두께는 하프늄산화막(HfO2)(102)의 총 두께보다 얇게 형성된다. 바람직하게는 유전체의 총 두께에서 알루미늄산화막(Al2O3)(101)의 총 두께의 비율은 10~30%로 된다.
본 발명의 실시예에 따른 유전체의 라미네이트 구조의 총 두께는 20~300Å이 된다. 라미네이트 구조 내에서 알루미늄산화막(Al2O3)(101)은 서로 동일 또는 다른 두께로 형성된다. 또한, 하프늄산화막(HfO2)(102)은 서로 동일 또는 다른 두께로 형성된다.
본 발명의 실시예에 따른 유전체의 라미네이트 구조에서, 최하부층(bot) 및 최상부층(top)은 최하부층(bot)과 최상부층(top) 사이에 개재된 다른 층보다 두껍게 형성된다. 또한, 최하부층(bot) 및 최상부층(top)은 다른 층보다 얇게 형성될 수도 있다.
본 발명의 실시예에 따른 유전체에 있어서, 알루미늄산화막(Al2O3)(101)은 5~10Å의 두께로 형성된다. 하프늄산화막(HfO2)은 40Å 이상의 두께로 증착하는 경우 결정화가 이루어지기 때문에 하프늄산화막(HfO2)(102)은 10~40Å의 두께로 형성한다.
본 발명의 실시예에 따른 유전체에 있어서, 알루미늄산화막(Al2O3)(101) 및 하프늄산화막(HfO2)(102)에는 유전체의 파괴전압(breakdown voltage) 특성을 개선시키기 위해 각각 전이금속 중 어느 하나의 금속원소가 도핑될 수 있다. 전이금속으로는 란탄(La), 이트륨(Y), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd), 루테늄(Ru) 등을 사용할 수 있다.
본 발명의 실시예에 따른 유전체에 있어서, 알루미늄산화막(Al2O3)(101) 및 하프늄산화막(HfO2)(102)은 플라즈마 원자층 증착(Plasma Enhanced Atomic Layer Deposition, PEALD)방식 또는 열적 원자층 증착(Thermal ALD)방식으로 증착한다. 또는, 플라즈마 원자층 증착방식과 열적 원자층 증착 방식을 함께 사용하여 증착할 수도 있다.
증착방식을 달리하면, 반응가스 및 공정조건 등이 바뀌게 되면서 막질 및 특성이 바뀌게 되며, 이를 통해 유전체 양면(상면과 배면)의 계면을 비슷한 상태로 조절할 수 있다. 단, 열적 원자층 증착방식으로 고유전막을 증착할 시에는 플라즈마 원자층 증착방식보다 증착속도가 감소하기 때문에 처리량(throughput) 측면에서는 불리할 수도 있다. 따라서, 유전체 중 일부 알루미늄산화막(Al2O3)에 대해서만 열적 원자층 증착방식을 진행하면 처리량에 큰 영향없이 선형성을 개선시킬 수 있다.
도 3은 도 1에 도시된 유전체를 포함하는 MIM 캐패시터를 도시한 단면도이다.
도 3을 참조하면, 본 발명에 따른 MIM 캐패시터는 제1 전극(104)과, 제1 전극(104) 상에 형성된 유전체(103)와, 유전체(103) 상에 형성된 제2 전극(105)을 포함한다.
유전체(103)의 라미네이트 구조에서, 누설전류 측면에서 상대적으로 특성이 우수한 알루미늄산화막(Al2O3)(101)은 하프늄산화막(HfO2)(102)의 양측에서 하프늄산화막(HfO2)의 파괴전압으로 인한 급격한 누설전류의 발생을 막아준다. 또한, 고전압 소자에서 요구되는 수준의 누설전류 및 파괴전압을 얻기 위하여 샌드위치 구조가 아닌 라미네이트 구조로 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)을 적층한다.
제1 및 제2 전극(104, 105)은 서로 수직방향 또는 수평방향으로 배열될 수 있다. 금속막, 금속질화막 또는 이들의 적층막 중 어느 하나를 포함한다. 금속막은 전이금속 중 어느 하나이고, 금속질화막은 전이금속질화막 중 어느 하나일 수 있다. 전이금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W)일 수 있다. 금속질화막으로는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN)일 수 있다. 또한, 제1 및 제2 전극(104, 105)은 서로 동일 또는 서로 다른 물질로 형성될 수 있다. 바람직하게는 균일한 특성을 확보하기 위해 서로 동일 물질로 형성된다.
도 4a 내지 도 4d는 도 3에 도시된 MIM 캐패시터 제조방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 제1 전극(104)을 형성한다. 제1 전극(104)은 PVD(Physical Vapor Deposition) 방식 또는 CVD(Chemical Vapor Deposition) 방식으로 형성할 수 있다. PVD 방식에서는 원주형 성장(columnar growth)이 일어나 증착되는 층의 표면이 매끄럽지 못하기 때문에 CVD 방식으로 형성하는 것이 바람직하다.
도 6과 같이, MIM 캐패시터에서, 제1 및 제2 전극(104, 105)의 표면 거칠기(roughness)가 좋지 않은 경우 전압의 인가방향에 따라 캐패시터의 전류-전압(I-V) 특성이 달라지게 된다. 이에 따라, 제1 전극(104)에서 제2 전극(105)으로 전자가 이동할 때 전류-전압(I-V) 특성이 열화되는 문제가 발생된다. 즉, 도 6에 도시된 '200' 부위(원형)에서와 같이 낮은 전압에서 누설전류가 갑자기 증가하게 된다.
이어서, 제1 전극(104) 상에 알루미늄산화막(Al2O3)(101)을 형성한다. 알루미늄산화막(Al2O3)(101)은 열적 원자층 증착방식 또는 플라즈마 원자층 증착방식으로 증착한다.
예컨대, 열적 원자층 증착방식은 소스공급단계, 퍼지단계, 반응가스공급단계 및 퍼지단계를 한 주기(1-cycle)로 하여 5~10 주기 이내로 실시한다. 알루미늄 소스가스로는 Al(CH3)3, Al(C2H5)3 및 Al을 포함한 화합물로 이루어진 그룹 중 선택된 어느 하나를 사용한다. 또한, 반응가스로는 수증기(H2O)를 사용하며, 250~350℃ 온도에서, 1.5~6.0Torr의 압력으로 실시한다. 또한, 플라즈마 원자층 증착방식은 알루미늄 소스가스로 Al(CH3)3, Al(C2H5)3 및 Al을 포함한 화합물로 이루어진 그룹 중 선택된 어느 하나를 사용한다. 또한, 반응가스로는 산소(O2), 수증기(H2O), 일산화질소(N2O) 또는 오존(O3) 중 어느 하나를 사용하며, 250~350℃ 온도에서, 2~5.0Torr의 압력으로 실시한다. 또한, 소스파워는 300~700W의 RF 파워를 사용한다.
이어서, 도 4b에 도시된 바와 같이, 알루미늄산화막(Al2O3)(101) 상에 하프늄산화막(HfO2)(102)을 형성한다. 하프늄산화막(HfO2)(102)은 플라즈마 원자층 증착방식으로 형성한다. 예컨대, 플라즈마 원자층 증착방식에서 하프늄 소스가스로는 C16H36HfO4 또는 TEMA-Hf(Tetrakis ethylmethyamino Hafnium, Hf[N(CH3)(C2H5]4)를 사용한다. 또한, 반응가스로는 산소(O2), 수증기(H2O), 일산화질소(N2O) 또는 오존(O3) 중 어느 하나를 사용한다. 또한, 250~350℃ 온도에서, 2~5.0Torr의 압력으로 실시한다.
이어서, 도 4c에 도시된 바와 같이, 도 4a 및 도 4b에서 실시된 공정을 반복적으로 실시하여 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)이 라미네이트 구조로 교번하여 적층된 유전체(103)를 형성한다. 유전체(103)는 하나의 증착장비를 이용하여 동일 챔버 내에서 인-시튜(in-situ) 공정으로 형성하는 것이 바람직하다.
이어서, 도 4d에 도시된 바와 같이, 유전체(103) 상에 제2 전극(105)을 형성한다. 제2 전극(105)은 제1 전극(104)과 동일 물질을 이용하여 동일한 방법으로 형성할 수 있다.
도 5a 내지 도 5e는 도 3에 도시된 캐패시터를 포함하는 반도체 소자 제조방법을 도시한 공정 단면도이다.
먼저, 도 5a에 도시된 바와 같이, 일련의 제조공정을 통해 구조물이 형성된 기판(201) 상에 제1 절연막(202)을 형성한다. 제1 절연막(202)은 산화막으로 형성한다. 예컨대, BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성하거나 이들이 2층 이상 적층된 적층막으로 형성할 수 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다.
이어서, 제1 절연막(202) 상에 하부배선용 도전막(203)을 증착한다. 예컨대, 도전막(203)으로는 전이금속 중 어느 하나를 사용한다. 바람직하게는 알루미늄(Al)을 사용한다.
이어서, 도 5b에 도시된 바와 같이, 도전막(203)을 연마하여 하부배선(203A)을 형성한다. 도전막(203)으로 알루미늄을 사용하는 경우 알루미늄 표면의 거칠기로 인해 캐패시터의 누설전류 특성에 영향을 줄 수 있기 때문에 도전막(203)을 목표치 두께보다 두껍게 증착한 후 연마공정, 예컨대 화학적기계적연마(Chemical Mechanical Polishing, CMP)공정을 실시하여 하부배선(203A)의 표면을 매끄럽게 연마한다.
이어서, 하부배선(203A) 상에 제1 전극(104)을 형성한다. 제1 전극(104)은 하부배선(203A)의 상부면의 평탄도를 그대로 따라가기 위해 CVD 방식을 이용하여 형성하는 것이 바람직하다. 예컨대, 제1 전극(104)은 티타늄질화막(TiN)으로 형성한다.
이어서, 도 5c에 도시된 바와 같이, 도 4a에서 도 4d에서 설명한 바와 같은 방법으로 제1 전극(104) 상에 유전체(103)와 제2 전극(105)을 순차적으로 형성한다.
이어서, 제2 전극(105)과 유전체(103)를 식각한다. 이때, 유전체(103)는 제1 전극(104)이 노출되도록 식각하는 것이 아니라, 제1 전극(104) 상에 일정 두께 잔류되도록 한다. 잔류되는 두께는 유전체(103)의 총 두께의 1/4~2/4, 바람직하게는 1/4가 되도록 한다. 잔류되는 유전체(103)는 제1 전극(104)을 보호하는 기능을 한다. 유전체(103)가 모두 식각되는 경우 제1 전극(104) 또한 일부 식각되어 식각 부산물로서 금속계 폴리머(metallic polymer)가 발생하고, 이러한 금속계 폴리머는 제1 및 제2 전극(104, 105) 간에 전기적인 단락을 유발시켜 높은 누설전류를 야기한다.
이어서, 도 5d에 도시된 바와 같이, 제2 전극(105)과 유전체(103)를 덮도록 기판(201) 상에 제2 절연막(204)을 형성한다. 제2 절연막(204)은 산화막으로 형성한다.
이어서, 제1 전극(104)과 제2 전극(105)과 각각 접속되는 비아(via, 205)를 형성한다. 비아(205)는 제2 절연막(204)을 식각하여 그 내부에 형성한다. 비아(205)는 제1 및 제2 전극(104, 105)을 각각 상부배선(206)과 접속시키는 콘택 플러그(contact plug)로 기능한다. 비아(205)는 전이금속 중 어느 하나로 형성할 수 있다.
이어서, 도 5e에 도시된 바와 같이, 비아(205)와 접속되도록 제2 절연막(204) 상에 상부배선(206)을 형성한다. 상부배선(206)은 전이금속 중 어느 하나로 형성할 수 있다. 바람직하게는 알루미늄(Al), 구리(Cu) 또는 백금(Pt)으로 형성한다.
이하, 본 발명의 실시예에 따른 유전체의 특성에 대해 구체적으로 설명하기로 한다.
실험예1
정전용량 밀도를 고용량(4fF/㎛2, 100KHz)으로 타겟팅(targeting)한 후, 고전압용으로 사용하기 위해서 유전체의 구조를 하기 표 1과 같이 설정하여 실험을 진행하였다.
구조 세부구조 split Al2O3 portion(%)


샌드위치


 AHA
(Al2O3/HfO2/Al2O3)
 1 12
2 26
3 44
HAH
(HfO2/Al2O3/HfO2)
 4 22
5 36
6 52
라미네이트


 3AH+A 7 26
5AH+A 8 26
7AH+A 9 37
9AH+A 10 37
도 7은 유전체의 구조를 샌드위치로 하였을 때 유전체의 전체 두께에서 알루미늄산화막(Al2O3)이 차지하는 두께 비율에 대한 브레이크다운 필드(breakdown field(MV/cm)) 특성을 보여주는 도면이다. 도 7에서와 같이, 브레이크다운 필드는알루미늄산화막(Al2O3)의 두께 비율에 대하여 선형적으로 증가하는 것을 알 수 있다. 이러한 결과는 브레이크다운 필드가 AHA와 HAH 두 구조에 상관없이 유전체의 총 두께에서 알루미늄산화막(Al2O3)의 두께가 차지하는 비율에 기인하는 것을 알 수 있다.
그러나, 알루미늄산화막(Al2O3)의 두께 비율을 증가시키면 상대적으로 하프늄산화막(HfO2)의 두께 비율이 감소한다. 이 때문에 알루미늄산화막(Al2O3)의 두께 비율을 증가시키는 경우 하프늄산화막(HfO2)의 전체 두께가 얇아져 파괴전압이 낮아질 수 있다.
도 8은 알루미늄산화막(Al2O3)의 두께 비율에 대한 VCC2(Voltage Coefficient of Capacitance)값을 보여주는 도면이다. 도 8에서와 같이, 알루미늄산화막(Al2O3)의 두께 비율을 증가시키는 경우 VCC2(Voltage Coefficient of Capacitance)값이 증가하기 때문에 알루미늄산화막(Al2O3)의 두께를 무한정 증가시키기에는 한계가 있다.
VCC2값을 고려하였을 때, 알루미늄산화막(Al2O3)의 두께 비율은 10~30%가 바람직하다. 또한, HAH 구조보다는 AHA 구조가 바람직하다. 하지만, 전술한 바와 같이, 알루미늄산화막(Al2O3)의 두께 비율을 감소시키면 그만큼 브레이크다운 필드가 감소하게 된다. 따라서, 감소되는 브레이크다운 필드를 보상하기 위해서는 캐패시터의 유전체 구조를 샌드위치 구조 대신에 라미네이트 구조로 변경하는 것이 바람직하다.
도 9는 라미네이트 구조에서 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 교번하여 반복적으로 적층되는 회수에 대한 브레이크다운 필드 특성을 도시한 도면이다. 도 9에서와 같이, 라미네이트 구조에서, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 교번하여 반복적으로 적층되는 회수가 증가할 수록 브레이크다운 필드가 증가하는 것을 알 수 있다. 즉, 유전체의 구조를 샌드위치 구조가 아닌 라미네이트 구조로 복수회 적층하면 VCC2 특성을 개선시키면서 브레이크다운 필드를 증가시킬 수 있다.
도 10은 본 발명의 실시예에 따른 유전체를 포함하는 캐패시터의 I-V 특성을 도시한 도면이다. 도 10에서와 같이, 캐패시터의 I-V 거동을 살펴보면, 16.7V까지 누설전류 밀도를 1fA/㎛2 이하로 제어할 수 있다. 따라서, 고용량(4fF/㎛2), 고전압(15V, 1fA/㎛2)용 캐패시터 제조가 가능하여 고전압이 요구되는 소자에 사용가능하다.
실험예2
캐패시터를 구현함에 있어서, 정전용량은 유전체의 두께와 유전상수에 의해 결정되고, I-V 특성은 유전체의 두께와 막질에 의해 결정된다. 하지만, 이러한 것은 캐패시터의 제조공정시 다른 공정이 안정적으로 구현되었을 때 가능하다. 캐패시터를 구현함에 있어서, 중요한 공정은 도 5c에서와 같이 제2 전극(105)(상부전극)을 식각하는 공정이다.
도 11은 제2 전극(105)을 식각할 때, 제1 전극(104)(하부전극) 상에 유전체를 남기는 방법(split1)과 유전체를 모두 제거하는 방법(split2)으로 캐패시터를 구현하였을 때 I-V 특성을 도시한 도면이다. 도 11에서와 같이 'split1'에 비해 'split2'에서 누설전류가 높게 나타나는 것을 알 수 있다. 이는, 제1 전극(104)이 일부 식각되면서 금속성 폴리머가 형성되어 캐패시터 측면에 달라 붙어 누설전류를 유발시키기 때문으로 판단된다. 그러므로, 캐패시터의 제2 전극(105)을 식각할 때 상부전극 식각 후 유전체를 일부 남겨두어야 이러한 문제를 원천적으로 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 예를 들면, 비휘발성 메모리 소자에서 메모리 셀의 유전체에도 적용할 수 있다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
101 : 알루미늄산화막(Al2O3)
102 : 하프늄산화막(HfO2)
103 : 유전체
104 : 제1 전극(하부전극)
105 : 제2 전극(상부전극)
201 : 기판
202 : 제1 절연막
203 : 도전막
203A : 하부배선
204 : 제2 절연막
205 : 비아
206 : 상부배선

Claims (21)

  1. 알루미늄산화막과 하프늄산화막이 반복적으로 교번하여 복수회로 적층되고 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 가지며, 상기 하프늄산화막은 10~40Å의 두께를 갖는 유전체.
  2. 제 1 항에 있어서,
    상기 최하부층 및 최상부층은 알루미늄산화막인 유전체.
  3. 제 1 항에 있어서,
    상기 최하부층 및 최상부층은 하프늄산화막인 유전체.
  4. 제 1 항에 있어서,
    상기 복수회는 2~30회인 유전체.
  5. 제 1 항에 있어서,
    상기 라미네이트 구조에서,
    상기 알루미늄산화막의 총 두께는 상기 하프늄산화막의 총 두께보다 얇은 유전체.
  6. 제 5 항에 있어서,
    상기 라미네이트 구조에서,
    상기 알루미늄산화막의 총 두께의 비율은 10~30%인 유전체.
  7. 제 1 항에 있어서,
    상기 라미네이트 구조의 총 두께는 20~300Å인 유전체.
  8. 제 1 항에 있어서,
    상기 라미네이트 구조에서,
    상기 알루미늄산화막은 서로 동일한 두께로 형성된 유전체.
  9. 제 1 항에 있어서,
    상기 라미네이트 구조에서,
    상기 하프늄산화막은 서로 동일한 두께로 형성된 유전체.
  10. 제 1 항에 있어서,
    상기 라미네이트 구조에서,
    상기 알루미늄산화막은 서로 다른 두께로 형성된 유전체.
  11. 제 1 항에 있어서,
    상기 라미네이트 구조에서,
    상기 하프늄산화막은 서로 다른 두께로 형성된 유전체.
  12. 제 1 항에 있어서,
    상기 라미네이트 구조에서,
    상기 최하부층 및 최상부층은 다른 층보다 두껍게 형성된 유전체.
  13. 제 1 항에 있어서,
    상기 라미네이트 구조에서,
    상기 최하부층 및 최상부층은 다른 층보다 얇게 형성된 유전체.
  14. 제 1 항에 있어서,
    상기 알루미늄산화막은 5~10Å의 두께로 형성된 유전체.
  15. 제 1 항에 있어서,
    상기 알루미늄산화막 및 하프늄산화막에는 전이금속 중 어느 하나의 금속원소가 도핑된 유전체.
  16. 제 1 항에 있어서,
    상기 알루미늄산화막 및 하프늄산화막은 플라즈마 원자층 증착(PEALD) 방식으로 증착된 유전체.
  17. 제1 전극;
    상기 제1 전극 상에 형성되는 유전체; 및
    상기 유전체 상에 형성된 제2 전극;을 포함하며,
    상기 유전체는 알루미늄산화막과 하프늄산화막이 반복적으로 교번하여 복수회로 적층되고 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 가지며, 상기 하프늄산화막은 10~40Å의 두께를 갖는, 캐패시터.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 전극은 금속막, 금속질화막 또는 이들의 적층막 중 어느 하나를 포함하여 이루어진 캐패시터.
  19. 제 18 항에 있어서,
    상기 금속막은 전이금속 중 어느 하나이고, 상기 금속질화막은 전이금속질화막 중 어느 하나인 캐패시터.
  20. 제 19 항에 있어서,
    상기 전이금속은 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 중 어느 하나이며, 상기 전이금속질화막은 티타늄질화막(TiN), 탄탈륨질화막(TaN) 및 텅스텐질화막(WN) 중 어느 하나인 캐패시터.
  21. 기판 상에 형성된 제1 절연막;
    상기 제1 절연막 상에 형성된 하부배선;
    상기 하부배선 상에 형성되는 제1 전극;
    상기 제1 전극 상에 형성되며, 알루미늄산화막과 하프늄산화막이 반복적으로 교번하여 적층된 라미네이트 구조를 갖는 유전체;
    상기 유전체 상에 형성되는 제2 전극;
    상기 제2 전극과 상기 유전체를 포함하는 상기 기판 상에 형성되는 제2 절연막;
    상기 제1 및 제2 전극과 각각 접속되도록 상기 제2 절연막 내에 형성된 비아; 및
    상기 비아와 접속되도록 상기 제2 절연막 상에 형성되는 상부배선;을 포함하며,
    상기 유전체의 일부 영역은 상기 제2 절연막이 형성되기 전에 식각되며, 상기 유전체의 식각된 영역은 완전히 식각되지 않고 일정 두께 잔류하는 반도체 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9434860B2 (en) * 2014-04-30 2016-09-06 Samsung Sdi Co., Ltd. Adhesive film for polarizing plate, adhesive composition for the same, polarizing plate comprising the same and optical display comprising the same
KR20170119779A (ko) * 2016-04-19 2017-10-30 극동대학교 산학협력단 반도체 제조 장치
KR20200133195A (ko) * 2013-12-01 2020-11-26 유제누스 인크. 유전체 구조물들을 제조하기 위한 방법 및 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135421B2 (en) * 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
KR100468852B1 (ko) * 2002-07-20 2005-01-29 삼성전자주식회사 캐패시터 구조체 형성 방법
KR100677765B1 (ko) * 2003-12-29 2007-02-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100609066B1 (ko) * 2004-10-15 2006-08-09 삼성전자주식회사 미세 전자 소자의 다층 유전체막 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200133195A (ko) * 2013-12-01 2020-11-26 유제누스 인크. 유전체 구조물들을 제조하기 위한 방법 및 장치
US9434860B2 (en) * 2014-04-30 2016-09-06 Samsung Sdi Co., Ltd. Adhesive film for polarizing plate, adhesive composition for the same, polarizing plate comprising the same and optical display comprising the same
KR20170119779A (ko) * 2016-04-19 2017-10-30 극동대학교 산학협력단 반도체 제조 장치

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