JP6578758B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体装置（半導体メモリ）の１種として、メモリ素子に強誘電体キャパシタを用いるＦｅＲＡＭ（Ferroelectric Random Access Memory）がある。
ＦｅＲＡＭに関し、例えば、強誘電体キャパシタと共に、キャパシタとして用いないダミーキャパシタを配置する技術や、ダミーキャパシタに、その上部電極と強誘電体膜とを貫通して下部電極に達するコンタクトを形成する技術が知られている。
ＦｅＲＡＭに関し、例えば、強誘電体キャパシタと共に、キャパシタとして用いないダミーキャパシタを配置する技術や、ダミーキャパシタに、その上部電極と強誘電体膜とを貫通して下部電極に達するコンタクトを形成する技術が知られている。
また、半導体基板上方に設けられる強誘電体キャパシタの下部電極を、コンタクトで半導体基板内の一の拡散層に接続し、上部電極を、コンタクトを含む導体で半導体基板内の他の拡散層に接続する技術が知られている。
メモリ領域の端部に配置されるメモリ素子等、メモリ素子が配置されない領域に近いメモリ素子には、メモリ素子が配置されない領域と配置される領域との間の配置の粗密に起因して、メモリ領域のより中央部のメモリ素子とは異なるサイズで形成される場合がある。
また、メモリ素子が配置されない領域に近いメモリ素子は、その周りに設けられる絶縁層の影響、例えば絶縁層中の水分の影響を受け易く、メモリ素子特性が劣化する場合がある。
このようなメモリ素子のサイズの不均一性や特性の劣化は、上記のようなＦｅＲＡＭの強誘電体キャパシタに限らず、ＤＲＡＭ（Dynamic Random Access Memory）等、各種メモリ素子でも同様に起こり得る。
本発明の一観点によれば、基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上に設けられ、有底孔を備えた第２中間層と、前記第２中間層の上面及び前記有底孔内に設けられた第２上部導体とを有する通電素子と、前記第２下部導体に接続された第１コンタクトと、前記第２上部導体の上面に接続された第２コンタクトとを含む半導体装置が提供される。また、本発明の一観点によれば、基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上方に設けられた第２上部導体と、前記第２下部導体と前記第２上部導体との間に介在され、前記第１中間層よりも薄い第２中間層とを有する通電素子と、前記第２下部導体に接続された第１コンタクトと、前記第２上部導体の上面に接続された第２コンタクトとを含む半導体装置が提供される。
また、本発明の一観点によれば、上記のような構成を有する半導体装置の製造方法が提供される。
開示の技術によれば、メモリ素子の安定的な形成、特性劣化の抑制が可能になり、メモリ素子を備える高性能、高品質の半導体装置を実現することが可能になる。
はじめに、第１の実施の形態について説明する。
図１及び図２は第１の実施の形態に係る半導体装置の構成例を示す図である。図１（Ａ）及び図１（Ｂ）並びに図２（Ａ）及び図２（Ｂ）にはそれぞれ、第１の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図１及び図２は第１の実施の形態に係る半導体装置の構成例を示す図である。図１（Ａ）及び図１（Ｂ）並びに図２（Ａ）及び図２（Ｂ）にはそれぞれ、第１の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
まず、図１（Ａ）について説明する。
例えば図１（Ａ）に示す半導体装置１０Ａは、基板１１、絶縁層１２、メモリ素子１３及び通電素子１４Ａを含む。
例えば図１（Ａ）に示す半導体装置１０Ａは、基板１１、絶縁層１２、メモリ素子１３及び通電素子１４Ａを含む。
半導体装置１０Ａは、例えばＦｅＲＡＭであって、メモリ素子１３は、強誘電体キャパシタである。
基板１１は、ここでは図示を省略するが、例えば、トランジスタ、コンデンサ、抵抗といった回路素子が設けられる半導体基板、及び半導体基板上に設けられる絶縁層を含む。半導体基板には、シリコン（Ｓｉ）基板等が用いられる。絶縁層には、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等が用いられる。
基板１１は、ここでは図示を省略するが、例えば、トランジスタ、コンデンサ、抵抗といった回路素子が設けられる半導体基板、及び半導体基板上に設けられる絶縁層を含む。半導体基板には、シリコン（Ｓｉ）基板等が用いられる。絶縁層には、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等が用いられる。
基板１１には、その内部から表面に延びるコンタクト１５及びコンタクト１６が設けられる。例えば、半導体基板とその上の絶縁層とを含むような基板１１では、絶縁層内に、半導体基板に設けられるトランジスタ等の回路素子或いはそれに繋がる導体部（コンタクト又は配線）に接続されるように、コンタクト１５及びコンタクト１６が設けられる。コンタクト１５及びコンタクト１６には、タングステン（Ｗ）等の導体材料が用いられる。
絶縁層１２は、基板１１上に設けられる。絶縁層１２は、単層構造又は複数層の積層構造とされる。絶縁層１２には、ＳｉＯ等の絶縁材料が用いられる。
基板１１上には、メモリ素子１３及び通電素子１４Ａが設けられる。通電素子１４Ａは、基板１１上に、メモリ素子１３に隣接して、設けられる。基板１１上のメモリ素子１３及び通電素子１４Ａを覆うように、絶縁層１２が設けられる。
基板１１上には、メモリ素子１３及び通電素子１４Ａが設けられる。通電素子１４Ａは、基板１１上に、メモリ素子１３に隣接して、設けられる。基板１１上のメモリ素子１３及び通電素子１４Ａを覆うように、絶縁層１２が設けられる。
メモリ素子１３は、基板１１上に設けられた下部電極１３ａ（下部導体）と、下部電極１３ａ上方に設けられた上部電極１３ｃ（上部導体）と、下部電極１３ａと上部電極１３ｃとの間に介在された中間層１３ｂとを有する。
例えば上記のように、半導体装置１０ＡはＦｅＲＡＭとされ、メモリ素子１３は強誘電体キャパシタとされる。この場合、メモリ素子１３の下部電極１３ａ及び上部電極１３ｃは、イリジウム（Ｉｒ）等の金属やそのような金属の酸化物が用いられた導体層とされる。メモリ素子１３の中間層１３ｂは、チタン酸ジルコン酸鉛（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3；ＰＺＴ）等の強誘電体が用いられた誘電体層とされる。
メモリ素子１３は、例えば、基板１１内に設けられたコンタクト１５上に設けられる。コンタクト１５は、メモリ素子１３の下部電極１３ａ下に接続される。メモリ素子１３の上には、絶縁層１２内に設けられたコンタクト１７が設けられる。コンタクト１７には、Ｗ等の導体材料が用いられる。コンタクト１７は、メモリ素子１３の上部電極１３ｃ上に接続される。尚、ここでは図示を省略するが、コンタクト１７上には、更に別のコンタクトや配線が接続され得る。
図１（Ａ）に示す通電素子１４Ａは、基板１１上に設けられた下部電極１４ａ（下部導体）と、下部電極１４ａ上方に設けられた上部電極１４ｃ（上部導体）と、下部電極１４ａと上部電極１４ｃとの間に介在された中間層１４ｂとを有する。
例えば、通電素子１４Ａの下部電極１４ａ、中間層１４ｂ及び上部電極１４ｃにはそれぞれ、メモリ素子１３の下部電極１３ａ、中間層１３ｂ及び上部電極１３ｃと同種の材料が用いられる。即ち、メモリ素子１３が強誘電体キャパシタとされる場合、通電素子１４Ａの下部電極１４ａ及び上部電極１４ｃは、Ｉｒ等の金属や金属酸化物が用いられた導体層とされ、通電素子１４Ａの中間層１４ｂは、ＰＺＴ等の強誘電体が用いられた誘電体層とされる。
通電素子１４Ａでは、その中間層１４ｂに貫通孔１４ｂａが設けられる。上部電極１４ｃは、中間層１４ｂの上面及び貫通孔１４ｂａ内に設けられ、貫通孔１４ｂａ内に設けられる部位で、下部電極１４ａと直接接触する。このように通電素子１４Ａでは、上部電極１４ｃと下部電極１４ａとが直接接触され、短絡されている。通電素子１４Ａでは、上部電極１４ｃの、中間層１４ｂの上面上の部位と下部電極１４ａとを繋ぐ短絡部（上部電極１４ｃの、貫通孔１４ｂａ内の部位）の周囲に、中間層１４ｂが設けられる。
通電素子１４Ａは、例えば、基板１１内に設けられたコンタクト１６上に設けられる。コンタクト１６は、通電素子１４Ａの下部電極１４ａ下に接続される。通電素子１４Ａの上には、絶縁層１２内に設けられたコンタクト１８が設けられる。コンタクト１８には、Ｗ等の導体材料が用いられる。コンタクト１８は、通電素子１４Ａの上部電極１４ｃ上に接続される。尚、ここでは図示を省略するが、コンタクト１８上には、更に別のコンタクトや配線が接続され得る。
図１（Ａ）の半導体装置１０Ａでは、下部電極１４ａと上部電極１４ｃとが短絡する通電素子１４Ａを介して、コンタクト１６からコンタクト１８への通電、或いはコンタクト１８からコンタクト１６への通電が可能になっている。
続いて、図１（Ｂ）について説明する。
図１（Ｂ）に示す半導体装置１０Ｂは、基板１１上に、メモリ素子１３と共に、有底孔１４ｂｂが設けられた中間層１４ｂを有する通電素子１４Ｂが設けられている点で、図１（Ａ）に示した半導体装置１０Ａと相違する。メモリ素子１３と、このような通電素子１４Ｂとを覆うように、基板１１上に絶縁層１２が設けられる。
図１（Ｂ）に示す半導体装置１０Ｂは、基板１１上に、メモリ素子１３と共に、有底孔１４ｂｂが設けられた中間層１４ｂを有する通電素子１４Ｂが設けられている点で、図１（Ａ）に示した半導体装置１０Ａと相違する。メモリ素子１３と、このような通電素子１４Ｂとを覆うように、基板１１上に絶縁層１２が設けられる。
通電素子１４Ｂでは、基板１１上に設けられた下部電極１４ａの上に、有底孔１４ｂｂを設けた中間層１４ｂが設けられ、この中間層１４ｂの上面及び有底孔１４ｂｂ内に、上部電極１４ｃが設けられる。有底孔１４ｂｂの底部における中間層１４ｂの厚さＴ１は、半導体装置１０Ｂの動作時に、下部電極１４ａと上部電極１４ｃとの間に電界が印加されると、下部電極１４ａと上部電極１４ｃとの間が導通するような厚さとされる。通電素子１４Ｂでは、このような所定の厚さＴ１となるように、中間層１４ｂに有底孔１４ｂｂが設けられる。
通電素子１４Ｂでは、下部電極１４ａと上部電極１４ｃとが、有底孔１４ｂｂの底部における所定の厚さＴ１の中間層１４ｂを介して、短絡されている。換言すれば、下部電極１４ａと上部電極１４ｃとは、絶縁されないような低抵抗で接続されている。
続いて、図２（Ａ）について説明する。
図２（Ａ）に示す半導体装置１０Ｃは、基板１１上に、メモリ素子１３と共に、下部電極１４ａ上に上部電極１４ｃが直接積層された通電素子１４Ｃが設けられている点で、図１（Ａ）に示した半導体装置１０Ａ、図１（Ｂ）に示した半導体装置１０Ｂと相違する。メモリ素子１３と、このような通電素子１４Ｃとを覆うように、基板１１上に絶縁層１２が設けられる。
図２（Ａ）に示す半導体装置１０Ｃは、基板１１上に、メモリ素子１３と共に、下部電極１４ａ上に上部電極１４ｃが直接積層された通電素子１４Ｃが設けられている点で、図１（Ａ）に示した半導体装置１０Ａ、図１（Ｂ）に示した半導体装置１０Ｂと相違する。メモリ素子１３と、このような通電素子１４Ｃとを覆うように、基板１１上に絶縁層１２が設けられる。
通電素子１４Ｃでは、下部電極１４ａと上部電極１４ｃとの間に中間層１４ｂが設けられず、下部電極１４ａと上部電極１４ｃとが直接接触され、短絡されている。
続いて、図２（Ｂ）について説明する。
続いて、図２（Ｂ）について説明する。
図２（Ｂ）に示す半導体装置１０Ｄは、基板１１上に、メモリ素子１３と共に、下部電極１４ａ上に比較的薄い中間層１４ｂを介して上部電極１４ｃが積層された通電素子１４Ｄが設けられている点で、図２（Ａ）に示した半導体装置１０Ｃと相違する。メモリ素子１３と、このような通電素子１４Ｄとを覆うように、基板１１上に絶縁層１２が設けられる。
通電素子１４Ｄの、下部電極１４ａ上に設ける中間層１４ｂの厚さＴ２は、メモリ素子１３の中間層１３ｂよりも薄く、半導体装置１０Ｄの動作時に印加される電界によって下部電極１４ａと上部電極１４ｃとの間が導通するような厚さとされる。
通電素子１４Ｄでは、下部電極１４ａと上部電極１４ｃとが、それらの間に介在される所定の厚さＴ２の中間層１４ｂを介して、短絡されている。換言すれば、下部電極１４ａと上部電極１４ｃとは、絶縁されないような低抵抗で接続されている。
以上のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄではそれぞれ、基板１１上に、メモリ素子１３に隣接して、上下のコンタクト１６とコンタクト１８の間を導通可能とした通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを配置する。これにより、一定サイズのメモリ素子１３を安定的に形成することが可能になる。更に、メモリ素子１３のその周辺の絶縁層１２からの影響による特性劣化を効果的に抑えることが可能になる。以下、この点について、図３及び図４を参照して説明する。
図３はメモリ素子の形成工程の一例を示す図である。図３（Ａ）〜図３（Ｃ）にはそれぞれ、メモリ素子形成の各工程の要部断面を模式的に図示している。
ここでは、強誘電体キャパシタのメモリ素子１３を、上記のような通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを隣接させずに、基板１１上に形成する場合を例示する。
ここでは、強誘電体キャパシタのメモリ素子１３を、上記のような通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを隣接させずに、基板１１上に形成する場合を例示する。
この場合、まず、図３（Ａ）に示すように、基板１１上に、下部電極１３ａの材料層である下部電極材料層１９ａ、中間層１３ｂの材料層である中間層材料層１９ｂ、及び上部電極１３ｃの材料層である上部電極材料層１９ｃが、順に積層される。次いで、図３（Ｂ）に示すように、メモリ素子１３を形成する領域ＡＲに、島状のマスク２０（ハードマスク）が形成される。このマスク２０の形成には、フォトリソグラフィ技術及びエッチング技術が用いられる。そして、形成されたマスク２０が用いられ、マスク２０で覆われていない領域の上部電極材料層１９ｃ、中間層材料層１９ｂ及び下部電極材料層１９ａがエッチングにより除去（パターニング）される。これにより、図３（Ｃ）に示すように、所定の領域ＡＲにメモリ素子１３が形成される。
基板１１上のメモリ素子１３の側方に、別のメモリ素子が隣接して配置されない場合には、配置される場合に比べ、メモリ素子１３を形成する領域ＡＲに対する、露光時の光の干渉による影響や、エッチング時のエッチャントの回り込みによる影響が大きくなり易い。そのため、別のメモリ素子が側方に隣接して配置されないメモリ素子１３、及びそのパターニングに用いるマスク２０は、そのサイズが小さくなって所期のサイズ（図３に点線で図示）で形成されないことが起こり得る。
図４はメモリ素子を覆う絶縁層を形成した後の状態の一例を示す図である。図４には、絶縁層形成後の要部断面を模式的に図示している。
例えば上記図３（Ａ）〜図３（Ｃ）のようにメモリ素子１３が形成された後、図４に示すように、基板１１上に、メモリ素子１３を覆う絶縁層１２が形成される。
例えば上記図３（Ａ）〜図３（Ｃ）のようにメモリ素子１３が形成された後、図４に示すように、基板１１上に、メモリ素子１３を覆う絶縁層１２が形成される。
基板１１上のメモリ素子１３の側方に、別のメモリ素子が隣接して配置されない場合には、配置される場合に比べ、メモリ素子１３の側方に存在する絶縁層１２の体積が大きくなる。そのため、メモリ素子１３は、その側方に存在する絶縁層１２の影響、例えば熱処理時に発生して拡散し得る、絶縁層１２中の水分１２ａの影響（図４に太矢印で図示）を受け易くなり、その影響によって特性が劣化してしまうことが起こり得る。
これに対し、上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄではそれぞれ、基板１１上に、メモリ素子１３に隣接して、通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを配置する。通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、プロセス上、メモリ素子１３と共に基板１１上に形成することができる。通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを配置することで、メモリ素子１３を形成する際の、露光時の光の干渉による影響や、エッチング時のエッチャントの回り込みによる影響を抑え、一定サイズのメモリ素子１３を安定的に形成することが可能になる。更に、メモリ素子１３の側方に存在する絶縁層１２の体積を減らし、絶縁層１２からの水分１２ａの影響を抑え、メモリ素子１３の特性劣化を効果的に抑えることが可能になる。
このような一定サイズのメモリ素子１３の安定的な形成と、メモリ素子１３の特性劣化の効果的な抑制を可能にする通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、下部電極１４ａと上部電極１４ｃとを短絡させた構成とする。そして、上下のコンタクト１６とコンタクト１８との間を繋ぐ導通経路として利用する。これにより、メモリ素子１３の隣に、単なるダミーキャパシタを設ける場合に比べて、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄの素子レイアウト領域の有効利用や、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄのサイズ縮小化等を図ることが可能になる。
尚、上記図１及び図２では、コンタクト１５上にメモリ素子１３を配置し、コンタクト１６上に各通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを配置する、スタック構造を例示したが、スタック構造に限らず、プレーナ構造としてもよい。
プレーナ構造とする場合、コンタクト１５は、必ずしもメモリ素子１３の下部電極１３ａの下面に接続されることを要せず、コンタクト１６は、必ずしも各通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの下部電極１４ａの下面に接続されることを要しない。メモリ素子１３から側方へ引き出した下部電極１３ａの上面にコンタクトを設けたり、各通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄから側方へ引き出した下部電極１４ａの上面にコンタクトを設けたりすることもできる。
また、ここでは、メモリ素子１３として、ＦｅＲＡＭの強誘電体キャパシタを例に挙げたが、ＤＲＡＭの高誘電体キャパシタや常誘電体キャパシタでも、上記図３で述べたようなキャパシタサイズの変動、上記図４で述べたようなキャパシタ特性の劣化が起こり得る。ＤＲＡＭでも、そのキャパシタ（メモリ素子）の側方に隣接して、上記通電素子１４Ａ，１４Ｂ，１４Ｃ，１４Ｄのような構成を有する通電素子を配置することで、キャパシタのサイズ安定化や特性劣化の抑制等、上記同様の効果を得ることができる。
更に、上記手法は、ＦｅＲＡＭやＤＲＡＭのキャパシタに限らず、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）、ＳＴＴ−ＲＡＭ（Spin Transfer Torque - Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、ＣＢＲＡＭ（Conductive Bridging Random Access Memory）等、電流又は抵抗を読み取るメモリ素子にも、同様に適用可能である。即ち、このような各種メモリ素子の下部電極（又は配線）と上部電極（又は配線）とを、上記の例に従い、それらの間に介在される中間層を上部電極が貫通する形で短絡させたもの、或いは中間層の全部又は一部を除去する形で短絡させたものを、通電素子とする。このような通電素子を、メモリ素子に隣接させて配置することで、上記同様の効果を得ることが可能である。
以下、上記第１の実施の形態で述べたような手法について、ＦｅＲＡＭを例に、第２〜第６の実施の形態として、より詳細に説明する。
まず、第２の実施の形態について説明する。
まず、第２の実施の形態について説明する。
図５は第２の実施の形態に係る半導体装置の構成例を示す図である。図５には、第２の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図５に示す半導体装置１００Ａは、半導体基板２００、絶縁層３００、強誘電体キャパシタ４００、通電素子５００Ａ、絶縁層６００及び導体部を含む。
図５に示す半導体装置１００Ａは、半導体基板２００、絶縁層３００、強誘電体キャパシタ４００、通電素子５００Ａ、絶縁層６００及び導体部を含む。
ここで、強誘電体キャパシタ４００及び通電素子５００Ａはそれぞれ、半導体装置１００Ａ内に複数含まれ得る。図５には、２つの強誘電体キャパシタ４００と、１つの通電素子５００Ａとを例示している。半導体装置１００Ａは、強誘電体キャパシタ４００群が配置されるメモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２と、それらの間にあって通電素子５００Ａ群が配置される引き出し領域ＡＲ３とを有している。
引き出し領域ＡＲ３は、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に設けられるトランジスタ２２０、コンタクト７１０、コンタクト７３０、配線７５０等から引き出された引き出し導体を含む。図５には、このような引き出し領域ＡＲ３の引き出し導体として、コンタクト７２０、コンタクト７４０、コンタクト８２０及び配線８４０を例示している。これらの引き出し導体は、例えば、半導体装置１００Ａにおける信号遅延を低減する等の目的で設けられる。
半導体基板２００は、Ｓｉ基板等の半導体基板である。半導体基板２００には、ＳＴＩ（Shallow Trench Isolation）法や熱酸化法等を用いて素子分離領域２１０が設けられる。図５には、ＳＴＩ法を用いて形成された素子分離領域２１０を例示している。
半導体基板２００の、素子分離領域２１０で画定された素子領域には、トランジスタ２２０等の回路素子が設けられる。図５には、トランジスタ２２０の一例として、ＭＯＳ型電界効果トランジスタを例示している。トランジスタ２２０は、半導体基板２００上にゲート絶縁膜２２１を介して設けられたゲート電極２２２（ワード線）と、ゲート電極２２２両側の半導体基板２００内に設けられた不純物領域２２３及び不純物領域２２４とを有する。不純物領域２２３及び不純物領域２２４は、トランジスタ２２０のソース又はドレインとして機能する。
絶縁層３００は、半導体基板２００上に、それに設けられたトランジスタ２２０等の回路素子を覆うように、設けられる。絶縁層３００は、単層構造又は複数層の積層構造とされる。絶縁層３００には、ＳｉＯ、ＳｉＮ、ＳｉＯＮ等の材料が用いられる。
絶縁層３００内には、導体部が設けられる。導体部には、トランジスタ２２０のゲート電極２２２、不純物領域２２３及び不純物領域２２４に電気的に接続されるコンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０及び配線７５０が含まれる。図５には、不純物領域２２３及び不純物領域２２４に接続され、上方に延びる導体部を例示している。コンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０には、Ｗ等の導体材料が用いられる。配線７５０には、アルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム銅（ＡｌＣｕ）合金等の導体材料が用いられる。
このような基板（半導体基板２００及びその上の絶縁層３００）上の、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２にそれぞれ、強誘電体キャパシタ４００（群）が設けられ、引き出し領域ＡＲ３に、通電素子５００Ａ（群）が設けられる。
強誘電体キャパシタ４００は、絶縁層３００上に設けられた下部電極４１０（下部導体）と、下部電極４１０上方に設けられた上部電極４３０（上部導体）と、下部電極４１０と上部電極４３０との間に介在された中間層４２０とを有する。
強誘電体キャパシタ４００の下部電極４１０は、例えば、絶縁層３００上に設けられた窒化チタン（ＴｉＮ）等の下地導体膜、その下地導体膜上に設けられた窒化チタンアルミニウム（ＴｉＡｌＮ）等の酸化防止膜、その酸化防止膜上に設けられたＩｒ等の金属膜を含む。下部電極４１０の金属膜には、Ｉｒのほか、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）等の材料が用いられてもよい。
強誘電体キャパシタ４００の中間層４２０は、１層又は複数層のＰＺＴ等の強誘電体を含む。ＰＺＴには、ランタン（Ｌａ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等が添加されてもよい。中間層４２０の強誘電体には、ＰＺＴのほか、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9；ＳＢＴ）、タンタル酸ニオブ酸ストロンチウムビスマス（ＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9；ＳＢＴＮ）、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12；ＢＩＴ）、チタン酸ビスマスランタン（Ｂｉ3.25Ｌａ0.75Ｔｉ3Ｏ12；ＢＬＴ）、ビスマスフェライト（ＢｉＦｅＯ3；ＢＦＯ）等の材料が用いられてもよい。
強誘電体キャパシタ４００の上部電極４３０は、例えば、ＩｒＯとＩｒとの積層膜を含む。上部電極４３０には、ＩｒＯのほか、Ｉｒ、Ｒｈ、Ｐｄ、Ｒｕ、レニウム（Ｒｅ）及びオスミウム（Ｏｓ）や、それらの酸化物、ルテニウム酸ストロンチウム（ＳｒＲｕＯ3；ＳＲＯ）のような導電性酸化物等の材料が用いられてもよい。上部電極４３０の最上層には、Ｉｒのほか、Ｒｈ、Ｐｄ、Ｒｕ等の材料が用いられてもよい。
強誘電体キャパシタ４００は、例えば、半導体基板２００上の絶縁層３００内に設けられたコンタクト７３０上に設けられる。コンタクト７３０は、強誘電体キャパシタ４００の下部電極４１０下に接続される。
通電素子５００Ａは、絶縁層３００上に設けられた下部電極５１０（下部導体）と、下部電極５１０上方に設けられた上部電極５３０（上部導体）と、下部電極５１０と上部電極５３０との間に介在された中間層５２０とを有する。
例えば、通電素子５００Ａの下部電極５１０、中間層５２０及び上部電極５３０にはそれぞれ、強誘電体キャパシタ４００の下部電極４１０、中間層４２０及び上部電極４３０と同種の材料が用いられる。
通電素子５００Ａの下部電極５１０は、例えば、絶縁層３００上に設けられたＴｉＮ等の下地導体膜、その下地導体膜上に設けられたＴｉＡｌＮ等の酸化防止膜、その酸化防止膜上に設けられたＩｒ等の金属膜を含む。下部電極５１０の金属膜には、Ｉｒのほか、Ｒｈ、Ｐｄ、Ｒｕ等の材料が用いられてもよい。
通電素子５００Ａの中間層５２０は、１層又は複数層のＰＺＴ等の強誘電体を含む。中間層５２０の強誘電体には、ＰＺＴのほか、ＳＢＴ、ＳＢＴＮ、ＢＩＴ、ＢＬＴ、ＢＦＯ等の材料が用いられてもよい。
通電素子５００Ａの上部電極５３０は、例えば、ＩｒＯとＩｒとの積層膜を含む。上部電極５３０には、ＩｒＯのほか、Ｉｒ、Ｒｈ、Ｐｄ、Ｒｕ、Ｒｅ及びＯｓや、それらの酸化物、ＳＲＯのような導電性酸化物等の材料が用いられてもよい。上部電極５３０の最上層には、Ｉｒのほか、Ｒｈ、Ｐｄ、Ｒｕ等の材料が用いられてもよい。
通電素子５００Ａでは、その中間層５２０に貫通孔５２１が設けられる。上部電極５３０は、中間層５２０の上面及び貫通孔５２１内に設けられ、貫通孔５２１内に設けられる部位で、下部電極５１０と直接接触する。このように通電素子５００Ａでは、上部電極５３０と下部電極５１０とが直接接触され、短絡されている。通電素子５００Ａでは、上部電極５３０の、中間層５２０の上面上の部位と下部電極５１０とを繋ぐ短絡部（上部電極５３０の、貫通孔５２１内の部位）の周囲に、中間層５２０が設けられる。
通電素子５００Ａは、例えば、半導体基板２００上の絶縁層３００内に設けられたコンタクト７４０上に設けられる。コンタクト７４０は、通電素子５００Ａの下部電極５１０下に接続される。
絶縁層６００は、強誘電体キャパシタ４００及び通電素子５００Ａを覆うように、絶縁層３００上に設けられる。絶縁層６００は、単層構造又は複数層の積層構造とされる。絶縁層６００には、ＳｉＯ、ＳｉＮ、ＳｉＯＮ等の材料が用いられる。絶縁層６００を積層構造とする場合は、中間層に酸化アルミニウム（ＡｌＯ）等の水分のバリア膜が含まれてもよい。
絶縁層６００内及びその上面には、導体部が設けられる。この導体部には、強誘電体キャパシタ４００に電気的に接続されるコンタクト８１０及び配線８３０、並びに通電素子５００Ａに電気的に接続されるコンタクト８２０及び配線８４０が含まれる。
コンタクト８１０は、強誘電体キャパシタ４００の上部電極４３０上に接続される。配線８３０は、コンタクト８１０上に形成される。コンタクト８２０は、通電素子５００Ａの上部電極５３０上に接続される。配線８４０は、コンタクト８２０上に形成される。コンタクト８１０及びコンタクト８２０には、Ｗ等の導体材料が用いられる。配線８３０及び配線８４０には、Ａｌ、Ｃｕ、ＡｌＣｕ合金等の導体材料が用いられる。
半導体装置１００Ａでは、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に隣接する、それらの間の引き出し領域ＡＲ３に、下部電極５１０と上部電極５３０とを短絡させた通電素子５００Ａが配置される。このような下部電極５１０と上部電極５３０とを短絡させた通電素子５００Ａを介して、コンタクト７４０からコンタクト８２０への通電、或いはコンタクト８２０からコンタクト７４０への通電が行われる。
半導体装置１００Ａでは、このような通電素子５００Ａを、強誘電体キャパシタ４００に隣接して配置することで、一定サイズの強誘電体キャパシタ４００の安定的な形成と、強誘電体キャパシタ４００の特性劣化の効果的な抑制等を可能にしている。
尚、図５には、通電素子５００Ａが、コンタクト７４０及びコンタクト７２０を介して不純物領域２２３又は不純物領域２２４に電気的に接続される構成を例示した。このほか、通電素子５００Ａは、コンタクト７４０等を介してゲート電極２２２や配線７５０等の導体部に電気的に接続されてもよい。
ここで比較のため、別形態に係る半導体装置について述べる。
図６は別形態に係る半導体装置の構成例を示す図である。図６には、別形態に係る半導体装置の一例の要部断面を模式的に図示している。
図６は別形態に係る半導体装置の構成例を示す図である。図６には、別形態に係る半導体装置の一例の要部断面を模式的に図示している。
図６に示す半導体装置１００ａは、引き出し領域ＡＲ３に、強誘電体キャパシタ４００に隣接する通電素子５００Ａが設けられていない点で、上記第２の実施の形態に係る半導体装置１００Ａと相違する。図６に例示する半導体装置１００ａでは、強誘電体キャパシタ４００に隣接して、コンタクト７４０に接続されたコンタクト８２０ａが設けられ、このコンタクト８２０ａ上に配線８４０が設けられている。
このような半導体装置１００ａでは、次の図７及び図８に示すような不具合が生じる恐れがある。
図７は別形態に係る強誘電体キャパシタの形成工程の一例を示す図である。図７（Ａ）には、強誘電体キャパシタのパターニングに用いるマスクを形成した状態の一例の要部平面を模式的に図示し、図７（Ｂ）には、強誘電体キャパシタをパターニングした状態の一例の要部平面を模式的に図示している。
図７は別形態に係る強誘電体キャパシタの形成工程の一例を示す図である。図７（Ａ）には、強誘電体キャパシタのパターニングに用いるマスクを形成した状態の一例の要部平面を模式的に図示し、図７（Ｂ）には、強誘電体キャパシタをパターニングした状態の一例の要部平面を模式的に図示している。
メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の強誘電体キャパシタ４００の形成時には、絶縁層３００上に、下部電極４１０、中間層４２０及び上部電極４３０の各材料層が積層形成された後、図７（Ａ）に示すようなマスク９００が形成される。図７（Ａ）には、マスク９００下の層として、上部電極４３０の材料層である上部電極材料層９３０を図示している。尚、この形成工程は、上記図３（Ａ）及び図３（Ｂ）で述べた工程に対応する。
マスク９００は、絶縁層３００上に設ける各強誘電体キャパシタ４００の形成領域上にそれぞれ、設けられる。マスク９００は、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２にそれぞれ、例えば図７（Ａ）に示すように、平面視で縦横に整列させて配置される。このようなマスク９００の形成には、フォトリソグラフィ技術及びエッチング技術が用いられる。
半導体装置１００ａでは、メモリセルアレイ領域ＡＲ１とメモリセルアレイ領域ＡＲ２との間の引き出し領域ＡＲ３に強誘電体キャパシタ４００及び通電素子５００Ａが設けられない。そのため、引き出し領域ＡＲ３には、図７（Ａ）に示すように、マスク９００は形成されない。
所定の部位にマスク９００が形成された後、マスク９００が用いられて、マスク９００から露出する上部電極４３０、中間層４２０及び下部電極４１０の各材料層がエッチングにより除去され、パターニングされた強誘電体キャパシタ４００が得られる。
しかし、このような方法を用いて強誘電体キャパシタ４００を形成する場合、半導体装置１００ａでは、メモリセルアレイ領域ＡＲ１とメモリセルアレイ領域ＡＲ２との間に、引き出し領域ＡＲ３が設けられる。この引き出し領域ＡＲ３には強誘電体キャパシタ４００及び通電素子５００Ａが設けられないため、マスク９００も形成されない。その結果、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２には、マスク９００が密に並んで配置される一方、そのマスク９００の並びが引き出し領域ＡＲ３で途切れ、引き出し領域ＡＲ３でマスク９００が疎になるような配置となる。
このような配置のマスク９００が、フォトリソグラフィ技術及びエッチング技術が用いられて形成される。その場合、マスク９００を形成する領域の粗密、それに起因した露光時の光の干渉による影響により、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部のマスク９００のサイズが小さくなることが起こり得る。更に、マスク９００を用いたエッチング時にも、強誘電体キャパシタ４００の粗密に起因して、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００のサイズが小さくなることが起こり得る。
このように半導体装置１００ａでは、マスク９００及び強誘電体キャパシタ４００の粗密に起因して、図７（Ｂ）に示すように、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００が、そのサイズが小さくなって所期のサイズで形成されないことが起こり得る。メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に形成される強誘電体キャパシタ４００のサイズの均一性低下は、強誘電体キャパシタ４００の電気特性の均一性低下、半導体装置１００ａの性能、信頼性の低下を招く恐れがある。
また、図８は別形態に係る強誘電体キャパシタを覆う絶縁層を形成した後の状態の一例を示す図である。図８には、絶縁層形成後の要部断面を模式的に図示している。
例えば、上記図７（Ａ）及び図７（Ｂ）に示したような工程によって強誘電体キャパシタ４００が形成された後、強誘電体キャパシタ４００が覆われるように、絶縁層３００上に絶縁層６００が形成される。絶縁層６００は、例えば、テトラエトキシシラン（ＴＥＯＳ）等を用いたプラズマＣＶＤ法の成膜技術が用いられて形成される。絶縁層６００の形成後には、例えば、その内部に含まれ得る水分を除去するため、熱処理が行われる。
例えば、上記図７（Ａ）及び図７（Ｂ）に示したような工程によって強誘電体キャパシタ４００が形成された後、強誘電体キャパシタ４００が覆われるように、絶縁層３００上に絶縁層６００が形成される。絶縁層６００は、例えば、テトラエトキシシラン（ＴＥＯＳ）等を用いたプラズマＣＶＤ法の成膜技術が用いられて形成される。絶縁層６００の形成後には、例えば、その内部に含まれ得る水分を除去するため、熱処理が行われる。
この熱処理の際、半導体装置１００ａのように引き出し領域ＡＲ３に強誘電体キャパシタ４００及び通電素子５００Ａを設けない場合には、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００が、熱処理時に生じる水分６１０（図８に太矢印で図示）の影響を受け易い。即ち、メモリセルアレイ領域ＡＲ１内及びメモリセルアレイ領域ＡＲ２内に比べて、それらの間の引き出し領域ＡＲ３内では、絶縁層６００が占める体積が大きく、絶縁層６００から生じる水分６１０の量も多くなる。その結果、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００は、熱処理時に生じる水分６１０の影響を受け易くなる。
更に、半導体装置１００ａでは、絶縁層６００の形成後、引き出し領域ＡＲ３に対し、強誘電体キャパシタ４００の脇を通るようにコンタクトホールの形成が行われ、そのコンタクトホールへのコンタクト８２０ａの形成が行われ得る。この一連の工程の間も、絶縁層６００は加熱環境に曝されるため、それによって絶縁層６００から水分６１０が生じれば、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００は、その水分６１０の影響も受けることになる。
半導体装置１００ａでは、上記のような絶縁層６００からの水分６１０の影響により、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００の特性が劣化することが起こり得る。強誘電体キャパシタ４００の特性劣化は、半導体装置１００ａの性能、信頼性の低下を招く恐れがある。
このような半導体装置１００ａに対し、第２の実施の形態に係る半導体装置１００Ａでは、引き出し領域ＡＲ３に、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の強誘電体キャパシタ４００に隣接して、通電素子５００Ａを設ける。この通電素子５００Ａは、プロセス上、強誘電体キャパシタ４００と共に絶縁層３００上に形成することができる。
図９は第２の実施の形態に係る強誘電体キャパシタの形成工程の一例を示す図である。図９（Ａ）には、強誘電体キャパシタのパターニングに用いるマスクを形成した状態の一例の要部平面を模式的に図示し、図９（Ｂ）には、強誘電体キャパシタをパターニングした状態の一例の要部平面を模式的に図示している。尚、図９（Ｂ）では便宜上、強誘電体キャパシタと通電素子のうち、通電素子を太線で図示している。
第２の実施の形態に係る半導体装置１００Ａでは、図９（Ａ）に示すように、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２と共に、それらの間の引き出し領域ＡＲ３にも、マスク９００が形成される。そのため、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２と、引き出し領域ＡＲ３との間での、マスク９００の粗密が抑えられる。図９（Ａ）には、マスク９００下の層として、上部電極４３０及び上部電極５３０の材料層である上部電極材料層９３０を図示している。
これにより、上記半導体装置１００ａのようにマスク９００の並びが引き出し領域ＡＲ３で途切れるような配置（図７（Ａ））となること、マスク９００の配置に粗密が生じることを回避する。図９（Ａ）に示すように粗密を抑えてマスク９００が配置されることで、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部のマスク９００のサイズが、露光時の光の干渉による影響で小さくなることが抑えられる。更に、マスク９００を用いたエッチング時にも、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００のサイズが、小さくなることが抑えられる。
このように半導体装置１００Ａでは、強誘電体キャパシタ４００と共に、それに隣接して通電素子５００Ａを形成することで、マスク９００及び強誘電体キャパシタ４００の粗密を抑える。マスク９００及び強誘電体キャパシタ４００の粗密を抑えることで、図９（Ｂ）に示すように、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に形成される強誘電体キャパシタ４００のサイズの変動を抑え、サイズの均一化を図る。引き出し領域ＡＲ３に通電素子５００Ａを形成することで、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に、一定サイズの強誘電体キャパシタ４００を安定的に形成することが可能になる。その結果、強誘電体キャパシタ４００の電気特性の均一化を図り、高性能、高信頼性の半導体装置１００Ａを実現することが可能になる。
また、図１０は第２の実施の形態に係る強誘電体キャパシタを覆う絶縁層を形成した後の状態の一例を示す図である。図１０には、絶縁層形成後の要部平面を模式的に図示している。尚、図１０では便宜上、強誘電体キャパシタと通電素子のうち、通電素子を太線（点線）で図示している。
第２の実施の形態に係る半導体装置１００Ａでは、図１０に示すように、メモリセルアレイ領域ＡＲ１とメモリセルアレイ領域ＡＲ２との間の引き出し領域ＡＲ３に、通電素子５００Ａが設けられる。そのため、強誘電体キャパシタ４００及び通電素子５００Ａの形成後、それらを覆う絶縁層６００の形成、及びその後の熱処理が行われる際にも、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００の、絶縁層６００から生じる水分の影響が抑えられる。通電素子５００Ａが設けられることで、引き出し領域ＡＲ３内を占める絶縁層６００の体積が、通電素子５００Ａが設けられない場合に比べ、減少するためである。
通電素子５００Ａは、上記図５に示したように、上部電極５３０が、中間層５２０の貫通孔５２１内に設けられた部位を通じて、下部電極５１０に接触され、短絡される。このような通電素子５００Ａにより、上下のコンタクト７４０とコンタクト８２０との間が通電可能となる。即ち、通電素子５００Ａは、引き出し領域ＡＲ３の、上下方向の導通経路として利用される。通電素子５００Ａの上部電極５３０に接続されるコンタクト８２０は、隣接する強誘電体キャパシタ４００の上部電極４３０に接続されるコンタクト８１０と共に形成することができる。
半導体装置１００Ａでは、上記半導体装置１００ａのような強誘電体キャパシタ４００の脇を通るようなコンタクトホールの形成、そこへのコンタクト８２０ａの形成は行わないようにすることができる。このような点でも、半導体装置１００Ａでは、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の、引き出し領域ＡＲ３に近い端部の強誘電体キャパシタ４００の、絶縁層６００から生じる水分による特性劣化を抑えることが可能になっている。
このように半導体装置１００Ａでは、強誘電体キャパシタ４００と共に、それに隣接して通電素子５００Ａを形成することで、それらの粗密を抑える。これにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に形成される強誘電体キャパシタ４００の、絶縁層６００中の水分による特性劣化を抑えることが可能になり、高性能、高信頼性の半導体装置１００Ａを実現することが可能になる。
続いて、上記のような構成を有する半導体装置１００Ａの形成方法の一例について、図１１〜図１６及び上記図５を参照して説明する。
図１１〜図１６は第２の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第２の実施の形態に係る半導体装置の各形成工程について順に説明する。
図１１〜図１６は第２の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第２の実施の形態に係る半導体装置の各形成工程について順に説明する。
図１１は第２の実施の形態に係る下部電極材料層形成工程の要部断面模式図である。
まず、図１１に示すような、素子分離領域２１０、及びトランジスタ２２０等の回路素子が設けられた半導体基板２００が準備される。このような半導体基板２００上に、コンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０及び配線７５０、並びに絶縁層３００が形成される。
まず、図１１に示すような、素子分離領域２１０、及びトランジスタ２２０等の回路素子が設けられた半導体基板２００が準備される。このような半導体基板２００上に、コンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０及び配線７５０、並びに絶縁層３００が形成される。
例えば、半導体基板２００上に絶縁層３００の下層部が形成され、その絶縁層３００の下層部を貫通し所定の導体部に接続されるコンタクト７１０及びコンタクト７２０が形成される。一部のコンタクト７１０上には、配線７５０が形成される。更に、絶縁層３００の上層部が形成され、その絶縁層３００の上層部を貫通し所定のコンタクト７１０に接続されるコンタクト７３０及びコンタクト７４０が形成される。例えば、このような工程により、半導体基板２００上に、コンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０及び配線７５０、並びに絶縁層３００が形成される。
このような基板（半導体基板２００及びその上の絶縁層３００）上に、図１１に示すように、上記強誘電体キャパシタ４００の下部電極４１０、及び上記通電素子５００Ａの下部電極５１０の材料層である下部電極材料層１１００（下部導体材料層）が形成される。下部電極材料層１１００は、例えば、膜厚１００ｎｍ程度で形成される。
下部電極材料層１１００は、例えば、次のように形成される。
まず、絶縁層３００の表面に対し、アンモニア（ＮＨ3）プラズマ処理が行われ、その後、スパッタ法により、Ｔｉ膜が形成される。このようにＮＨ3プラズマ処理後にＴｉ膜が形成されることで、所定の結晶面（例えば（００２）面）に優先配向されたＴｉ膜が形成される。Ｔｉ膜の形成後、窒素（Ｎ2）雰囲気中で熱処理が行われ、Ｔｉ膜が窒化される。これにより、所定の結晶面（例えば（１１１）面）に優先配向されたＴｉＮ膜が、下地導体膜として形成される。このＴｉＮの下地導体膜上に、スパッタ法により、ＴｉＡｌＮで酸化防止膜が形成される。次いで、ＴｉＡｌＮの酸化防止膜上に、スパッタ法により、ＩｒＯとＩｒとの積層膜が形成される。例えば、このようにして基板上に、所定の膜厚の下部電極材料層１１００が形成される。
まず、絶縁層３００の表面に対し、アンモニア（ＮＨ3）プラズマ処理が行われ、その後、スパッタ法により、Ｔｉ膜が形成される。このようにＮＨ3プラズマ処理後にＴｉ膜が形成されることで、所定の結晶面（例えば（００２）面）に優先配向されたＴｉ膜が形成される。Ｔｉ膜の形成後、窒素（Ｎ2）雰囲気中で熱処理が行われ、Ｔｉ膜が窒化される。これにより、所定の結晶面（例えば（１１１）面）に優先配向されたＴｉＮ膜が、下地導体膜として形成される。このＴｉＮの下地導体膜上に、スパッタ法により、ＴｉＡｌＮで酸化防止膜が形成される。次いで、ＴｉＡｌＮの酸化防止膜上に、スパッタ法により、ＩｒＯとＩｒとの積層膜が形成される。例えば、このようにして基板上に、所定の膜厚の下部電極材料層１１００が形成される。
図１２は第２の実施の形態に係る強誘電体材料層形成工程の要部断面模式図である。
下部電極材料層１１００の形成後、図１２に示すように、下部電極材料層１１００上に、上記強誘電体キャパシタ４００の中間層４２０及び上記通電素子５００Ａの中間層５２０の材料層である強誘電体材料層１２００（中間層材料層）が形成される。強誘電体材料層１２００として、例えば、ＰＺＴ層が形成される。強誘電体材料層１２００は、例えば膜厚８５ｎｍ±２５ｎｍ程度で形成される。
下部電極材料層１１００の形成後、図１２に示すように、下部電極材料層１１００上に、上記強誘電体キャパシタ４００の中間層４２０及び上記通電素子５００Ａの中間層５２０の材料層である強誘電体材料層１２００（中間層材料層）が形成される。強誘電体材料層１２００として、例えば、ＰＺＴ層が形成される。強誘電体材料層１２００は、例えば膜厚８５ｎｍ±２５ｎｍ程度で形成される。
強誘電体材料層１２００としてＰＺＴ層を形成する場合、ＰＺＴ層は、例えば、次のように形成される。
まず、Ｐｂ原料としてビスジピバロイルメタネート鉛（Ｐｂ（ＤＰＭ）2）等、Ｚｒ原料としてテトラキスジメチルへプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）4）等、Ｔｉ原料としてビスイソプロポキシビスジピバロイルメタネートチタン（Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2）等、溶媒としてテトラヒドロフラン（ＴＨＦ）等が準備される。これらの原料及び溶媒が用いられ、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、下部電極材料層１１００上に、下部電極材料層１１００の配向性に基づいて所定の結晶面に優先配向された、所定の膜厚のＰＺＴ層が形成される。このＰＺＴ層の形成過程において、例えば溶媒成分により、先に形成した下部電極材料層１１００のＩｒＯは還元され得る。尚、このＰＺＴ層の形成後、更に、スパッタ法又はＭＯＣＶＤ法により、ＰＺＴ層が形成されてもよい。このようにすると、より平坦な強誘電体材料層１２００を得ることが可能になる。例えば、このようにして下部電極材料層１１００上に、ＰＺＴ層の強誘電体材料層１２００が形成される。
まず、Ｐｂ原料としてビスジピバロイルメタネート鉛（Ｐｂ（ＤＰＭ）2）等、Ｚｒ原料としてテトラキスジメチルへプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）4）等、Ｔｉ原料としてビスイソプロポキシビスジピバロイルメタネートチタン（Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2）等、溶媒としてテトラヒドロフラン（ＴＨＦ）等が準備される。これらの原料及び溶媒が用いられ、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、下部電極材料層１１００上に、下部電極材料層１１００の配向性に基づいて所定の結晶面に優先配向された、所定の膜厚のＰＺＴ層が形成される。このＰＺＴ層の形成過程において、例えば溶媒成分により、先に形成した下部電極材料層１１００のＩｒＯは還元され得る。尚、このＰＺＴ層の形成後、更に、スパッタ法又はＭＯＣＶＤ法により、ＰＺＴ層が形成されてもよい。このようにすると、より平坦な強誘電体材料層１２００を得ることが可能になる。例えば、このようにして下部電極材料層１１００上に、ＰＺＴ層の強誘電体材料層１２００が形成される。
また、強誘電体材料層１２００としてＢＩＴ層を形成する場合、ＢＩＴ層は、例えば、次のように形成される。
まず、Ｂｉ原料としてターシャリーアミルエーテルビスマス（Ｂｉ（ＯｔＡｍ）3）やトリフェニルビスマス（ＢｉＰｈ3）等、Ｔｉ原料としてＴｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2等、溶媒としてＴＨＦ等が準備される。これらの原料及び溶媒が用いられ、ＭＯＣＶＤ法により、ＢＩＴ層が形成される。ＭＯＣＶＤ法のほか、スパッタ法が用いられてもよい。形成されたＢＩＴ層の熱処理により、層状ペロブスカイト構造を有する多結晶のＢＩＴ層が形成される。熱処理は、例えば、常圧、酸素（Ｏ2）雰囲気で昇温することで行われる。例えば、このようにして下部電極材料層１１００上に、ＢＩＴ層の強誘電体材料層１２００が形成される。
まず、Ｂｉ原料としてターシャリーアミルエーテルビスマス（Ｂｉ（ＯｔＡｍ）3）やトリフェニルビスマス（ＢｉＰｈ3）等、Ｔｉ原料としてＴｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2等、溶媒としてＴＨＦ等が準備される。これらの原料及び溶媒が用いられ、ＭＯＣＶＤ法により、ＢＩＴ層が形成される。ＭＯＣＶＤ法のほか、スパッタ法が用いられてもよい。形成されたＢＩＴ層の熱処理により、層状ペロブスカイト構造を有する多結晶のＢＩＴ層が形成される。熱処理は、例えば、常圧、酸素（Ｏ2）雰囲気で昇温することで行われる。例えば、このようにして下部電極材料層１１００上に、ＢＩＴ層の強誘電体材料層１２００が形成される。
図１３は第２の実施の形態に係る貫通孔形成工程の要部断面模式図である。
強誘電体材料層１２００の形成後、図１３に示すように、引き出し領域ＡＲ３の強誘電体材料層１２００に、下部電極材料層１１００に達する貫通孔５２１（凹部）が形成される。貫通孔５２１は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成される。
強誘電体材料層１２００の形成後、図１３に示すように、引き出し領域ＡＲ３の強誘電体材料層１２００に、下部電極材料層１１００に達する貫通孔５２１（凹部）が形成される。貫通孔５２１は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成される。
貫通孔５２１は、後述する上部電極材料層１３００の形成時に、その上部電極材料層１３００の一部が貫通孔５２１内に形成され、且つ、当該一部が下部電極材料層１１００に接触されるような開口サイズで、形成される。
図１４は第２の実施の形態に係る上部電極材料層形成工程の要部断面模式図である。
貫通孔５２１の形成後、図１４に示すように、強誘電体材料層１２００上に、上記強誘電体キャパシタ４００の上部電極４３０及び上記通電素子５００Ａの上部電極５３０の材料層である上部電極材料層１３００（上部導体材料層）が形成される。
貫通孔５２１の形成後、図１４に示すように、強誘電体材料層１２００上に、上記強誘電体キャパシタ４００の上部電極４３０及び上記通電素子５００Ａの上部電極５３０の材料層である上部電極材料層１３００（上部導体材料層）が形成される。
上部電極材料層１３００は、例えば、次のように形成される。
まず、スパッタ法により、強誘電体材料層１２００の上面及び貫通孔５２１内に、所定の組成のＩｒＯ膜が形成される。その後、熱処理が行われる。この熱処理は、強誘電体材料層１２００の結晶化、酸素欠損の補償、ＩｒＯ膜形成時のダメージ回復等の目的で行われる。次いで、スパッタ法により、所定の組成のＩｒＯ膜が形成され、更に水素バリア兼導電性向上目的でＩｒ膜が形成される。例えば、このようにして強誘電体材料層１２００上に、Ｉｒ／ＩｒＯ／ＩｒＯ積層構造の上部電極材料層１３００が形成される。
まず、スパッタ法により、強誘電体材料層１２００の上面及び貫通孔５２１内に、所定の組成のＩｒＯ膜が形成される。その後、熱処理が行われる。この熱処理は、強誘電体材料層１２００の結晶化、酸素欠損の補償、ＩｒＯ膜形成時のダメージ回復等の目的で行われる。次いで、スパッタ法により、所定の組成のＩｒＯ膜が形成され、更に水素バリア兼導電性向上目的でＩｒ膜が形成される。例えば、このようにして強誘電体材料層１２００上に、Ｉｒ／ＩｒＯ／ＩｒＯ積層構造の上部電極材料層１３００が形成される。
強誘電体材料層１２００の貫通孔５２１は、このようにして上部電極材料層１３００によって埋め込まれる。上部電極材料層１３００の、貫通孔５２１内に形成された部位は、下部電極材料層１１００と接触される。上部電極材料層１３００と下部電極材料層１１００とは、強誘電体材料層１２００の貫通孔５２１の部位で短絡される。
図１５は第２の実施の形態に係るパターニング工程の要部断面模式図である。
上部電極材料層１３００の形成後、図１５に示すように、上部電極材料層１３００、強誘電体材料層１２００及び下部電極材料層１１００のパターニング（加工）が行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ａが形成される。
上部電極材料層１３００の形成後、図１５に示すように、上部電極材料層１３００、強誘電体材料層１２００及び下部電極材料層１１００のパターニング（加工）が行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ａが形成される。
上部電極材料層１３００、強誘電体材料層１２００及び下部電極材料層１１００のパターニングは、例えば、次のように行われる。
まず、上部電極材料層１３００上に、スパッタ法により、ＴｉＮ又はＴｉＡｌＮの第１のマスク層が形成され、その上に、ＴＥＯＳガスを用いたＣＶＤ法により、ＳｉＯの第２のマスク層が形成される。次いで、フォトリソグラフィ技術及びエッチング技術により、強誘電体キャパシタ４００及び通電素子５００Ａを形成する領域を覆うように、ＳｉＯの第２のマスク層がエッチングによりパターニングされる。この第２のマスク層が用いられ、ＴｉＮ等の第１のマスク層がエッチングによりパターニングされる。これにより、第１のマスク層と第２のマスク層とが積層されたハードマスクが形成される。
まず、上部電極材料層１３００上に、スパッタ法により、ＴｉＮ又はＴｉＡｌＮの第１のマスク層が形成され、その上に、ＴＥＯＳガスを用いたＣＶＤ法により、ＳｉＯの第２のマスク層が形成される。次いで、フォトリソグラフィ技術及びエッチング技術により、強誘電体キャパシタ４００及び通電素子５００Ａを形成する領域を覆うように、ＳｉＯの第２のマスク層がエッチングによりパターニングされる。この第２のマスク層が用いられ、ＴｉＮ等の第１のマスク層がエッチングによりパターニングされる。これにより、第１のマスク層と第２のマスク層とが積層されたハードマスクが形成される。
次いで、形成されたハードマスクが用いられ、ハードマスクで覆われていない部位の上部電極材料層１３００、強誘電体材料層１２００、及び下部電極材料層１１００（酸化防止膜及び下地導体膜を除く）がエッチングによりパターニングされる。例えば、臭化水素（ＨＢｒ）、Ｏ2、アルゴン（Ａｒ）及びパーフルオロシクロブタン（Ｃ4Ｆ8）の混合ガスをエッチングガスとするプラズマエッチングにより、上部電極材料層１３００、強誘電体材料層１２００及び下部電極材料層１１００がエッチングされる。次いで、ハードマスクの第２のマスク層（上層）が除去され、残る第１のマスク層（下層）が用いられて、下部電極材料層１１００の酸化防止膜及び下地導体膜が除去される。その後、第１のマスク層も除去される。
これにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ａが形成される。
メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２には、下部電極材料層１１００、強誘電体材料層１２００及び上部電極材料層１３００が加工された下部電極４１０、中間層４２０及び上部電極４３０を有する強誘電体キャパシタ４００が形成される。
メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２には、下部電極材料層１１００、強誘電体材料層１２００及び上部電極材料層１３００が加工された下部電極４１０、中間層４２０及び上部電極４３０を有する強誘電体キャパシタ４００が形成される。
引き出し領域ＡＲ３には、下部電極材料層１１００、強誘電体材料層１２００及び上部電極材料層１３００が加工された下部電極５１０、中間層５２０及び上部電極５３０を有し、下部電極５１０と上部電極５３０とが短絡された通電素子５００Ａが形成される。
ここでは引き出し領域ＡＲ３に通電素子５００Ａを形成しているため、ハードマスクの配置の粗密が抑えられ、ハードマスクを用いたパターニングにより形成される強誘電体キャパシタ４００のサイズの変動、不均一化が抑えられる。その結果、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２には、一定サイズの強誘電体キャパシタ４００が安定的に形成される。
尚、強誘電体キャパシタ４００及び通電素子５００Ａの形成後、それらを覆うように、酸化アルミニウム（ＡｌＯ）等の保護膜が形成されてもよい。このような保護膜は、例えば、スパッタ法やＭＯＣＶＤ法により形成される。保護膜を設けることで、強誘電体キャパシタ４００（及び通電素子５００Ａ）が水分から効果的に保護されるようになる。
図１６は第２の実施の形態に係る絶縁層及びコンタクト形成工程の要部断面模式図である。
強誘電体キャパシタ４００及び通電素子５００Ａの形成後、図１６に示すように、絶縁層６００が形成される。形成された絶縁層６００内には、強誘電体キャパシタ４００の上部電極４３０に接続されるコンタクト８１０が形成され、通電素子５００Ａの上部電極５３０に接続されるコンタクト８２０が形成される。
強誘電体キャパシタ４００及び通電素子５００Ａの形成後、図１６に示すように、絶縁層６００が形成される。形成された絶縁層６００内には、強誘電体キャパシタ４００の上部電極４３０に接続されるコンタクト８１０が形成され、通電素子５００Ａの上部電極５３０に接続されるコンタクト８２０が形成される。
例えば、まず、絶縁層３００上に、強誘電体キャパシタ４００及び通電素子５００Ａを覆うように、絶縁層６００が形成される。形成された絶縁層６００に対し、強誘電体キャパシタ４００の上部電極４３０及び通電素子５００Ａの上部電極５３０に通じるコンタクトホールが形成される。形成されたコンタクトホールに、例えばＴｉＮ等のバリア膜（グルー膜）を介して、Ｗ等の導体材料が埋め込まれる。これにより、強誘電体キャパシタ４００の上部電極４３０に接続されるコンタクト８１０、及び通電素子５００Ａの上部電極５３０に接続されるコンタクト８２０が形成される。
このような絶縁層６００並びにコンタクト８１０及びコンタクト８２０の形成過程において、絶縁層６００の形成後、絶縁層６００へのコンタクトホールの形成後には、絶縁層６００に含まれる水分を除去するために、熱処理が行われ得る。ここでは引き出し領域ＡＲ３に通電素子５００Ａを形成しているため、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２の強誘電体キャパシタ４００に対する、絶縁層６００からの水分の影響が抑えられる。その結果、強誘電体キャパシタ４００の水分による特性劣化が効果的に抑えられる。
コンタクト８１０及びコンタクト８２０の形成後は、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２のコンタクト８１０上に配線８３０が形成され、引き出し領域ＡＲ３のコンタクト８２０上に配線８４０が形成される。例えば、スパッタ法により、ＴｉＮ／Ｔｉ積層膜、ＡｌＣｕ合金膜、ＴｉＮ／Ｔｉ積層膜が順次形成され、それがパターニングされることによって、配線８３０及び配線８４０が形成される。これにより、上記図５に示したような構成を有する半導体装置１００Ａが得られる。
更に上層にコンタクト及び配線を形成する場合には、図１６の例に従って絶縁層及びコンタクトを形成し、その上に配線を形成する処理を、繰り返し行うようにすればよい。
以上説明したように、第２の実施の形態に係る半導体装置１００Ａでは、強誘電体キャパシタ４００が配置されるメモリセルアレイ領域ＡＲ１とメモリセルアレイ領域ＡＲ２との間の引き出し領域ＡＲ３に、通電素子５００Ａが配置される。引き出し領域ＡＲ３に通電素子５００Ａが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、絶縁層６００からの水分による強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ａが実現される。
以上説明したように、第２の実施の形態に係る半導体装置１００Ａでは、強誘電体キャパシタ４００が配置されるメモリセルアレイ領域ＡＲ１とメモリセルアレイ領域ＡＲ２との間の引き出し領域ＡＲ３に、通電素子５００Ａが配置される。引き出し領域ＡＲ３に通電素子５００Ａが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、絶縁層６００からの水分による強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ａが実現される。
次に、第３の実施の形態について説明する。
図１７は第３の実施の形態に係る半導体装置の構成例を示す図である。図１７には、第３の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図１７は第３の実施の形態に係る半導体装置の構成例を示す図である。図１７には、第３の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図１７に示す半導体装置１００Ｂは、有底孔５２２（凹部）が設けられた中間層５２０を有する通電素子５００Ｂが設けられている点で、上記第２の実施の形態に係る半導体装置１００Ａと相違する。
半導体装置１００Ｂでは、上部電極５３０の一部が、中間層５２０の有底孔５２２内に形成され、当該一部が、有底孔５２２の底部の中間層５２０を介して、下部電極５１０と短絡（低抵抗で接続）される。有底孔５２２の底部における中間層５２０の厚さＴ３は、半導体装置１００Ｂの動作時に印加される電界によって下部電極５１０と上部電極５３０との間が導通するような厚さとされる。
半導体装置１００Ｂでは、強誘電体キャパシタ４００に隣接して通電素子５００Ｂが配置されることで、露光やエッチングの粗密依存が抑えられ、強誘電体キャパシタ４００のサイズの均一化が図られる。また、絶縁層６００からの水分の影響が抑えられ、強誘電体キャパシタ４００の特性劣化が抑えられる。
尚、通電素子５００Ｂは、図１７のようにコンタクト７４０及びコンタクト７２０を介して不純物領域２２３又は不純物領域２２４に電気的に接続されるほか、コンタクト７４０等を介してゲート電極２２２や配線７５０等の導体部に電気的に接続されてもよい。
上記のような構成を有する半導体装置１００Ｂの形成方法の一例について、図１８〜図２１及び上記図１７、並びに上記図１１〜図１３を参照して、説明する。
図１８〜図２１は第３の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第３の実施の形態に係る半導体装置の各形成工程について順に説明する。
図１８〜図２１は第３の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第３の実施の形態に係る半導体装置の各形成工程について順に説明する。
まず、上記半導体装置１００Ａ（第２の実施の形態）の形成方法について述べた図１１〜図１３の工程が実施される。即ち、トランジスタ２２０等が設けられた半導体基板２００上に、コンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０及び配線７５０、並びに絶縁層３００が設けられ、絶縁層３００上に下部電極材料層１１００が形成される（図１１）。次いで、下部電極材料層１１００上に強誘電体材料層１２００が形成され（図１２）、引き出し領域ＡＲ３の強誘電体材料層１２００に貫通孔５２１が形成される（図１３）。
図１８は第３の実施の形態に係る強誘電体材料層形成工程の要部断面模式図である。
上記のように強誘電体材料層１２００の貫通孔５２１の形成まで行った後（図１１〜図１３）、図１８に示すように、貫通孔５２１を形成した強誘電体材料層（第１の強誘電体材料層）１２００上に、第２の強誘電体材料層１２１０（中間層材料層）が形成される。
上記のように強誘電体材料層１２００の貫通孔５２１の形成まで行った後（図１１〜図１３）、図１８に示すように、貫通孔５２１を形成した強誘電体材料層（第１の強誘電体材料層）１２００上に、第２の強誘電体材料層１２１０（中間層材料層）が形成される。
第２の強誘電体材料層１２１０は、例えば、スパッタ法又はＭＯＣＶＤ法により、第１の強誘電体材料層１２００の上面及び貫通孔５２１の内面（貫通孔５２１から露出する下部電極材料層１１００上を含む）に形成される。第２の強誘電体材料層１２１０には、例えば、第１の強誘電体材料層１２００と同種の材料が用いられる。尚、第２の強誘電体材料層１２１０には、第１の強誘電体材料層１２００とは異種の材料が用いられてもよい。第２の強誘電体材料層１２１０は、貫通孔５２１の底部に形成される部位が、当該部位を介して配置される下部電極材料層１１００と後述する上部電極材料層１３００とが所定の電界印加時に導通するような厚さＴ３となるように、形成される。
このように第２の強誘電体材料層１２１０が第１の強誘電体材料層１２００上に形成されることで、有底孔５２２を有する強誘電体材料層１２２０（中間層材料層）が形成される。第１の強誘電体材料層１２００上に第２の強誘電体材料層１２１０が形成されることで、貫通孔５２１の形成時に第１の強誘電体材料層１２００の表面に生じ得るダメージが消失又は軽減され、平坦性、結晶性、配向性の良好な強誘電体材料層１２２０が得られる。
図１９は第３の実施の形態に係る上部電極材料層形成工程の要部断面模式図である。
有底孔５２２を有する強誘電体材料層１２２０（第１の強誘電体材料層１２００及び第２の強誘電体材料層１２１０）の形成後、図１９に示すように、強誘電体材料層１２２０上に、上部電極材料層１３００が形成される。
有底孔５２２を有する強誘電体材料層１２２０（第１の強誘電体材料層１２００及び第２の強誘電体材料層１２１０）の形成後、図１９に示すように、強誘電体材料層１２２０上に、上部電極材料層１３００が形成される。
上部電極材料層１３００は、強誘電体材料層１２２０の上面及び有底孔５２２内に形成される。上部電極材料層１３００の形成は、例えば、上記第２の実施の形態（図１４）で述べたのと同様に行われる。上部電極材料層１３００の、有底孔５２２内に形成された部位は、有底孔５２２の底部に形成された第２の強誘電体材料層１２１０を介して、下部電極材料層１１００と短絡される。
また、前述のように強誘電体材料層１２２０は、貫通孔５２１を形成した第１の強誘電体材料層１２００上に第２の強誘電体材料層１２１０が形成されて得られるため、良好な平坦性、結晶性、配向性を有する。これにより、強誘電体材料層１２２０との界面状態が良好な上部電極材料層１３００が形成される。
図２０は第３の実施の形態に係るパターニング工程の要部断面模式図である。
上部電極材料層１３００の形成後、図２０に示すように、上部電極材料層１３００、強誘電体材料層１２２０及び下部電極材料層１１００のパターニングが行われる。このパターニングは、例えば、上記第２の実施の形態（図１５）で述べたのと同様に行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ｂが形成される。
上部電極材料層１３００の形成後、図２０に示すように、上部電極材料層１３００、強誘電体材料層１２２０及び下部電極材料層１１００のパターニングが行われる。このパターニングは、例えば、上記第２の実施の形態（図１５）で述べたのと同様に行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ｂが形成される。
メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２には、下部電極材料層１１００、強誘電体材料層１２２０及び上部電極材料層１３００が加工された下部電極４１０、中間層４２０及び上部電極４３０を有する強誘電体キャパシタ４００が形成される。中間層４２０となる強誘電体材料層１２２０は、貫通孔５２１を形成した第１の強誘電体材料層１２００上に第２の強誘電体材料層１２１０を設けた構造としている。そのため、上部電極４３０と中間層４２０との界面状態が良好で、特性の良好な強誘電体キャパシタ４００が得られる。
引き出し領域ＡＲ３には、下部電極材料層１１００、強誘電体材料層１２２０及び上部電極材料層１３００が加工された下部電極５１０、中間層５２０及び上部電極５３０を有する通電素子５００Ｂが形成される。通電素子５００Ｂの下部電極５１０と上部電極５３０とは、中間層５２０の一部（第２の強誘電体材料層１２１０）を介して短絡される。
強誘電体キャパシタ４００に隣接して通電素子５００Ｂが設けられることで、強誘電体キャパシタ４００のサイズの変動、不均一化が抑えられ、一定サイズの強誘電体キャパシタ４００が安定的に形成される。
尚、強誘電体キャパシタ４００及び通電素子５００Ｂの形成後、それらを覆うようにＡｌＯ等の保護膜が形成されてもよい。
図２１は第３の実施の形態に係る絶縁層及びコンタクト形成工程の要部断面模式図である。
図２１は第３の実施の形態に係る絶縁層及びコンタクト形成工程の要部断面模式図である。
強誘電体キャパシタ４００及び通電素子５００Ｂの形成後、図２１に示すように、絶縁層６００が形成され、その絶縁層６００内に、上部電極４３０に接続されるコンタクト８１０、及び上部電極５３０に接続されるコンタクト８２０が形成される。絶縁層６００並びにコンタクト８１０及びコンタクト８２０の形成は、例えば、上記第２の実施の形態（図１６）で述べたのと同様に行われる。
強誘電体キャパシタ４００に隣接して通電素子５００Ｂが設けられることで、強誘電体キャパシタ４００に対する、絶縁層６００からの水分の影響が抑えられ、強誘電体キャパシタ４００の特性劣化が効果的に抑えられる。
コンタクト８１０及びコンタクト８２０の形成後は、コンタクト８１０上に配線８３０が形成され、コンタクト８２０上に配線８４０が形成される。配線８３０及び配線８４０の形成は、例えば、上記第２の実施の形態で述べたのと同様に行われる。これにより、上記図１７に示したような構成を有する半導体装置１００Ｂが得られる。
更に上層にコンタクト及び配線を形成する場合には、図２１の例に従って絶縁層及びコンタクトを形成し、その上に配線を形成する処理を、繰り返し行うようにすればよい。
以上説明したように、この第３の実施の形態に係る半導体装置１００Ｂでも、上記第２の実施の形態に係る半導体装置１００Ａと同様の効果が得られる。即ち、通電素子５００Ｂが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｂが実現される。
以上説明したように、この第３の実施の形態に係る半導体装置１００Ｂでも、上記第２の実施の形態に係る半導体装置１００Ａと同様の効果が得られる。即ち、通電素子５００Ｂが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｂが実現される。
次に、第４の実施の形態について説明する。
図２２は第４の実施の形態に係る半導体装置の構成例を示す図である。図２２には、第４の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図２２は第４の実施の形態に係る半導体装置の構成例を示す図である。図２２には、第４の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図２２に示す半導体装置１００Ｃは、下部電極５１０上に上部電極５３０が直接積層された通電素子５００Ｃが設けられている点で、上記第２の実施の形態に係る半導体装置１００Ａ、上記第３の実施の形態に係る半導体装置１００Ｂと相違する。
半導体装置１００Ｃでは、強誘電体キャパシタ４００に隣接して通電素子５００Ｃが配置されることで、露光やエッチングの粗密依存が抑えられ、強誘電体キャパシタ４００のサイズの均一化が図られる。また、絶縁層６００からの水分の影響が抑えられ、強誘電体キャパシタ４００の特性劣化が抑えられる。
尚、通電素子５００Ｃは、図２２のようにコンタクト７４０及びコンタクト７２０を介して不純物領域２２３又は不純物領域２２４に電気的に接続されるほか、コンタクト７４０等を介してゲート電極２２２や配線７５０等の導体部に電気的に接続されてもよい。
上記のような構成を有する半導体装置１００Ｃの形成方法の一例について、図２３〜図２６及び上記図２２、並びに上記図１１及び図１２を参照して、説明する。
図２３〜図２６は第４の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第４の実施の形態に係る半導体装置の各形成工程について順に説明する。
図２３〜図２６は第４の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第４の実施の形態に係る半導体装置の各形成工程について順に説明する。
まず、上記半導体装置１００Ａ（第２の実施の形態）の形成方法について述べた図１１及び図１２の工程が実施される。即ち、トランジスタ２２０等が設けられた半導体基板２００上に、コンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０及び配線７５０、並びに絶縁層３００が設けられ、絶縁層３００上に下部電極材料層１１００が形成される（図１１）。次いで、下部電極材料層１１００上に強誘電体材料層１２００が形成される（図１２）。
図２３は第４の実施の形態に係る強誘電体材料層除去工程の要部断面模式図である。
強誘電体材料層１２００の形成後、図２３に示すように、引き出し領域ＡＲ３の強誘電体材料層１２００が除去され、強誘電体材料層１２００に、下部電極材料層１１００に達する貫通孔５２３（凹部）が形成される。強誘電体材料層１２００の貫通孔５２３は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成される。
強誘電体材料層１２００の形成後、図２３に示すように、引き出し領域ＡＲ３の強誘電体材料層１２００が除去され、強誘電体材料層１２００に、下部電極材料層１１００に達する貫通孔５２３（凹部）が形成される。強誘電体材料層１２００の貫通孔５２３は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成される。
図２４は第４の実施の形態に係る上部電極材料層形成工程の要部断面模式図である。
貫通孔５２３の形成後、図２４に示すように、強誘電体材料層１２００上に、上部電極材料層１３００が形成される。
貫通孔５２３の形成後、図２４に示すように、強誘電体材料層１２００上に、上部電極材料層１３００が形成される。
上部電極材料層１３００は、強誘電体材料層１２００の上面及び貫通孔５２３内に形成される。上部電極材料層１３００の形成は、例えば、上記第２の実施の形態（図１４）で述べたのと同様に行われる。引き出し領域ＡＲ３では、上部電極材料層１３００と下部電極材料層１１００とが直接接触される。
図２５は第４の実施の形態に係るパターニング工程の要部断面模式図である。
上部電極材料層１３００の形成後、図２５に示すように、上部電極材料層１３００、強誘電体材料層１２００及び下部電極材料層１１００のパターニングが行われる。このパターニングは、例えば、上記第２の実施の形態（図１５）で述べたのと同様に行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ｃが形成される。
上部電極材料層１３００の形成後、図２５に示すように、上部電極材料層１３００、強誘電体材料層１２００及び下部電極材料層１１００のパターニングが行われる。このパターニングは、例えば、上記第２の実施の形態（図１５）で述べたのと同様に行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ｃが形成される。
メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２には、下部電極材料層１１００、強誘電体材料層１２００及び上部電極材料層１３００が加工された下部電極４１０、中間層４２０及び上部電極４３０を有する強誘電体キャパシタ４００が形成される。
引き出し領域ＡＲ３には、下部電極材料層１１００及び上部電極材料層１３００が加工された下部電極５１０及び上部電極５３０を有し、これらが接触により短絡された通電素子５００Ｃが形成される。
強誘電体キャパシタ４００に隣接して通電素子５００Ｃが設けられることで、強誘電体キャパシタ４００のサイズの変動、不均一化が抑えられ、一定サイズの強誘電体キャパシタ４００が安定的に形成される。
尚、強誘電体キャパシタ４００及び通電素子５００Ｃの形成後、それらを覆うようにＡｌＯ等の保護膜が形成されてもよい。
図２６は第４の実施の形態に係る絶縁層及びコンタクト形成工程の要部断面模式図である。
図２６は第４の実施の形態に係る絶縁層及びコンタクト形成工程の要部断面模式図である。
強誘電体キャパシタ４００及び通電素子５００Ｃの形成後、図２６に示すように、絶縁層６００が形成され、その絶縁層６００内に、上部電極４３０に接続されるコンタクト８１０、及び上部電極５３０に接続されるコンタクト８２０が形成される。絶縁層６００並びにコンタクト８１０及びコンタクト８２０の形成は、例えば、上記第２の実施の形態（図１６）で述べたのと同様に行われる。
強誘電体キャパシタ４００に隣接して通電素子５００Ｃが設けられることで、強誘電体キャパシタ４００に対する、絶縁層６００からの水分の影響が抑えられ、強誘電体キャパシタ４００の特性劣化が効果的に抑えられる。
コンタクト８１０及びコンタクト８２０の形成後は、コンタクト８１０上に配線８３０が形成され、コンタクト８２０上に配線８４０が形成される。配線８３０及び配線８４０の形成は、例えば、上記第２の実施の形態で述べたのと同様に行われる。これにより、上記図２２に示したような構成を有する半導体装置１００Ｃが得られる。
更に上層にコンタクト及び配線を形成する場合には、図２６の例に従って絶縁層及びコンタクトを形成し、その上に配線を形成する処理を、繰り返し行うようにすればよい。
以上説明したように、この第４の実施の形態に係る半導体装置１００Ｃでも、上記第２の実施の形態に係る半導体装置１００Ａ、上記第３の実施の形態に係る半導体装置１００Ｂと同様の効果が得られる。即ち、通電素子５００Ｃが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｃが実現される。
以上説明したように、この第４の実施の形態に係る半導体装置１００Ｃでも、上記第２の実施の形態に係る半導体装置１００Ａ、上記第３の実施の形態に係る半導体装置１００Ｂと同様の効果が得られる。即ち、通電素子５００Ｃが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｃが実現される。
次に、第５の実施の形態について説明する。
図２７は第５の実施の形態に係る半導体装置の構成例を示す図である。図２７には、第５の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図２７は第５の実施の形態に係る半導体装置の構成例を示す図である。図２７には、第５の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図２７に示す半導体装置１００Ｄは、下部電極５１０上に比較的薄い中間層５２０を介して上部電極５３０が積層された通電素子５００Ｄが設けられている点で、上記第４の実施の形態に係る半導体装置１００Ｃと相違する。
通電素子５００Ｄの中間層５２０の厚さＴ４は、半導体装置１００Ｄの動作時に印加される電界によって下部電極５１０と上部電極５３０との間が導通するような厚さとされる。
半導体装置１００Ｄでは、強誘電体キャパシタ４００に隣接して通電素子５００Ｄが配置されることで、露光やエッチングの粗密依存が抑えられ、強誘電体キャパシタ４００のサイズの均一化が図られる。また、絶縁層６００からの水分の影響が抑えられ、強誘電体キャパシタ４００の特性劣化が抑えられる。
尚、通電素子５００Ｄは、図２７のようにコンタクト７４０及びコンタクト７２０を介して不純物領域２２３又は不純物領域２２４に電気的に接続されるほか、コンタクト７４０等を介してゲート電極２２２や配線７５０等の導体部に電気的に接続されてもよい。
上記のような構成を有する半導体装置１００Ｄの形成方法の一例について、図２８〜図３１及び上記図２７、並びに上記図１１，図１２及び図２３を参照して、説明する。
図２８〜図３１は第５の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第５の実施の形態に係る半導体装置の各形成工程について順に説明する。
図２８〜図３１は第５の実施の形態に係る半導体装置の形成方法の一例を示す図である。以下、第５の実施の形態に係る半導体装置の各形成工程について順に説明する。
まず、上記半導体装置１００Ａ（第２の実施の形態）の形成方法について述べた図１１及び図１２の工程が実施される。即ち、トランジスタ２２０等が設けられた半導体基板２００上に、コンタクト７１０、コンタクト７２０、コンタクト７３０、コンタクト７４０及び配線７５０、並びに絶縁層３００が設けられ、絶縁層３００上に下部電極材料層１１００が形成される（図１１）。次いで、下部電極材料層１１００上に強誘電体材料層１２００が形成される（図１２）。
図２８は第５の実施の形態に係る強誘電体材料層の除去及び再形成工程の要部断面模式図である。
強誘電体材料層１２００の形成後、図２３に示すように、引き出し領域ＡＲ３の強誘電体材料層１２００が除去され、強誘電体材料層１２００に、下部電極材料層１１００に達する貫通孔５２３が形成される。強誘電体材料層１２００の貫通孔５２３は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成される。
強誘電体材料層１２００の形成後、図２３に示すように、引き出し領域ＡＲ３の強誘電体材料層１２００が除去され、強誘電体材料層１２００に、下部電極材料層１１００に達する貫通孔５２３が形成される。強誘電体材料層１２００の貫通孔５２３は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成される。
半導体装置１００Ｄの形成では、図２８に示すように、貫通孔５２３を形成した強誘電体材料層（第１の強誘電体材料層）１２００上に、第２の強誘電体材料層１２１０が形成される。第２の強誘電体材料層１２１０の形成は、例えば、上記第３の実施の形態（図１８）で述べたのと同様に行われる。第２の強誘電体材料層１２１０は、貫通孔５２３の底部に形成される部位が、当該部位を介して配置される下部電極材料層１１００と後述する上部電極材料層１３００とが所定の電界印加時に導通するような厚さＴ４となるように、形成される。
このように第２の強誘電体材料層１２１０が第１の強誘電体材料層１２００上に形成されることで、引き出し領域ＡＲ３に有底孔５２４を有する強誘電体材料層１２２０が形成される。第１の強誘電体材料層１２００上に第２の強誘電体材料層１２１０が形成されることで、貫通孔５２３の形成時に第１の強誘電体材料層１２００の表面に生じ得るダメージが消失又は軽減され、平坦性、結晶性、配向性の良好な強誘電体材料層１２２０が得られる。
図２９は第５の実施の形態に係る上部電極材料層形成工程の要部断面模式図である。
有底孔５２４を有する強誘電体材料層１２２０（第１の強誘電体材料層１２００及び第２の強誘電体材料層１２１０）の形成後、図２９に示すように、強誘電体材料層１２２０上に、上部電極材料層１３００が形成される。
有底孔５２４を有する強誘電体材料層１２２０（第１の強誘電体材料層１２００及び第２の強誘電体材料層１２１０）の形成後、図２９に示すように、強誘電体材料層１２２０上に、上部電極材料層１３００が形成される。
上部電極材料層１３００は、強誘電体材料層１２２０の上面及び有底孔５２４内に形成される。上部電極材料層１３００の形成は、例えば、上記第２の実施の形態（図１４）で述べたのと同様に行われる。上部電極材料層１３００の、有底孔５２４内に形成された部位は、第２の強誘電体材料層１２１０を介して、下部電極材料層１１００と短絡される。また、強誘電体材料層１２２０は、前述のように良好な平坦性、結晶性、配向性を有するため、強誘電体材料層１２２０との界面状態が良好な上部電極材料層１３００が形成される。
図３０は第５の実施の形態に係るパターニング工程の要部断面模式図である。
上部電極材料層１３００の形成後、図３０に示すように、上部電極材料層１３００、強誘電体材料層１２２０及び下部電極材料層１１００のパターニングが行われる。このパターニングは、例えば、上記第２の実施の形態（図１５）で述べたのと同様に行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ｄが形成される。
上部電極材料層１３００の形成後、図３０に示すように、上部電極材料層１３００、強誘電体材料層１２２０及び下部電極材料層１１００のパターニングが行われる。このパターニングは、例えば、上記第２の実施の形態（図１５）で述べたのと同様に行われる。このパターニングにより、メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２に強誘電体キャパシタ４００が形成され、引き出し領域ＡＲ３に通電素子５００Ｄが形成される。
メモリセルアレイ領域ＡＲ１及びメモリセルアレイ領域ＡＲ２には、下部電極材料層１１００、強誘電体材料層１２２０及び上部電極材料層１３００が加工された下部電極４１０、中間層４２０及び上部電極４３０を有する強誘電体キャパシタ４００が形成される。中間層４２０となる強誘電体材料層１２２０は、貫通孔５２３を形成した第１の強誘電体材料層１２００上に第２の強誘電体材料層１２１０を設けた構造としている。そのため、上部電極４３０と中間層４２０との界面状態が良好で、特性の良好な強誘電体キャパシタ４００が得られる。
引き出し領域ＡＲ３には、下部電極材料層１１００、強誘電体材料層１２２０の第２の強誘電体材料層１２１０、及び上部電極材料層１３００が加工された下部電極５１０、中間層５２０及び上部電極５３０を有する通電素子５００Ｄが形成される。通電素子５００Ｄの下部電極５１０と上部電極５３０とは、中間層５２０（第２の強誘電体材料層１２１０）を介して短絡される。
強誘電体キャパシタ４００に隣接して通電素子５００Ｄが設けられることで、強誘電体キャパシタ４００のサイズの変動、不均一化が抑えられ、一定サイズの強誘電体キャパシタ４００が安定的に形成される。
尚、強誘電体キャパシタ４００及び通電素子５００Ｄの形成後、それらを覆うようにＡｌＯ等の保護膜が形成されてもよい。
図３１は第５の実施の形態に係る絶縁層及びコンタクト形成工程の要部断面模式図である。
図３１は第５の実施の形態に係る絶縁層及びコンタクト形成工程の要部断面模式図である。
強誘電体キャパシタ４００及び通電素子５００Ｄの形成後、図３１に示すように、絶縁層６００が形成され、その絶縁層６００内に、上部電極４３０に接続されるコンタクト８１０、及び上部電極５３０に接続されるコンタクト８２０が形成される。絶縁層６００並びにコンタクト８１０及びコンタクト８２０の形成は、例えば、上記第２の実施の形態（図１６）で述べたのと同様に行われる。
強誘電体キャパシタ４００に隣接して通電素子５００Ｄが設けられることで、強誘電体キャパシタ４００に対する、絶縁層６００からの水分の影響が抑えられ、強誘電体キャパシタ４００の特性劣化が効果的に抑えられる。
コンタクト８１０及びコンタクト８２０の形成後は、コンタクト８１０上に配線８３０が形成され、コンタクト８２０上に配線８４０が形成される。配線８３０及び配線８４０の形成は、例えば、上記第２の実施の形態で述べたのと同様に行われる。これにより、上記図２７に示したような構成を有する半導体装置１００Ｄが得られる。
更に上層にコンタクト及び配線を形成する場合には、図３１の例に従って絶縁層及びコンタクトを形成し、その上に配線を形成する処理を、繰り返し行うようにすればよい。
以上説明したように、この第５の実施の形態に係る半導体装置１００Ｄでも、上記第４の実施の形態に係る半導体装置１００Ｃ等と同様の効果が得られる。即ち、通電素子５００Ｄが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｄが実現される。
以上説明したように、この第５の実施の形態に係る半導体装置１００Ｄでも、上記第４の実施の形態に係る半導体装置１００Ｃ等と同様の効果が得られる。即ち、通電素子５００Ｄが配置されることで、要素の粗密に起因した不具合が抑えられ、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｄが実現される。
次に、第６の実施の形態について説明する。
上記第２〜第５の実施の形態では、メモリセルアレイ領域ＡＲ１とメモリセルアレイ領域ＡＲ２との間の引き出し領域ＡＲ３を例示した。メモリセルアレイを備える半導体装置内の所定の導体部に電気的に接続される引き出し導体（コンタクト及び配線）が配置される領域である引き出し領域は、一のメモリセルアレイ領域の外周部に設けられ得る。このような一のメモリセルアレイ領域の外周部に、上記のような通電素子（５００Ａ，５００Ｂ，５００Ｃ，５００Ｄ）を設けることができる。
上記第２〜第５の実施の形態では、メモリセルアレイ領域ＡＲ１とメモリセルアレイ領域ＡＲ２との間の引き出し領域ＡＲ３を例示した。メモリセルアレイを備える半導体装置内の所定の導体部に電気的に接続される引き出し導体（コンタクト及び配線）が配置される領域である引き出し領域は、一のメモリセルアレイ領域の外周部に設けられ得る。このような一のメモリセルアレイ領域の外周部に、上記のような通電素子（５００Ａ，５００Ｂ，５００Ｃ，５００Ｄ）を設けることができる。
図３２は第６の実施の形態に係る半導体装置の構成例を示す図である。図３２には、第６の実施の形態に係る半導体装置の一例の要部平面を模式的に図示している。尚、図３２では便宜上、強誘電体キャパシタと通電素子のうち、通電素子を太線で図示している。
図３２に示す半導体装置１００Ｅは、絶縁層３００上に、平面視で強誘電体キャパシタ４００が縦横に整列して配置された、少なくとも１つのメモリセルアレイ領域ＡＲ４を備える。半導体装置１００Ｅは、一のメモリセルアレイ領域ＡＲ４の外周部に、内部の所定の導体部に電気的に接続される引き出し導体が配置された、引き出し領域ＡＲ５を備える。半導体装置１００Ｅでは、このメモリセルアレイ領域ＡＲ４の外周部に設けられる引き出し領域ＡＲ５に、通電素子５００Ｅが設けられる。この通電素子５００Ｅには、例えば、上記第２〜第５の実施の形態で述べたような通電素子５００Ａ，５００Ｂ，５００Ｃ，５００Ｄのいずれかが用いられる。
尚、図３２に示した強誘電体キャパシタ４００の個数、通電素子５００Ｅの個数は、単なる例であって、図示したものには限定されない。
上記のような構成を有する半導体装置１００Ｅでは、メモリセルアレイ領域ＡＲ４の、通電素子５００Ｅが配置される引き出し領域ＡＲ５から近い端部の強誘電体キャパシタ４００について、上記同様の効果が得られる。即ち、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｅが実現される。
上記のような構成を有する半導体装置１００Ｅでは、メモリセルアレイ領域ＡＲ４の、通電素子５００Ｅが配置される引き出し領域ＡＲ５から近い端部の強誘電体キャパシタ４００について、上記同様の効果が得られる。即ち、一定サイズの強誘電体キャパシタ４００の安定的な形成、強誘電体キャパシタ４００の特性劣化の効果的な抑制が図られる。これにより、強誘電体キャパシタ４００を備える、高性能、高品質の半導体装置１００Ｅが実現される。
尚、以上説明した第２〜第６の実施の形態ではＦｅＲＡＭの強誘電体キャパシタ４００を例にしたが、上記手法は、ＤＲＡＭのキャパシタのようなメモリ素子にも、同様に適用可能である。
上記手法は更に、ＭＲＡＭ、ＲｅＲＡＭ、ＳＴＴ−ＲＡＭ、ＰＣＲＡＭ、ＣＢＲＡＭ等、電流又は抵抗を読み取るメモリ素子にも、同様に適用可能である。
即ち、このような各種メモリ素子の下部導体と上部導体とを、上記の例に従い、それらの間に介在される中間層を上部導体が貫通する形で短絡させたもの、或いは中間層の全部又は一部を除去する形で短絡させたものを、通電素子とする。このような通電素子を、メモリ素子に隣接させて配置することで、上記同様の効果を得ることが可能である。
即ち、このような各種メモリ素子の下部導体と上部導体とを、上記の例に従い、それらの間に介在される中間層を上部導体が貫通する形で短絡させたもの、或いは中間層の全部又は一部を除去する形で短絡させたものを、通電素子とする。このような通電素子を、メモリ素子に隣接させて配置することで、上記同様の効果を得ることが可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上方に設けられ前記第２下部導体と短絡された第２上部導体とを有する通電素子と、
前記第２下部導体に接続された第１コンタクトと、
前記第２上部導体の上面に接続された第２コンタクトと
を含むことを特徴とする半導体装置。
（付記１） 基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上方に設けられ前記第２下部導体と短絡された第２上部導体とを有する通電素子と、
前記第２下部導体に接続された第１コンタクトと、
前記第２上部導体の上面に接続された第２コンタクトと
を含むことを特徴とする半導体装置。
（付記２） 前記メモリ素子は、メモリ素子アレイ領域の端部に位置し、
前記通電素子は、前記メモリ素子アレイ領域に隣接し、前記第１コンタクト及び前記第２コンタクトを含む引き出し領域に位置することを特徴とする付記１に記載の半導体装置。
前記通電素子は、前記メモリ素子アレイ領域に隣接し、前記第１コンタクト及び前記第２コンタクトを含む引き出し領域に位置することを特徴とする付記１に記載の半導体装置。
（付記３） 前記通電素子は、
前記第２下部導体上に設けられ、前記第２下部導体に達する貫通孔を備えた第２中間層を更に有し、
前記第２中間層の上面及び前記貫通孔内に、前記第２上部導体が設けられることを特徴とする付記１又は２に記載の半導体装置。
前記第２下部導体上に設けられ、前記第２下部導体に達する貫通孔を備えた第２中間層を更に有し、
前記第２中間層の上面及び前記貫通孔内に、前記第２上部導体が設けられることを特徴とする付記１又は２に記載の半導体装置。
（付記４） 前記通電素子は、
前記第２下部導体上に設けられ、有底孔を備えた第２中間層を更に有し、
前記第２中間層の上面及び前記有底孔内に、前記第２上部導体が設けられることを特徴とする付記１又は２に記載の半導体装置。
前記第２下部導体上に設けられ、有底孔を備えた第２中間層を更に有し、
前記第２中間層の上面及び前記有底孔内に、前記第２上部導体が設けられることを特徴とする付記１又は２に記載の半導体装置。
（付記５） 前記通電素子は、前記第２下部導体上に、前記第２下部導体の上面を覆って前記第２上部導体が設けられることを特徴とする付記１又は２に記載の半導体装置。
（付記６） 前記通電素子は、
前記第２下部導体上に設けられ、前記第１中間層よりも薄い第２中間層を更に有し、
前記第２中間層上に、前記第２上部導体が設けられることを特徴とする付記１又は２に記載の半導体装置。
（付記６） 前記通電素子は、
前記第２下部導体上に設けられ、前記第１中間層よりも薄い第２中間層を更に有し、
前記第２中間層上に、前記第２上部導体が設けられることを特徴とする付記１又は２に記載の半導体装置。
（付記７） 基板上に、
前記基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上方に設けられ前記第２下部導体と短絡された第２上部導体とを有する通電素子と
を形成する工程と、
前記第２下部導体に接続される第１コンタクトを形成する工程と、
前記第２上部導体の上面に接続される第２コンタクトを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上方に設けられ前記第２下部導体と短絡された第２上部導体とを有する通電素子と
を形成する工程と、
前記第２下部導体に接続される第１コンタクトを形成する工程と、
前記第２上部導体の上面に接続される第２コンタクトを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記８） 前記メモリ素子は、メモリ素子アレイ領域の端部に位置し、
前記通電素子は、前記メモリ素子アレイ領域に隣接し、前記第１コンタクト及び前記第２コンタクトを含む引き出し領域に位置することを特徴とする付記７に記載の半導体装置の製造方法。
前記通電素子は、前記メモリ素子アレイ領域に隣接し、前記第１コンタクト及び前記第２コンタクトを含む引き出し領域に位置することを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記基板上に前記メモリ素子と前記通電素子とを形成する工程は、
前記基板上に、下部導体材料層を形成する工程と、
前記下部導体材料層上に、凹部を有する中間層材料層を形成する工程と、
前記中間層材料層の上面及び前記凹部内に、上部導体材料層を形成する工程と、
前記上部導体材料層、前記中間層材料層及び前記下部導体材料層をエッチングすることにより、前記凹部が含まれない第１領域に、前記第１上部導体と前記第１中間層と前記第１下部導体とを有する前記メモリ素子を形成すると共に、前記第１領域に隣接し、前記凹部の全部又は一部が含まれる第２領域に、前記第２上部導体と前記第２下部導体とを有する前記通電素子を形成する工程と
を含むことを特徴とする付記７又は８に記載の半導体装置の製造方法。
前記基板上に、下部導体材料層を形成する工程と、
前記下部導体材料層上に、凹部を有する中間層材料層を形成する工程と、
前記中間層材料層の上面及び前記凹部内に、上部導体材料層を形成する工程と、
前記上部導体材料層、前記中間層材料層及び前記下部導体材料層をエッチングすることにより、前記凹部が含まれない第１領域に、前記第１上部導体と前記第１中間層と前記第１下部導体とを有する前記メモリ素子を形成すると共に、前記第１領域に隣接し、前記凹部の全部又は一部が含まれる第２領域に、前記第２上部導体と前記第２下部導体とを有する前記通電素子を形成する工程と
を含むことを特徴とする付記７又は８に記載の半導体装置の製造方法。
（付記１０） 前記凹部は、貫通孔であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記凹部は、有底孔であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記凹部は、有底孔であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２） 前記有底孔を有する前記中間層材料層を形成する工程は、
前記下部導体材料層上に、貫通孔を有する第１中間層材料層を形成する工程と、
前記第１中間層材料層の上面、前記貫通孔の内壁、及び前記貫通孔の底に露出する前記下部導体材料層の上面に、第２中間層材料層を形成する工程と
を含むことを特徴とする付記１１に記載の半導体装置の製造方法。
前記下部導体材料層上に、貫通孔を有する第１中間層材料層を形成する工程と、
前記第１中間層材料層の上面、前記貫通孔の内壁、及び前記貫通孔の底に露出する前記下部導体材料層の上面に、第２中間層材料層を形成する工程と
を含むことを特徴とする付記１１に記載の半導体装置の製造方法。
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００ａ 半導体装置
１１ 基板
１２，３００，６００ 絶縁層
１２ａ，６１０ 水分
１３ メモリ素子
１３ａ，１４ａ，４１０，５１０ 下部電極
１３ｂ，１４ｂ，４２０，５２０ 中間層
１３ｃ，１４ｃ，４３０，５３０ 上部電極
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，５００Ａ，５００Ｂ，５００Ｃ，５００Ｄ，５００Ｅ 通電素子
１４ｂａ，５２１，５２３ 貫通孔
１４ｂｂ，５２２，５２４ 有底孔
１５，１６，１７，１８，７１０，７２０，７３０，７４０，８１０，８２０，８２０ａ コンタクト
１９ａ，１１００ 下部電極材料層
１９ｂ 中間層材料層
１９ｃ，９３０，１３００ 上部電極材料層
２０，９００ マスク
２００ 半導体基板
２１０ 素子分離領域
２２０ トランジスタ
２２１ ゲート絶縁膜
２２２ ゲート電極
２２３，２２４ 不純物領域
４００ 強誘電体キャパシタ
７５０，８３０，８４０ 配線
１２００，１２１０，１２２０ 強誘電体材料層
ＡＲ１，ＡＲ２，ＡＲ４ メモリセルアレイ領域
ＡＲ３，ＡＲ５ 引き出し領域
１１ 基板
１２，３００，６００ 絶縁層
１２ａ，６１０ 水分
１３ メモリ素子
１３ａ，１４ａ，４１０，５１０ 下部電極
１３ｂ，１４ｂ，４２０，５２０ 中間層
１３ｃ，１４ｃ，４３０，５３０ 上部電極
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，５００Ａ，５００Ｂ，５００Ｃ，５００Ｄ，５００Ｅ 通電素子
１４ｂａ，５２１，５２３ 貫通孔
１４ｂｂ，５２２，５２４ 有底孔
１５，１６，１７，１８，７１０，７２０，７３０，７４０，８１０，８２０，８２０ａ コンタクト
１９ａ，１１００ 下部電極材料層
１９ｂ 中間層材料層
１９ｃ，９３０，１３００ 上部電極材料層
２０，９００ マスク
２００ 半導体基板
２１０ 素子分離領域
２２０ トランジスタ
２２１ ゲート絶縁膜
２２２ ゲート電極
２２３，２２４ 不純物領域
４００ 強誘電体キャパシタ
７５０，８３０，８４０ 配線
１２００，１２１０，１２２０ 強誘電体材料層
ＡＲ１，ＡＲ２，ＡＲ４ メモリセルアレイ領域
ＡＲ３，ＡＲ５ 引き出し領域
Claims (7)
- 基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上に設けられ、有底孔を備えた第２中間層と、前記第２中間層の上面及び前記有底孔内に設けられた第２上部導体とを有する通電素子と、
前記第２下部導体に接続された第１コンタクトと、
前記第２上部導体の上面に接続された第２コンタクトと
を含むことを特徴とする半導体装置。 - 基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上方に設けられた第２上部導体と、前記第２下部導体と前記第２上部導体との間に介在され、前記第１中間層よりも薄い第２中間層とを有する通電素子と、
前記第２下部導体に接続された第１コンタクトと、
前記第２上部導体の上面に接続された第２コンタクトと
を含むことを特徴とする半導体装置。 - 前記メモリ素子は、メモリ素子アレイ領域の端部に位置し、
前記通電素子は、前記メモリ素子アレイ領域に隣接し、前記第１コンタクト及び前記第２コンタクトを含む引き出し領域に位置することを特徴とする請求項１又は２に記載の半導体装置。 - 基板上に、
前記基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上に設けられ、有底孔を備えた第２中間層と、前記第２中間層の上面及び前記有底孔内に設けられた第２上部導体とを有する通電素子と
を形成する工程と、
前記第２下部導体に接続される第１コンタクトを形成する工程と、
前記第２上部導体の上面に接続される第２コンタクトを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記メモリ素子と前記通電素子とを形成する工程は、
前記基板に設けられた絶縁膜上に、前記基板の第１領域の前記絶縁膜中に形成された第３コンタクトの上面と、前記基板の第２領域の前記絶縁膜中に形成された前記第１コンタクトの上面とに接触する第１導体膜を形成する工程と、
前記第１導体膜上に第１中間膜を形成する工程と、
前記第２領域の前記第１中間膜に貫通孔を形成し、前記貫通孔内に前記第１導体膜を露出させる工程と、
前記第１中間膜上及び前記貫通孔内に露出された前記第１導体膜上に第２中間膜を形成する工程と、
前記第２中間膜上に第２導体膜を形成する工程と、
前記第１領域及び前記第２領域をマスクして前記第２導体膜、前記第２中間膜、前記第１中間膜及び前記第１導体膜をエッチングし、前記第１領域に、前記第１下部導体の前記第１導体膜、前記第１中間層の前記第１中間膜及び前記第２中間膜、前記第１上部導体の前記第２導体膜が積層された構造を有する前記メモリ素子を形成し、前記第２領域に、前記第２下部導体の前記第１導体膜、前記第２中間層の前記貫通孔を備えた前記第１中間膜及び前記第２中間膜、前記第２上部導体の前記第２導体膜が積層された構造を有する前記通電素子を形成する工程と
を含み、
前記通電素子の前記第２中間膜は、前記貫通孔内に形成された前記有底孔を有し、前記第２導体膜は、前記有底孔内に埋め込まれることを特徴とする請求項４に記載の半導体装置の製造方法。 - 基板上に、
前記基板上に設けられた第１下部導体と、前記第１下部導体上方に設けられた第１上部導体と、前記第１下部導体と前記第１上部導体との間に介在された第１中間層とを有するメモリ素子と、
前記メモリ素子と隣接し、前記基板上に設けられた第２下部導体と、前記第２下部導体上方に設けられた第２上部導体と、前記第２下部導体と前記第２上部導体との間に介在され、前記第１中間層よりも薄い第２中間層とを有する通電素子と
を形成する工程と、
前記第２下部導体に接続される第１コンタクトを形成する工程と、
前記第２上部導体の上面に接続される第２コンタクトを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記メモリ素子と前記通電素子とを形成する工程は、
前記基板に設けられた絶縁膜上に、前記基板の第１領域の前記絶縁膜中に形成された第３コンタクトの上面と、前記基板の第２領域の前記絶縁膜中に形成された前記第１コンタクトの上面とに接触する第１導体膜を形成する工程と、
前記第１導体膜上に第１中間膜を形成する工程と、
前記第２領域の前記第１中間膜を除去して前記第２領域の前記第１導体膜を露出させる工程と、
前記第１中間膜上及び露出された前記第１導体膜上に第２中間膜を形成する工程と、
前記第２中間膜上に第２導体膜を形成する工程と、
前記第１領域及び前記第２領域をマスクして前記第２導体膜、前記第２中間膜、前記第１中間膜及び前記第１導体膜をエッチングし、前記第１領域に、前記第１下部導体の前記第１導体膜、前記第１中間層の前記第１中間膜及び前記第２中間膜、前記第１上部導体の前記第２導体膜が積層された構造を有する前記メモリ素子と、前記第２領域に、前記第２下部導体の前記第１導体膜、前記第２中間層の前記第２中間膜、前記第２上部導体の前記第２導体膜が積層された構造を有する前記通電素子を形成する工程と
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015127378A JP6578758B2 (ja) | 2015-06-25 | 2015-06-25 | 半導体装置及び半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015127378A JP6578758B2 (ja) | 2015-06-25 | 2015-06-25 | 半導体装置及び半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2017011196A JP2017011196A (ja) | 2017-01-12 |
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| JP2015127378A Active JP6578758B2 (ja) | 2015-06-25 | 2015-06-25 | 半導体装置及び半導体装置の製造方法 |
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| KR101992953B1 (ko) * | 2018-10-12 | 2019-06-27 | 브이메모리 주식회사 | 전기장을 이용한 전류 경로 제어 방법 및 전자 소자 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3269528B2 (ja) * | 1998-03-04 | 2002-03-25 | 日本電気株式会社 | 容量素子を有する半導体装置及びその製造方法 |
| JP2001135798A (ja) * | 1999-11-10 | 2001-05-18 | Nec Corp | 強誘電体メモリおよび強誘電体メモリ製造方法 |
| JP2008182083A (ja) * | 2007-01-25 | 2008-08-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR102043734B1 (ko) * | 2013-04-23 | 2019-11-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
-
2015
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