KR20040001864A - 텅스텐막 플레이트를 갖는 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 금속배선콘택(M1C) 식각시 캐패시터의 상부전극과 주변회로영역의 비트라인을 동시에 노출시키기 위한 과도식각에 따른 콘택저항 불균일을 억제하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되며 제1 텅스텐막과 질화막의 적층구조를 갖는 비트라인을 형성하는 단계, 상기 비트라인을 포함한 상기 반도체기판상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막상에 캐패시터의 하부전극과 유전막을 차례로 형성하는 단계, 상기 유전막상에 제2 텅스텐막으로 이루어진 상부전극을 형성하는 단계, 상기 상부전극을 포함한 전면에 제3 층간절연막을 형성하는 단계, 상기 제3 층간절연막상에 상기 상부전극과 연결될 제1 콘택과 상기 비트라인에 연결될 제2 콘택을 동시에 정의하는 콘택마스크를 형성하는 단계, 및 상기 제1 텅스텐막에서 식각이 정지하는 조건으로 식각과정을 수행하여 상기 상부전극을 노출시키는 제1 콘택과 상기 비트라인을 노출시키는 제2 콘택을 동시에 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 MIM 캐패시터를 구비하는 반도체소자의 제조 방법에 관한 것이다.
최근에 메모리 소자의 집적도가 증가하면서 보다 높은 캐패시턴스와 작은 누설전류 특성이 요구됨에 따라 ONO구조에서 누설전류가 작은 MIM(Metal-Insulator-Metal) 구조로 변화되고 있다.
다시 말하면, 집적화되면서 보다 높은 유전상수를 지니는 Al2O3, TiO2, HfO2, ZrO2, BLT, BST, Ta2O5등의 고유전 상수를 갖는 유전막이 요구됨과 동시에 누설전류를 감소시키기 위해 일함수값이 큰 금속을 상부전극 및 하부전극으로 적용해야 된다. MIM 캐패시터의 전극으로 적용되는 금속은 백금(Pt), 이리듐(Ir), 루테늄(Ru), TiN 등이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 셀영역과 주변회로영역이 정의된 반도체기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체기판(11)상에 다수의워드라인(13)을 형성하고, 워드라인(13)의 양측벽에 제1 스페이서(14)를 형성한다.
다음에, 워드라인(13) 양측의 반도체기판(11)에 접속되는 플러그(15a,15b)를 형성한 후, 플러그(15a,15b)를 포함한 전면에 제1 층간절연막(Inter Layer Dielectric; ILD1, 16)을 형성한다.
그리고, 제1 층간절연막(16)을 식각하여 플러그중에서 일측 플러그(15b)를 노출시키는 비트라인콘택홀을 형성한 후, 비트라인콘택홀내에만 비트라인 배리어메탈(17)을 형성한다. 다음에, 비트라인 배리어메탈(17)상에 텅스텐막(18)과 질화막(19)의 순서로 적층되는 비트라인을 형성하며, 텅스텐막(18)과 질화막(19)의 적층막 측면에 제2 스페이서(20)를 형성한다. 한편, 주변회로영역에도 비트라인이 형성되는데, 예컨대, 셀영역의 비트라인 형성시 동일한 과정을 통해 형성된다.
다음으로, 비트라인을 포함한 전면에 제2 층간절연막(ILD2, 21)을 증착 및 평탄화한후, 제2 층간절연막(21)을 식각하여 타측 플러그(15a)를 노출시키는 스토리지노드콘택홀을 형성한다. 다음에, 스토리지노드콘택홀을 통해 타측 플러그(15a)에 연결되는 스토리지노드콘택(22)을 형성한 후, 제2 층간절연막(21)상에 캐패시터의 높이를 결정짓는 캐패시터산화막(23)을 형성한다.
다음으로, 캐패시터산화막(23)상에 캐패시터를 정의하는 캐패시터마스크를 형성한 후, 캐패시터마스크를 식각마스크로 캐패시터산화막(23)을 식각하여 스토리지노드콘택(22)을 오픈시키는 개구를 형성한다. 그리고, 개구내에만 하부전극(24)을 형성한 후, 하부전극(24)을 포함한 캐패시터산화막(23)상에 유전막(25)과 상부전극(26)을 차례로 형성한다. 이때, 유전막(25)과 상부전극(26)은 셀영역내에만 형성된다.
여기서, 상부전극(26)은 TiCl4-TiN(26a)과 폴리실리콘막(26b)의 적층구조이다. 폴리실리콘막(26b)은 상부전극에 신호를 인가하기 위한 금속배선의 콘택(이하 'M1C1'이라 약칭함) 식각시 하드마스크 배리어로 이용하여 상대적으로 비트라인상의 금속배선의 콘택(이하 'M1C2'라 약칭함) 보다 식각깊이가 낮은 상부전극상의 M1C1식각시 식각정지막으로 이용한다.
다음으로, 상부전극(26)을 포함한 전면에 제3 층간절연막(ILD3; 27)을 형성한 후, 제3 층간절연막(27)상에 M1C(Metal 1 Contact) 마스크(28)를 형성한다. 이때, M1C 마스크(28)는 상부전극(26)에 연결되는 M1C1과 비트라인에 연결되는 M1C2을 동시에 형성하기 위함이다.
다음으로, M1C 마스크(28)를 식각마스크로 제3 층간절연막(27)을 식각하여 상부전극(26)을 노출시키는 M1C1(29a)을 형성하고, 동시에 제3 층간절연막(27), 캐패시터산화막(23)과 제2층간절연막(21)을 순차적으로 식각하여 비트라인을 노출시키는 M1C2(29b)을 형성한다.
도면에 도시되지 않았지만, 후속 공정으로, M1C1(29a)를 통해 상부전극(26)에 연결되는 금속배선(M1)과 M1C2(29b)를 통해 비트라인에 연결되는 금속배선(M1)을 형성한다.
상술한 종래기술에서는 상부전극[또는 플레이트(plate)라고도 함]상의 M1C의저항확보를 위해 상부전극을 TiCl4-TiN(26a)과 폴리실리콘막(26b)의 적층막으로 이용하고 있다.
그러나, 도 2a 내지 도 2c에서 도시하고 있듯이, M1C을 식각할 때 콘택의 크기와 웨이퍼 및 로트-투-로트(lot-to-lot)에 따라 M1C이 정확히 TiCl4-TiN위에 정지되는 경우(도 2a)와 폴리실리콘막위에 정지되는 경우(도 2b), 그리고 완전히 상부전극이 과도식각되어 관통하는 경우(도 2c)가 발생된다.
각각의 경우에 따라서 콘택저항이 대단히 불균일하고 변화가 심한 단점이 있다. 이처럼 M1C 식각을 진행함에 있어서 어려움에 직면하고 있는 이유중에 하나는 상대적으로 깊이가 깊은 비트라인을 이루는 텅스텐막(18)상의 M1C의 하드마스크로 이용된 질화막(19)을 제거하기 위하여 TiCl4-TiN위에 있는 폴리실리콘막에 대해서 선택비가 없는 식각 레시피를 이용하기 때문이다.
이처럼 폴리실리콘막에 대해서 선택비가 없기때문에 장비상태에 따라서 도 2a 내지 도 2c에서 도시한 현상이 발생된다.
이러한 문제점을 해결하기 위해 상부전극의 적층구조에서 TiCl4-TiN과 폴리실리콘막 사이에 PVD TiN을 추가하여 M1C 식각시 TiN에 쉽게 정지될 수 있게 하는 방법이 제안되었다.
그러나, 이 방법은 3층막으로 이루어진 상부전극의 식각과정이 어렵고, 상부전극이 두꺼워짐에 따라 층간절연막의 평탄화 문제가 제기되어 공정 과정의 증가라는 어려움에 직면하고 있다. 아울러, 콘택저항 확보를 위해 폴리실리콘막의 도펀트의 활성화시키기 위한 급속열처리 과정을 추가로 수행해야만 한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로, 금속배선콘택(M1C) 식각시 캐패시터의 상부전극과 주변회로영역의 비트라인을 동시에 노출시키기 위한 과도식각에 따른 콘택저항 불균일을 억제하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조방법을 개략적으로 도시한 도면,
도 2a 내지 도 2c는 종래기술에 따른 문제점을 도시한 도면,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
41 : 반도체기판 42 : 필드산화막
43 : 워드라인 44 : 제1 스페이서
45a,45b : 플러그 46 : 제1 층간절연막
47 : 비트라인 배리어메탈 48 : 텅스텐막
49 : 질화막 50 : 제2 스페이서
51 : 제2 층간절연막 52 : 스토리지노드콘택
53 : 캐패시터산화막 54 : 하부전극
55 : 유전막 56a : TiCl4-TiN
56b : CVD-W
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되며 제1 텅스텐막과 질화막의 적층구조를 갖는 비트라인을 형성하는 단계, 상기 비트라인을 포함한 상기 반도체기판상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막상에 캐패시터의 하부전극과 유전막을 차례로 형성하는 단계, 상기 유전막상에 제2 텅스텐막으로 이루어진 상부전극을 형성하는 단계, 상기 상부전극을 포함한 전면에 제3 층간절연막을 형성하는 단계, 상기 제3 층간절연막상에 상기 상부전극과 연결될 제1 콘택과 상기 비트라인에 연결될 제2 콘택을 동시에 정의하는 콘택마스크를 형성하는 단계, 및 상기 제1 텅스텐막에서 식각이 정지하는 조건으로 식각과정을 수행하여 상기 상부전극을 노출시키는 제1 콘택과 상기 비트라인을 노출시키는 제2 콘택을 동시에 형성하는 단계를 포함함을 특징으로한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체기판(41)에 소자간 분리를 위한 필드산화막(42)을 형성한 후, 반도체기판(41)상에 다수의 워드라인(43)을 형성하고, 워드라인(43)의 양측벽에 제1 스페이서(44)를 형성한다.
다음에, 워드라인(43) 양측의 반도체기판(41)에 접속되는 플러그(45a,45b)를 형성한 후, 플러그(45a,45b)를 포함한 전면에 제1 층간절연막(ILD1; 46)을 형성한다.
그리고, 제1 층간절연막(46)을 식각하여 플러그중에서 일측 플러그(45b)를 노출시키는 비트라인콘택홀을 형성한 후, 비트라인콘택홀내에만 비트라인 배리어메탈(47)을 형성한다. 다음에, 비트라인 배리어메탈(47)상에 텅스텐막(48)과 질화막(49)의 순서로 적층되는 비트라인을 형성하며, 텅스텐막(48)과 질화막(49)의 적층막 측면에 제2 스페이서(50)를 형성한다.
한편, 주변회로영역에도 비트라인이 형성되는데, 예컨대, 셀영역의 비트라인 형성시 동일한 과정을 통해 형성된다.
다음으로, 비트라인을 포함한 전면에 제2 층간절연막(ILD2, 51)을 증착 및 평탄화한후, 제2 층간절연막(51)을 식각하여 타측 플러그(45a)를 노출시키는 스토리지노드콘택홀을 형성한다. 다음에, 스토리지노드콘택홀을 통해 타측 플러그(45a)에 연결되는 스토리지노드콘택(52)을 형성한 후, 제2 층간절연막(51)상에 캐패시터의 높이를 결정짓는 캐패시터산화막(53)을 형성한다.
다음으로, 캐패시터산화막(53)상에 캐패시터를 정의하는 캐패시터마스크를 형성한 후, 캐패시터마스크를 식각마스크로 캐패시터산화막(53)을 식각하여 스토리지노드콘택(52)을 오픈시키는 개구를 형성한다. 그리고, 개구내에만 하부전극(54)을 형성한 후, 하부전극(54)을 포함한 캐패시터산화막(53)상에 유전막(55)과 상부전극(56)을 차례로 형성한다. 이때, 유전막(55)과 상부전극(56)은 셀영역내에만 형성된다.
그리고, 상부전극(56)은 TiCl4-TiN(56a)과 CVD-W(56b)의 적층구조이며, 각각 300Å과 1000Å의 두께로 형성된다. 이때, TiCl4-TiN(56a)은 TiCl4가스를 소스가스로 하여 형성된 TiN막을 일컬으며, CVD-W(56b)은 화학기상증착법(CVD)을 통해 증착한 텅스텐막(W)을 일컫는다. 여기서, TiCl4-TiN(56a)은 CVD-W(56b)의 소스가스인 육불화텅스텐(WF6) 가스에 의한 유전막(55)의 손상을 보호하는 역할을 하며, 이와 같은 기능은 비트라인을 이루는 텅스텐막(48)을 형성하기 전에 이용되는 비트라인 배리어메탈(47)의 역할과도 동일하다.
도 3b에 도시된 바와 같이, 상부전극(56)을 포함한 전면에 제3층간절연막(ILD3; 57)을 형성한 후, 제3 층간절연막(57)상에 M1C(Metal 1 Contact) 마스크(58)를 형성한다. 이때, M1C 마스크(58)는 상부전극(56)에 연결되는 M1C1과 주변회로영역의 비트라인에 연결되는 M1C2을 동시에 형성하기 위한 마스크이다.
다음으로, M1C 마스크(58)를 식각마스크로 제3 층간절연막(57)을 식각하여 상부전극(56)을 노출시키는 M1C1(59a)을 형성하고, 동시에 제3 층간절연막(57), 캐패시터산화막(53)과 제2층간절연막(51)을 순차적으로 식각하여 주변회로영역의 비트라인을 노출시키는 M1C2(59b)을 형성한다.
이때, M1C 마스크(58)를 이용한 식각 과정은, 비트라인을 이루는 텅스텐(48)상의 질화막(49)을 제거하는 식각 레시피(recipe)로 이루어지는데, 이는 비트라인내 텅스텐막(48)의 어택을 최소화하는 조건으로 식각이 이루어짐을 의미한다.
따라서, M1C 마스크(58)를 이용한 식각 과정은 텅스텐막(48)에서 식각이 멈추도록 진행하며, 이에 따라 M1C2(59b)과 동시에 M1C1(59a)을 형성하는 경우 식각과정이 CVD-W(56b)에서 멈춘다.
결국, M1C1(59a) 및 M1C2(59b) 형성을 위한 식각 레시피에 대한 선택비가 좋고 저항이 폴리실리콘막이나 TiCl4-TiN보다 좋은 텅스텐막을 상부전극으로 이용하므로써 CVD-W(56b)에서 식각이 정지되도록 하여 상부전극을 관통하는 과도식각을 방지한다.
그리고, CVD-W(56b)은 TiCl4-TiN(56a)이나 폴리실리콘막보다 훨씬 낮은 전기저항을 보이고 있기 때문에 M1C의 콘택저항 감소와 저항 균일도를 확보할 수 있다. 따라서, 종래 폴리실리콘막을 이용할 경우, 콘택저항 확보를 위해 폴리실리콘막내 도펀트의 활성화를 위하여 추가로 진행하던 급속열처리 과정을 생략할 수 있다.
도 3c에 도시된 바와 같이, M1C 마스크(58)을 제거한 후, M1C1(59a)와 M1C2(59b)을 포함한 전면에 배리어메탈(60)로서 Ti과 TiN을 차례로 증착한 후, TiN상에 텅스텐막을 증착한다. 그리고, 텅스텐막 에치백 과정을 통해 M1C1(59a)와 M1C2(59b)내에 배리어메탈(60)과 텅스텐플러그(61)를 형성한다.
다음으로, 텅스텐플러그(61)를 포함한 전면에 알루미늄막(Al)을 증착한 후 식각하여 상부전극(56)에 연결되는 금속배선(M11; 62a)과 비트라인을 이루는 텅스텐막(48)에 연결되는 금속배선(M12; 62b)을 형성한다.
전술한 실시예에서는 상부전극을 TiCl4-TiN과 CVD-W의 적층구조로 형성하였으나, CVD-W 증착시 소스가스인 육불화텅스텐(WF6) 가스의 어택(attack)에 의하여 캐패시터의 캐패시턴스에 문제를 가져올 수 있는데, 이때는 CVD-W 대신에 물리기상증착법(PVD)에 의한 텅스텐막(W) 즉, PVD-W을 1000Å 두께로 증착하면 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 텅스텐막의 우수한 식각선택비와 낮은 저항특성을 이용하여 상부전극상의 금속배선콘택(M1C)의 콘택저항을 감소시킬 수 있는 효과가 있으며, 아울러 도펀트의 활성화를 위한 추가 급속열처리 과정을 생략하므로 공정을 단순화시킬 수 있는 효과가 있다.
Claims (3)
- 반도체기판상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되며 제1 텅스텐막과 질화막의 적층구조를 갖는 비트라인을 형성하는 단계;상기 비트라인을 포함한 상기 반도체기판상에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막상에 캐패시터의 하부전극과 유전막을 차례로 형성하는 단계;상기 유전막상에 제2 텅스텐막으로 이루어진 상부전극을 형성하는 단계;상기 상부전극을 포함한 전면에 제3 층간절연막을 형성하는 단계;상기 제3 층간절연막상에 상기 상부전극과 연결될 제1 콘택과 상기 비트라인에 연결될 제2 콘택을 동시에 정의하는 콘택마스크를 형성하는 단계; 및상기 제1 텅스텐막에서 식각이 정지하는 조건으로 식각과정을 수행하여 상기 상부전극을 노출시키는 제1 콘택과 상기 비트라인을 노출시키는 제2 콘택을 동시에 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 제2 텅스텐막은 화학기상증착법 또는 물리기상증착법을 통해 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 상부전극을 형성하는 단계는,상기 유전막상에 티타늄나이트라이드막을 형성하는 단계; 및상기 티타늄나이트라이드막상에 상기 제2 텅스텐막을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
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|---|---|---|---|---|
| KR100753414B1 (ko) * | 2006-02-24 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100831979B1 (ko) * | 2006-06-29 | 2008-05-26 | 주식회사 하이닉스반도체 | 플레이트의 펀치를 방지하는 반도체소자의 제조 방법 |
| US7582560B2 (en) | 2006-06-29 | 2009-09-01 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
-
2002
- 2002-06-29 KR KR1020020037198A patent/KR20040001864A/ko not_active Application Discontinuation
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