KR20010014901A - 집적회로용 대머신 커패시터 - Google Patents

집적회로용 대머신 커패시터 Download PDF

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Abstract

커패시터 구조는 집적회로의 유전체층내의 윈도우에 형성된다. 저 전극(플레이트)는 유전체의 상부 표면이 아니라 캐비티의 측 표면의 부분에 배치된다. 유전체 물질층은 저 전극과 집적 회로 유전체의 상부 표면위에 배치된다. 결국, 상부 전극(플레이트)은 유전체 물질의 층상에 배치된다. 저 전극이 캐비티의 측벽의 부분과 상기 유전체의 상부 표면으로부터 제거되므로, 평탄화동안에 생기는 짧게 되는 문제점들이 제거된다. 다수 층 구조들에 사용되는 집적 회로(IC)를 제조하는 기술이 또한 기술되었다. 이 기술은 표준 다수층 처리 기술들로 쉽게 통합된다. 윈도우가 IC의 특정 유전체 층내에서 개구화된 후에, 도전 층이 그 윈도우에 배치되고, 커패시터의 저 플레이트를 형성한다. 저 플레이트는 그후에 에칭되어 상기 측벽들의 부분과 상기 유전체 층의 상부 표면으로부터 제거된다. 저 전극이 에칭된 후에, 유전체 물질은 캐비티와 상기 유전체 층의 상부 표면상에 배치된다. 도체의 제 2 층은 유전체 물질층의 상부에 배치되어 커패시터 구조를 완성시킨다.

Description

집적회로용 대머신 커패시터{Damascene capacitors for integrated circuits}
기술분야
본 발명은 커패시터 구조에 관한 것이며 집적회로들에 사용하기 위한 그 제조 방법에 관한 것이다.
본 발명의 배경
DRAM(Dynamic random access memory)은 셀들이 주기 간격들로 판독되고 리후레쉬되기 전에 제한된 시간동안만 정보를 보유할 수 있는 상기 셀들로 구성된 전자 장치들에 관한 것이다. 통상적인 DRAM 셀은 적어도 하나의 트랜지스터와 저장 커패시터로 구성된다. 일반적으로, DRAM들이 사용되는 집적회로는 트랜지스터 구성요소로서 MOS(metal oxide semiconductor)와 특히 CMOS(complementary MOS struct ure)로 구성된다. 최근에 그러한 DRAM구조들의 용량은 1메가 비트로부터 대략 1기가 비트까지 확장되었다. 메로리에서의 이러한 증가는 대략 1,25 마이크론의 게이트 특징 크기를 대략 0.25 마이크론 또는 그 보다 작은 것으로 감소시키게 하였다. DRAM용량에 대한 필요성들이 증가되므로, 커패시터들상에 배치되는 필요물들도 또한 증가된다. 증가된 커패시턴스가 필요할 뿐만 아니라 또한 감소된 커패시터 영역도 필요하다. 따라서, 이런 요구를 충족시키는 물질들과 구조들에 대하여 발전을 위한 노력들이 집중되었다.
상호 접속 저항을 최소화시키고 가치있는 칩 영역의 사용을 최대화시키기 위해, 진보된 VLSI와 ULSI 로직이 집적된 반도체 회로들은 장치들내의 영역들을 상호 접속하고 상기 집적회로내에 하나 이상의 장치들을 상호 접속시키기 위해 다수 레벨 배선(wiring) 라인 구조들을 이용한다. 다수 레벨 금속화(metallization)는 회로 설계에 있어 큰 유연성을 제공하고 다이(die)크기를 감소시켜, 칩의 비용을 감소시킨다. 그러한 구조들을 제조하는데 있어, 종래의 접근 방법은 저 레벨 배선 라인들(또는 상호 접속 구조들)을 형성하고 제 1 레벨 배선 라인들과 상호 접속되는 하나 이상의 상부 레벨 배선 라인들을 형성시키는 것이다. 제 1 레벨 상호 접속 구조는 집적 회로 장치의 기판내의 도핑된 영역(예를 들어 통상의 MOSFET의 소스 또는 드레인)과 접촉 될 수 있다. 하나 이상의 상호 접촉부들은 제 1 레벨 상호 접촉부와 집적회로 장치의 다른 부분들 사이에 또는 상기 집적 회로장치의 외부의 구조들에 통상적으로 형성된다. 이는 제 2 및 다음 레벨들의 배선 라인들을 통해 성취된다. 종래의 VLSI와 ULSI구조들에 사용되는 다수 층의 상호접속 구조의 예가 도 7에 도시된다. 701에서 일반적으로 도시된 도전 바이어스(vias)는 하나의 레벨에서 또 다른 레벨로 접속시키기 위해 사용된다. 도 7에 도시된 바와 같이, 제 1 레벨의 금속층(M-1)은 집적회로의 다음 층에 형성된 소스(S)(702)에 접속된다. 이 금속층(M-1)은 도시된 바와 같은 비어(via)구조를 사용하여 레벨 1 뿐만 아니라 더 높은 레벨들에서 전기 접속들을 행하기 위해 사용된다.
삽입된 DRAM 구조는 상기 회로에 고밀도 메모리 셀들을 부가하기 위해 로직 트랜지스터들에 집적된 커패시터들을 부가한다. 이러한 집적된 커패시터들은 메모리 셀을 형성하기 위해 MOS 장치의 소스 금속화부에 접속될 수 있다. 종래의 DRAM 커패시터들은 종종 하부 전극으로서 폴리 실리콘 층을, 절연체로서 실리콘 이산화물 또는 실리콘 질화물층을, 상부 전극을 형성하는 상부 금속층을 가진다. 그러한 구조는 폴리-실리콘(Si) 커패시터들의 부가된 복잡성과 실리콘 산화물/질화물 층을 성장시키기 위해 필요한 높은 온도 때문에 삽입된 DRAM의 기술과 일반적으로 호환되지 않는다. 예를 들어, 다수층 구조의 상호접속부들로 사용되는 알루미늄층들은 폴리실리콘 증착에 사용되는 비교적 높은 온도들에 의해 악 영향받을 수 있다. 또한 전극으로서 폴리실리콘을 사용하는 것은 장치의 전기적 특성들에 유해한 영향을 가질 수 있다. 이를 위해, 실리콘 이산화물 또는 실리콘 질화물과 비교하여 더 높은 유전체 상수를 가지기 때문에 커패시터의 유전체로서 탄탈 5 산화물을 사용하는 것이 공지되었다. 화학 증기 증착방법이 탄탈 5 산화물을 형성시키는데 사용되는 동안에 필요한 층의 실리콘 이산화물이 탄탈 5 산화물의 감소와 수반되는 누설 전류를 방지하기 위해 폴리실리콘층과 탄탈 5 산화물층 사이에 형성된다. 인지된 바와 같이, 이러한 실리콘 이산화물층은 커패시터의 커패시턴스에 악 영향을 주는 경향이 있으므로 커패시터에서 바람직하지 않다. 따라서, DRAM들에 있어 커패시터 구조에 대한 필요성이 존재하며, 이는 폴리실리콘 전극들을 사용하지 않게 한다.
트렌치(trench) 커패시터 구조들은 평면 커패시터들과 비교하여 커패시턴스 밀도를 증가시키기 위해 다수층 집적 회로(IC)구조에 사용된다. 트렌치 커패시터들이 칩의 실제 영역을 더 효율적으로 가치있게 사용가능하게 하는 반면, 출원자들은 공지된 트렌치 커패시터 구조들이 다수층의 제조기술들에 적합하지 않을 수 있음을 인식해 왔다. 특히, 평탄화기술은 다수층의 집적회로들의 제조에 있어 중요한 역할을 한다. 이를 위해 회로 제조의 처리동안에, 절연 및 도전 층들을 형성시키는데 사용되는 다양한 성장 및 증착기술들이 비-평면 구조를 증가시켜, 2개의 주요 문제점을 제공하였다. 첫 번째 문제점은 연속되는 미세한(fine)라인 구조들에서 끊김없이 스텝 커버리지를 유지시키는 것이고 두 번째 문제점은 광학 해상도에 있어서의 감소와 그에 따른 웨이퍼 구조에 걸쳐 미세한 라인 패턴들을 이미징하는 능력에 있어서의 감소이다. 따라서, 연마 기술들이 다수 레벨 구조의 각 레벨에서 평탄성을 유지시키는데 사용된다. 평탄화를 위해 넓게 채택되는 하나의 기술은 화학적 기계 연마(CMP)이다. 그러한 연마 단계가 예를 들어 평면 토폴로지를 유지하기 위해 커패시터의 제조 후에 이용된다. 커패시터의 제조후에, CMP 또는 다른 평탄화 단계가 사용되거나 다수 레벨 구조의 다음 레벨을 위해 금속 및 유전체 층들의 다음 증착이 수행된다. 그러나, 공지된 트렌치 커패시터 구조들에서, CMP와 다른 평탄화 기술들은 예를 들어 플레이트들(전극들)의 부족과 같은 커패시터에 유해한 영향을 가진다.
따라서, 위에 기술된 커패시터 구조들은 다수 층 구조들의 ULSI 제조에 사용되는 처리 기술들에 대해 쉽게 받아들여지지 않는다. 필요한 것은 표준/낮은 온도 처리 기술들로 쉽게 적응되며 커패시턴스 밀도를 향상시키는 커패시터 구조와 소망의 레벨의 평탄성을 유지하기 위해 다수층 구조들에 사용되는 화학적 기계 연마와 호환되는 방법이다.
도1은 IC의 유전체 층의 개구에서 저 전극의 증착 후에 예시적인 커패시터 제조 공정 시퀀스에 있어서의 하나의 단계에 대한 횡 단면도.
도2는 도1의 예시적인 커패시터의 저 플레이트의 에칭을 도시하는 횡 단면도.
도3은 예시적인 커패시터 구조내의 저 전극의 에칭백(etchback)을 도시하는 확대된 횡 단면도.
도4는 산화물 및 상부 전극의 증착 후에 예시적인 커패시터 구조를 도시하는 횡 단면도.
도5는 예를 들어 텅스텐인 적절한 도체(conductor)로 뒤쪽을 채운 후의 예시적인 커패시터를 도시하는 횡 단면도.
도6은 평탄화 단계로서 화학적 기계 연마 방법이 사용된 후에 본 발명의 현재 기술(disclosure)에 대한 예시적인 커패시터 구조를 도시하는 도면.
도7은 종래기술의 다수층의 집적회로(IC)구조를 도시하는 도면.
※도면의 주요부분에 대한 부호의 설명※
102 : 개구 102 : 저 캐패시터 플레이트
발명의 개요
커패시터 구조는 집적회로의 유전체층내의 개구에 형성된다. 저 전극(플레이트)는 유전체의 상부 표면이 아니라 적어도 개구의 측 표면(들)의 부분에서 확장된다. 유전체 물질층은 저 전극과 집적 회로 유전체의 상부 표면위에 배치된다. 결국, 상부 전극(플레이트)은 유전체 물질의 층상에 배치된다. 저 전극이 상기 유전체의 상부 표면으로부터 제거되므로, 유전체의 상부 표면을 따라 상부 및 저 전극들의 오버랩이 존재하지 않으며, 따라서 평탄화동안에 생기는 짧게 되는 문제점들이 제거된다.
본 발명의 상세한 설명
본 발명은 일반적으로 예시적인 제조 시퀀스의 횡 단면도들인 도면들(1 내지 4)을 참조하여 이해될 수 있다. 101에서 일반적으로 도시된 개구는 포토레지스트(PR), 마스킹, 다음(subsequent)의 에칭과 같은 종래의 패터닝(patter ning)에 의해 층(D2)내에서 개방된다. 상기 층(D2)은 예시적으로는 유전체이나 통상의 기술의 숙련자가 이해하는 범위내에서 다른 물질들일 수 있다. 그 후에, 예를 들어 티타늄 질화물(TiN)인 저 커패시터 플레이트(102)가 예시적으로 화학 증기 증착(CVD)에 의해 증착된다. 저 플레이트(102)의 증착이 완료된 후에, 유전체(203)의 상부 표면과 필요하지는 않지만 예시적으로 개구(101)의 측벽의 부분으로부터 저 플레이트(102)를 제거하기 위해 등방성 에칭이 수행된다. 특히, 도2와 도3에 도시된 바와 같이, 플레이트(102)는 유전체(203)의 상부 표면과 예시적인 실시예에서 도시된 캐비티(cavity)의 측벽(들)의 부분(204)으로부터 제거된다. 도3에 더 상세하게 도시된 바와 같이, 저 플레이트(102)의 에칭백(etchback)의 깊이는 일반적으로 d1으로서 도시된다. 이 깊이(d1)는 대략 0.1 내지 0.2 마이크론이다. 이층을 제거하는 것은 본 발명의 현재 기술에 있어 중요하며 곧 나중에 상세히 설명될 것이다. 그 후에 커패시터 유전체 물질(405)과 상부 플레이트(406)는 도4에 도시된 바와 같이 증착되고, 커패시터를 완성시킨다.
상술된 바와 같이, 개구(101)은 표준 기술에 의해 IC의 유전체 층으로 만들어 진다. 도면들의 기본 구조는 단지 예시적이며 제한적인 것이 아님을 주목하는 것이 중요하다. 이를 위해, 개구(101)는 하부로 부터(예를 들어 도4) 저 금속 비어(via)(또한 본원에서 플러그(409)로 불림)로 접속될 수 있다. 이 경우에, 개구는 본원에서 윈도우로서 불려진다. 대안적으로, 저 전극에 대한 접촉부(contact)가 상부 또는 측(도면들에서 도시도지 않음)으로부터 존재할 수 있다. 이 경우에, 개구는 본원에서 캐비티로서 불려진다. 제 1 저 전극 층(102)의 에칭을 실행하는데 사용되는 공정이 양호하게 2가지 방법중 하나로 수행된다. 비록, 상기 기술의 통상의 숙련된자가 이해하는 범위내의 다른 기술들이 저 전극(102)의 부분의 선택적 제거를 실행시키는데 사용 될 수 있다. 결국, 캐비티 이거나 윈도우가 유전체 층내에 형성되고 기하학적 모양이 변할 수 있으며, 이는 상기 기술에 숙련된 자에 의해 쉽게 이해될 수 있다. 개구는 변화하는 편심율(eccentricity)를 가지는 타원형 횡단면일 수 있다. 이 경우에, 캐비티는 하나의 측벽을 가진다. 대안적으로, 개구는 정사각형, 직사각형 또는 다른 유사한 횡 단면 모양일 수 있으며, 상기 경우에 개구는 하나의 측벽보다 많은 측벽을 가진다.
저 전극의 에칭을 실행시키는 하나의 기술은 저 전극층의 증착후에 적절한 포토레지스트(PR)로 윈도우(101)를 채우는 것이다. 그 후에, 블랭킷 포토레지스트 제거 또는 에칭백이 수행된다. 이 포토레지스트 제거는 예를 들어 포토레지스트의 플라즈마 제거 방법인 종래의 기술들에 의해 수행된다. 블랭킷 에칭백내의 포토레지스트의 제거 동작은 저 전극 층의 표면상에서 정지한다. 그후에 포토레지스트 에칭 단계가 대략 100nm의 포토레지스트를 캐비티 또는 윈도우(101)로 에칭백하도록 계속된다. 포토레지스트가 에칭백된 후에, 표면(203)으로부터 포토레지스트와 예시적인 실시예에서 윈도우 또는 캐비티(101)의 측벽(들)로부터 대략 10nm의 전극(102)을 제거하도록 에칭단계가 수행된다. 대안적으로, 물리적 스퍼터링 에칭은 상부 표면(203)으로부터 도2의 예시적인 실시예에서 캐비티(101)의 측벽들의 부분으로부터 저 전극을 제거시키는데 사용될 수 있다. 이 스퍼터링 에칭은 플라즈마를 사용하여 양호하게 실행되며, 물리적 스퍼터 구성요소가 상기 화학 에칭에 걸쳐 우세하다. 상기 물리적 스퍼터 구성요소는 Ar과 같은 희귀한(noble)가스에 의해 제공될 수 있으며, 화학적 구성요소는 Cl과 같은 에칭자(etchant)일 수 있다. 2개의 가스 구성요소의 혼합물을 플라즈마로 도입시킴에 의해, 가스들의 특정 혼합물 뿐만 아니라 화학 반응에 대한 물리적 스퍼터링의 비는 사용되는 플라즈마의 형태(예를 들어, 고 밀도 플라즈마 또는 병렬 플레이트 에칭자(etcher)), 압력, 제어될 수 있는 흐름율과 전력에 의존한다. 파라미터들, 물질들 및 그들의 가치는 상기 플라즈마 에칭기술에 숙련된 자에게 명백하게 된다. 물리적 스퍼터링 에칭방법을 사용하면 윈도우 또는 개구(101)의 상부 에지들 내부에서 제거된 티타늄 질화물의 코너들을 둥글게 하는 경향이 있다(도3을 참조). 윈도우의 특성비가 저 플레이트층 또는 전극(102)의 에칭을 손쉽게 하는 역할을 함을 주목하는 것은 중요하다. 특히, 특성 비는 도4에 도시된 바와 같이 실질적으로 X-Z평면에서 플레이트의 에칭을 허용한다. 일반적으로 “a”로서 도시된 깊이는 대략 1 마이크론이며, “b”로 도시된 직경은 대략 0.2 내지 0.3 마이크론이다. 저 전극의 소망의 부분을 제거하기 위해 위에 논의되며 선호되는 에칭 기술들중 하나가 수행된 후에, 커패시터용 유전체 물질의 적절한 층의 증착이 예를 들어 화학 증기 증착인 표준 기술에 의해 수행된다. 양호하게, Ta2O5는 커패시터의 유전체 물질로서 사용된다. 이 유전체 층(405)은 일반적으로 도4에 도시된다. 그 후에, 표준기술들에 의해, 상부 도체(406)가 증착된다. 탄탈 5 산화물이 커패시터 유전체에 대해 선호되는 물질인 반면, 티타늄 질화물, 실리톤 질화물, 바륨 스트론튬 티탄산염 또는 납 지르코늄 티탄산염을 포함하는 다른 물질들은 또한 유전체로서 사용될 수 있다. 결국, 상부 전극이 단일층으로서 도시되는 반면에 다수층의 도체들이 사용될 수 있음을 주목하는 것은 중요하다. 탄탈 질화물, 텅스텐 질화물, 텅스템, 백금, 루테늄 또는 알루미늄 또는 그것들의 결합과 같은 물질들이 또한 사용될 수 있다.
일반적으로 도4에 도시된 구조가 결과적인 커패시터 구조이다. 위에 언급된 바와 같이, 윈도우 또는 캐비티(101)의 비교적 높은 특성 비는 커패시터의 제조에 있어 중요한 역할을 한다. 이를 위해, 비교적 높은 특성 비가 유전체 층의 상부 표면(203)과 예시적인 실시예에서 개구의 측벽들의 부분으로부터 티타늄 질화물 층(102)을 에칭 가능하게 한다. 즉, 본 발명의 현재 기술(disclosure)에 사용되는 물리적 에칭 기술들이 도4의 좌표축들에 의해 도시된 바와 같이 X-Z 평면의 표면들로부터 티타늄 질화물 층(102)을 제거가능하게 한다. 따라서, 상부 표면(203)과 개구의 측벽들의 부분으로부터 티타늄 질화물의 등방적인 제거가 위에 기술된 물리적 에칭 기술들에 의해 손쉽게 된다. 측벽들의 부분과 저 표면(408)으로부터의 물질 제거가 X-Z평면에서만 일어나므로, 따라서 티타늄 질화물 층이 캐비티의 측벽들의 중요한 부분과 캐비티의 저 표면의 중요한 부분을 따라 남겨진다. 물론, 티타늄 질화물의 과도한 에칭이 저 표면(428)에서 일어나면, 캐비티의 저 표면이 저 레벨에서 상기 장치에서 상호접속되는 텅스텐 플러그(409)(예)와의 전기적 접촉이 존재할 수 있으므로, 이것이 수용가능하다. 커패시터의 형성 후에, 적절한 도체층, 양호하게는 텅스텐이 507에서 도시된 바와 같이 뒤에서 채워진다. 텅스텐의 뒤에서 채워짐이 회로의 로직 부분을 채우는 것과 동시에 행해지면 이어서 통사 TiN에 의해 뒤따르는 Ti의 개시 증착과 그 후에 텅스텐의 화학 증기 증착이 행해진다. 산화물층상의 TiN 또는 TaN의 상부 전극이 산화물층을 감소시키고 유전체 특성들을 격하시키는 티타늄으로부터 산화물층을 보호하려는 부가적인 목적을 위해 사용된다. 이 층은 그 후에 위에 논의된 바와 같이 다수층 구조들에서 평탄화의 목적을 위해 화학적 기계 연마된다. 결과적인 구조는 도6에 도시된다. 유전체의 상부 표면으로부터 저 전극(102)의 부분을 제거시킴으로써 본 발명의 현재 기술이 성취된다. 특히, 화학적 기계 연마의 평탄화 단계에 의해 층들(102, 406)이 짧아지는 경향은 2개의 층의 물리적 분리에 의해 방지된다.
위에 기술된 바와 같이, 본 발명의 제조 기술들은 많은 ULSI 구조, 물질, 처리와 호환된다. CMP에 부가적으로, 캐패시터 구조에 사용되는 유전체 물질의 본 발명의 기술은 또한 표준 VLSI와 ULSI 구조 및 처리와 호환된다. 도6에 도시된 커패시터들을 형성시키는데 예를 들어 고 유전체 상수(높은 k)물질인 탄탈 5 산화물을 사용한다. 탄탈 5 산화물과 같은 금속-호환 물질을 사용하는 것은 그것의 제조에 사용되는 증착기술이 대략 500℃ 또는 그 보다 낮은 저 온도 증착기술이므로 특히 중요하다. 따라서, 이것은 위에 기술된 이유들에 대하여 숙지된 기술들과의 호환성에 의해 유리하게 된다.
본 발명은 상세히 기술되었으며, 양호한 처리 단계들과 물질들이 기술되는 반면에, 상기 기술에 통상의 숙련된 자가 이해하는 범위에서의 대안적인 처리들과 물질들이 사용될 수 있다. 이러한 대안적인 처리들과 물질들이 커패시터의 구조와 그 제조 방법을 향상시키는 만큼, 그것은 본 발명의 범위내에 존재하는 것으로 간주된다.
커패시터 구조에 관한 것이며 집적회로들에 사용하기 위한 그 제조 방법에 관한 것이다.
본 발명은 표준/낮은 온도 처리 기술들로 쉽게 적응되며 커패시턴스 밀도를 향상시키는 커패시터 구조와 소망의 레벨의 평탄성을 유지하기 위해 다수층 구조들에 사용되는 화학적 기계 연마와 호환되는 방법에 관한 것이다.

Claims (30)

  1. 집적 회로에 있어서,
    상부 표면과 적어도 하나의 측벽을 가지는 개구를 가지는 층과,
    상기 적어도 하나의 측벽의 부분상에 배치되고 상기 층의 상기 상부(top) 표면상에는 배치되지는 않는 저 전극과,
    적어도 상기 저 전극상에 배치되는 유전체 물질의 층과,
    상기 유전체 물질의 층상에 배치되는 상부(upper) 전극을 포함하는 집적 회로.
  2. 제 1 항에 있어서, 상기 유전체 물질층은 상기 층의 상기 상부 표면위에서 확장되는 집적회로.
  3. 제 1 항에 있어서, 상기 저 전극은 상기 개구의 하부 표면상에 배치되는 집적 회로.
  4. 제 1 항에 있어서, 상기 저 전극은 도전 플러그와 접촉하는 집적 회로.
  5. 제 1 항에 있어서, 상기 유전체 물질층은 탄탈 산화물, 티타늄 질화물, 바륨 스트론튬 티탄산염 및 남 지르코늄 티탄산염으로 구성된 군(group)으로부터 선택되는 집적회로.
  6. 집적 회로에 있어서,
    상부 표면과 개구를 가지는 층으로서, 상기 개구는 하부 표면과 적어도 하나의 측 표면을 가지는 상기 층과,
    적어도 상기 적어도 하나의 측 표면의 부분상과 상기 하부 표면상에 배치되는 저 전극으로서, 상기 저 전극은 상기 층의 상기 상부 표면상에 배치되지는 않는 상기 저 전극과,
    상기 저 전극상에 배치되고 상기 층의 상기 상부 표면위에 확장되는 유전체 물질층과,
    상기 유전체 물질층상에 배치되는 상부 전극을 포함하는 집적 회로.
  7. 제 6 항에 있어서, 상기 전 전극은 도전 플러그와 접촉하는 집적 회로.
  8. 제 6 항에 있어서, 상기 유전체 물질층은 탄탈 산화물, 티타늄 질화물, 바륨 스트론튬 티탄산염, 납 지르코늄 티탄산염으로 구성된 군으로부터 선택되는 집적 회로.
  9. 제 6 항에 있어서, 상기 개구는 대략 1 마이크론의 깊이와 대략 0.2 마이크론의 직경을 가지는 집적회로.
  10. 제 1 항에 있어서, 금속층은 상기 상부 전극상에 배치되는 집적회로.
  11. 제 1 항에 있어서, 상기 저 전극은 상기 상부 표면으로부터 대략 0.2 마이크론의 깊이를 가지는 상부 단(end)을 갖는 집적 회로.
  12. 제 6 항에 있어서, 금속층은 상기 상부 전극상에 배치되는 집적회로.
  13. 제 6 항에 있어서, 상기 저 전극은 상기 상부 표면으로부터 대략 0.2 마이크론의 깊이를 가지는 상부 단을 갖는 집적 회로.
  14. 집적 회로를 제조하는 공정에 있어서, 상기 공정은,
    상부 표면을 가지는 층내에 적어도 하나의 측벽을 가지는 개구를 생성하는 단계와,
    상기 상부 표면상이 아닌 상기 적어도 하나의 측벽을 따라 도전 물질의 제 1 층을 배치하는 단계와,
    적어도 상기 도전 물질의 제 1 층상에 유전체 물질층을 배치하는 단계와,
    상기 유전체 물질층상에 그리고 상기 층의 상기 상부 표면위에 도전 물질의 제 2 층을 배치하는 단계를 포함하는 공정.
  15. 제 14 항에 있어서, 상기 도전 물질의 제 1 층을 배치하는 상기 단계는 상기 적어도 하나의 측벽과 상기 상부 표면상에 상기 제 1 층을 배치하는 단계와 상기 상부 표면으로부터 상기 제 1 층을 제거하는 단계를 더 포함하는 공정.
  16. 제 15 항에 있어서, 상기 제 1 층을 제거하는 상기 단계는 플라즈마 에칭에 의해 행해지는 공정.
  17. 제 14 항에 있어서, 상기 개구는 대략 1 마이크론의 깊이와 대략 0.2 마이크론의 직경을 가지는 공정.
  18. 제 14 항에 있어서, 상기 도전 물질의 제 1 층을 배치하는 상기 단계는,
    상기 층의 상기 상부 표면상에, 상기 적어도 하나의 측벽과 상기 개구의 상기 하부 표면상에 상기 도전 물질의 제 1 층을 배치하는 단계와,
    상기 상부 표면상과 상기 개구내에 포토레지스트층을 배치하는 단계와,
    상기 포토레지스트와 상기 상부 표면으로부터 상기 도전 물질의 제 1 층과, 상기 적어도 하나의 측벽의 부분을 제거하기 위해 에칭하는 단계를 포함하는 공정.
  19. 제 18 항에 있어서, 상기 에칭단계는 반응(reactive) 이온 플라즈마 에칭에 의해 행해지는 공정.
  20. 제 18 항에 있어서, 상기 에칭단계는 물리적 스퍼터(sputter) 에칭에 의해 행해지는 공정.
  21. 제 20 항에 있어서, 상기 스퍼터 에칭은 아르곤과 염소의 플라즈마인 공정.
  22. 집적 회로를 제조하는 공정에 있어서,
    유전체 층내에 개구를 생성하는 단계로서, 상기 개구는 적어도 하나의 측벽과 하부 표면을 가지며, 상기 유전체 층은 상부 표면을 가지는 상기 생성 단계와
    상기 적어도 하나의 측벽, 상기 하부 표면 및 상기 상부 표면상에 제 1 도전 층을 배치하는 단계와,
    상기 상부 표면과 상기 적어도 하나의 측벽의 부분으로부터 상기 제 도전층을 제거하는 단계와,
    상기 제 1 도전 층상과 상기 유전체 층의 상기 상부 표면위에 유전체 물질의 층을 배치하는 단계와,
    상기 유전체 물질층상에 제 2 도전층을 배치하는 단계를 포함하는 공정.
  23. 제 22 항에 있어서, 상기 제 1 도전 층을 배치하는 상기 단계는,
    상기 유전체 층의 상기 상부 표면, 상기 적어도 하나의 측벽과 상기 개구의 상기 하부 표면상에 상기 제 1 도전층을 배치하는 단계와,
    상기 상부 표면상과 상기 개구내에 포토레지스트층을 배치하는 단계와,
    상기 포토레지스트와 상기 상부 표면으로부터의 상기 제 1 도전층과, 상기 적어도 하나의 측벽의 부분을 제거하기 위해 에칭하는 단계를 포함하는 공정.
  24. 제 22 항에 있어서, 상기 공정은 상기 제 2 도전 층의 상부상에 금속층을 배치하는 단계와 상기 금속층을 화학 기계 연마하는 단계를 더 포함하는 공정.
  25. 제 18 항에 있어서, 상기 도전 물질의 제 2 층과 상기 유전체 물질층은 상기 상부 표면상에 배치되는 공정.
  26. 제 14 항에 있어서, 상기 공정은 상기 도전 물질의 제 2 층상에 금속층을 배치하는 단계와 상기 금속층을 화학적 기계 연마하는 단계를 더 포함하는 공정.
  27. 제 22 항에 있어서, 상기 제 1 도전층을 상기 적어도 하나의 측벽의 부분과 상기 상부 표면으로부터 제거하는 상기 단계는 에칭에 의해 행해지는 공정.
  28. 제 23 항에 있어서, 상기 에칭은 반응 이온 플라즈마 에칭인 공정.
  29. 제 23 항에 있어서, 상기 물리적 에칭은 물리적 스퍼터 에칭인 공정.
  30. 제 29 항에 있어서, 상기 스퍼터 에칭은 아르곤과 염소의 플라즈마인 공정.
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