JP2000332221A - 集積回路とその方法 - Google Patents
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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Abstract
(57)【要約】
【課題】 標準／低温処理技術と適合しキャパシタンス
の密度を向上させる多層構造で使用されるＣＭＰと適合
性を有するキャパシタ構造を提供すること。 【解決手段】 本発明のキャパシタ構造体は、集積回路
の誘電体層の開口内に形成される。下部電極層は、開口
の側面表面の少なくとも一部の上にのびるが、誘電体層
の上部表面までにはのびていない。誘電体材料層が、こ
の下部電極の上と、集積回路誘電体層の上部表面の上に
配置される。最後に上部電極層が、この誘電体材料層の
上に形成される。上部電極層と下部電極層のオーバーラ
ップは存在せず、平面化プロセスの間発生することのあ
る短絡の問題を回避できる。
の密度を向上させる多層構造で使用されるＣＭＰと適合
性を有するキャパシタ構造を提供すること。 【解決手段】 本発明のキャパシタ構造体は、集積回路
の誘電体層の開口内に形成される。下部電極層は、開口
の側面表面の少なくとも一部の上にのびるが、誘電体層
の上部表面までにはのびていない。誘電体材料層が、こ
の下部電極の上と、集積回路誘電体層の上部表面の上に
配置される。最後に上部電極層が、この誘電体材料層の
上に形成される。上部電極層と下部電極層のオーバーラ
ップは存在せず、平面化プロセスの間発生することのあ
る短絡の問題を回避できる。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ構造に
関し、特に、集積回路で用いられるキャパシタの製造方
法に関する。
関し、特に、集積回路で用いられるキャパシタの製造方
法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、ある限られた時間だけ情報
を保持できる複数のセルからなる電子デバイスであり、
それらは周期的な間隔でもって読み出したりリフレッシ
ュしなければならない。通常、ＤＲＡＭセルは、少なく
とも１つのトランジスタと蓄積用キャパシタとから構成
される。通常、ＤＲＡＭに用いられる集積回路は、ＭＯ
Ｓ、特に相補型のＭＯＳ構造のＣＭＯＳをトランジスタ
素子として用いて構成される。近年、このようなＤＲＡ
Ｍ構造のキャパシタは、１メガビットから１ギガビット
のオーダーに進展している。メモリの増加により、ゲー
トの特徴サイズは、１．２５μｍから０．２５μｍのオ
ーダーの縮小している。このようにＤＲＡＭのキャパシ
タ要件が過酷になるにつれて、キャパシタに必要とされ
る要件も増加している。キャパシタンスを増加させる必
要もあるが、キャパシタの面積を減少させることも必要
である。従って、多くの努力はこのようなニーズに見合
う材料と構造を構成することに向けられている。
を保持できる複数のセルからなる電子デバイスであり、
それらは周期的な間隔でもって読み出したりリフレッシ
ュしなければならない。通常、ＤＲＡＭセルは、少なく
とも１つのトランジスタと蓄積用キャパシタとから構成
される。通常、ＤＲＡＭに用いられる集積回路は、ＭＯ
Ｓ、特に相補型のＭＯＳ構造のＣＭＯＳをトランジスタ
素子として用いて構成される。近年、このようなＤＲＡ
Ｍ構造のキャパシタは、１メガビットから１ギガビット
のオーダーに進展している。メモリの増加により、ゲー
トの特徴サイズは、１．２５μｍから０．２５μｍのオ
ーダーの縮小している。このようにＤＲＡＭのキャパシ
タ要件が過酷になるにつれて、キャパシタに必要とされ
る要件も増加している。キャパシタンスを増加させる必
要もあるが、キャパシタの面積を減少させることも必要
である。従って、多くの努力はこのようなニーズに見合
う材料と構造を構成することに向けられている。
【０００３】相互接続の抵抗を最小にし、貴重なチップ
面積の使用を最大にするために、近年のＶＬＳＩ論理集
積半導体回路は、デバイス内の領域を相互接続するた
め、および集積回路内のデバイスを相互接続するため
に、多層レベルのワイヤリングラインを用いている。マ
ルチレベルの金属加工化層の形成により、回路設計の柔
軟度が増し、ダイサイズが縮小し、これによりチップの
コストが下がることになる。このような構造体を形成す
る際に、従来のアプローチは、下側レベルのワイヤリン
グライン（相互接続構造）を形成し、その後、その第１
（下側レベル）のワイヤリングラインと相互接続する上
側レベルのワイヤリングラインを形成している。
面積の使用を最大にするために、近年のＶＬＳＩ論理集
積半導体回路は、デバイス内の領域を相互接続するた
め、および集積回路内のデバイスを相互接続するため
に、多層レベルのワイヤリングラインを用いている。マ
ルチレベルの金属加工化層の形成により、回路設計の柔
軟度が増し、ダイサイズが縮小し、これによりチップの
コストが下がることになる。このような構造体を形成す
る際に、従来のアプローチは、下側レベルのワイヤリン
グライン（相互接続構造）を形成し、その後、その第１
（下側レベル）のワイヤリングラインと相互接続する上
側レベルのワイヤリングラインを形成している。
【０００４】第１（下側レベル）の相互接続構造は、集
積回路デバイスのドープ領域（ＭＯＳＦＥＴのソースま
たはドレイン）に接触している。相互接続は、通常、第
１レベルの相互接続構造と、集積回路デバイスの他の部
分との間に形成される。あるいは、集積回路デバイスの
外部にある構造体との間に形成される。これは、ワイヤ
リングラインの第２（後続）のレベルを介して行われ
る。従来のＶＬＳＩ、ＵＬＳＩ構造で使用される多層の
相互接続構造の例を図７に示す。貫通導体７０１を用い
てあるレベルと他のレベルとの間の接続を構成する。図
７に示すように、第１レベルの金属層Ｍ−１は、プラグ
とも称する貫通導体Ｗを介して、集積回路の基板層内に
形成されたソース（Ｓ）７０２に接続されている。この
金属層Ｍ−１は、貫通導体Ｗを介して第２レベルの金属
層Ｍ−２に接続され、さらにより高次層へのの電気的接
続を形成している。
積回路デバイスのドープ領域（ＭＯＳＦＥＴのソースま
たはドレイン）に接触している。相互接続は、通常、第
１レベルの相互接続構造と、集積回路デバイスの他の部
分との間に形成される。あるいは、集積回路デバイスの
外部にある構造体との間に形成される。これは、ワイヤ
リングラインの第２（後続）のレベルを介して行われ
る。従来のＶＬＳＩ、ＵＬＳＩ構造で使用される多層の
相互接続構造の例を図７に示す。貫通導体７０１を用い
てあるレベルと他のレベルとの間の接続を構成する。図
７に示すように、第１レベルの金属層Ｍ−１は、プラグ
とも称する貫通導体Ｗを介して、集積回路の基板層内に
形成されたソース（Ｓ）７０２に接続されている。この
金属層Ｍ−１は、貫通導体Ｗを介して第２レベルの金属
層Ｍ−２に接続され、さらにより高次層へのの電気的接
続を形成している。
【０００５】この埋め込み型のＤＲＡＭ構造は、集積さ
れたキャパシタを論理トランジスタに接続し高密度のメ
モリセルを回路に追加している。これらの集積されたキ
ャパシタは、ＭＯＳデバイスのソース金属化領域に接続
されてメモリセルを構成している。従来のＤＲＡＭキャ
パシタは、底部電極としてポリシリコン層を、絶縁（誘
電体）層として二酸化シリコン層または窒化シリコン層
を、そして上部電極として上部金属層を有する。このよ
うな構造は、埋め込み型のＤＲＡＭ技術とは、適合性を
有さない。その理由は、ポリシリコン製のキャパシタが
複雑となり、酸化シリコン／窒化シリコンを成長させる
ために高温が必要だからである。
れたキャパシタを論理トランジスタに接続し高密度のメ
モリセルを回路に追加している。これらの集積されたキ
ャパシタは、ＭＯＳデバイスのソース金属化領域に接続
されてメモリセルを構成している。従来のＤＲＡＭキャ
パシタは、底部電極としてポリシリコン層を、絶縁（誘
電体）層として二酸化シリコン層または窒化シリコン層
を、そして上部電極として上部金属層を有する。このよ
うな構造は、埋め込み型のＤＲＡＭ技術とは、適合性を
有さない。その理由は、ポリシリコン製のキャパシタが
複雑となり、酸化シリコン／窒化シリコンを成長させる
ために高温が必要だからである。
【０００６】例えば、多層構造において、相互接続体と
して用いられるアルミの金属層は、ポリシリコンを堆積
する際の高温処理により悪影響を受ける。さらにまた、
電極としてポリシリコン層を用いることは、デバイスの
電気的特性に致命的な悪影響を及ぼす。五酸化タンタル
の誘電率が二酸化シリコンあるいは窒化シリコンに比べ
て大きいため、五酸化タンタルをキャパシタの誘電体層
の材料として用いているが、これは公知である。五酸化
タンタル層を形成するために用いられるＣＶＤプロセス
の間、五酸化タンタルの還元を阻止しリーク電流を減ら
すために、ポリシリコン層と五酸化タンタル層との間に
二酸化シリコン層を形成することが必要である。しかし
二酸化シリコン層はキャパシタにとって好ましいもので
はない。キャパシタのキャパシタンスに悪影響を及ぼす
からである。従って、ＤＲＡＭにおいてはポリシリコン
製の電極の使用を回避した新たなキャパシタ構造が必要
とされている。
して用いられるアルミの金属層は、ポリシリコンを堆積
する際の高温処理により悪影響を受ける。さらにまた、
電極としてポリシリコン層を用いることは、デバイスの
電気的特性に致命的な悪影響を及ぼす。五酸化タンタル
の誘電率が二酸化シリコンあるいは窒化シリコンに比べ
て大きいため、五酸化タンタルをキャパシタの誘電体層
の材料として用いているが、これは公知である。五酸化
タンタル層を形成するために用いられるＣＶＤプロセス
の間、五酸化タンタルの還元を阻止しリーク電流を減ら
すために、ポリシリコン層と五酸化タンタル層との間に
二酸化シリコン層を形成することが必要である。しかし
二酸化シリコン層はキャパシタにとって好ましいもので
はない。キャパシタのキャパシタンスに悪影響を及ぼす
からである。従って、ＤＲＡＭにおいてはポリシリコン
製の電極の使用を回避した新たなキャパシタ構造が必要
とされている。
【０００７】多層集積回路ＩＣ（ＩＣ構造）において
は、トレンチキャパシタ構造を用いて平面状キャパシタ
に比較してキャパシタンスを上げている。このトレンチ
キャパシタ構造は、貴重なチップの表面積を効率的に使
用できるが、このトレンチキャパシタ構造は、多層構造
の製造技術には適合できない。特に、平面化プロセスは
多層集積回路の製造に重要な役目を果たす。このため、
回路の製造プロセスの間、絶縁層と導電層を形成するの
に用いられる様々な「成長と／または堆積」技術は、非
平面構造を構成してしまいこのため２つの主要な問題を
発生させる。非平面構造に起因する第１の問題点は、微
細な線構造の連続性を破損することのないステップカバ
レッジを維持することが困難な点であり、第２の問題点
は、光学解像度が低下しウェハ構造上に微細なラインパ
ターンを描くことができなくなる点である。従って多層
構造の各レベルで研磨してその平面性を維持している。
は、トレンチキャパシタ構造を用いて平面状キャパシタ
に比較してキャパシタンスを上げている。このトレンチ
キャパシタ構造は、貴重なチップの表面積を効率的に使
用できるが、このトレンチキャパシタ構造は、多層構造
の製造技術には適合できない。特に、平面化プロセスは
多層集積回路の製造に重要な役目を果たす。このため、
回路の製造プロセスの間、絶縁層と導電層を形成するの
に用いられる様々な「成長と／または堆積」技術は、非
平面構造を構成してしまいこのため２つの主要な問題を
発生させる。非平面構造に起因する第１の問題点は、微
細な線構造の連続性を破損することのないステップカバ
レッジを維持することが困難な点であり、第２の問題点
は、光学解像度が低下しウェハ構造上に微細なラインパ
ターンを描くことができなくなる点である。従って多層
構造の各レベルで研磨してその平面性を維持している。
【０００８】平面化を行うために幅広く用いられている
１つの技術は、化学機械研磨（chemical mechanical po
lishing：ＣＭＰ）である。このような研磨ステップ
は、平面形状を維持するために、キャパシタの製造後に
用いられる。キャパシタを製造した後、その後ＣＭＰま
たは他の平面化ステップを用いて表面を平面化した後、
金属層と誘電体層の堆積を行っている。しかし、このよ
うな公知のトレンチキャパシタ構造においては、ＣＭＰ
と他の平面化技術は、例えばプレート（電極）間の短絡
のようなキャパシタにとって悪影響を及ぼす。
１つの技術は、化学機械研磨（chemical mechanical po
lishing：ＣＭＰ）である。このような研磨ステップ
は、平面形状を維持するために、キャパシタの製造後に
用いられる。キャパシタを製造した後、その後ＣＭＰま
たは他の平面化ステップを用いて表面を平面化した後、
金属層と誘電体層の堆積を行っている。しかし、このよ
うな公知のトレンチキャパシタ構造においては、ＣＭＰ
と他の平面化技術は、例えばプレート（電極）間の短絡
のようなキャパシタにとって悪影響を及ぼす。
【０００９】
【発明が解決しようとする課題】従って、上記のトレン
チキャパシタ構造は、多層構造のＵＬＳＩ製造に使用さ
れる処理技術には容易にはなじまないものである。本発
明のキャパシタ構造は、標準／低温処理技術と容易に適
合しながら、キャパシタンスの密度を向上させ、所望の
平面性を維持するために、多層構造で使用されるＣＭＰ
と適合性を有するものである。
チキャパシタ構造は、多層構造のＵＬＳＩ製造に使用さ
れる処理技術には容易にはなじまないものである。本発
明のキャパシタ構造は、標準／低温処理技術と容易に適
合しながら、キャパシタンスの密度を向上させ、所望の
平面性を維持するために、多層構造で使用されるＣＭＰ
と適合性を有するものである。
【００１０】
【課題を解決するための手段】本発明のキャパシタ構造
体は、集積回路の誘電体層の開口内に形成される。下部
電極（電極プレート）は、開口の側面表面の少なくとも
一部の上に延在するが、誘電体層の上部表面にまでは延
在しない。誘電体材料層が、この下部電極の上と誘電体
層の上部表面の上に配置される。最後に上部電極（電極
プレート）が、この誘電体材料層の上に形成される。下
部電極は、誘電体層の上部表面から除去されるため誘電
体層の上部表面に沿って上部電極と下部電極のオーバー
ラップ（重なり合い）は存在せず、平面化プロセスの間
発生することのある短絡の問題を回避できる。
体は、集積回路の誘電体層の開口内に形成される。下部
電極（電極プレート）は、開口の側面表面の少なくとも
一部の上に延在するが、誘電体層の上部表面にまでは延
在しない。誘電体材料層が、この下部電極の上と誘電体
層の上部表面の上に配置される。最後に上部電極（電極
プレート）が、この誘電体材料層の上に形成される。下
部電極は、誘電体層の上部表面から除去されるため誘電
体層の上部表面に沿って上部電極と下部電極のオーバー
ラップ（重なり合い）は存在せず、平面化プロセスの間
発生することのある短絡の問題を回避できる。
【００１１】
【発明の実施の形態】図１〜４に、本発明の製造シーケ
ンスの断面図を示す。開口１０１は、従来のフォトレジ
ストとマスキングとその後のエッチングプロセスのよう
な、従来のパターン化プロセスにより層Ｄ2内に形成さ
れる。この層Ｄ2は、誘電体材料あるいは当業者に公知
の他の材料である。その後、例えばＴｉＮ製の下部キャ
パシタ電極１０２がＣＶＤプロセスにより堆積される。
下部キャパシタ電極１０２の堆積が完了した後、異方性
エッチングを実行して、誘電体の上部表面２０３から下
部キャパシタ電極１０２を除去する。しかし必ずしも必
要なことではないが、開口１０１の側壁の一部からも下
部キャパシタ電極１０２を除去してもよい。特に図２、
３に示すように、下部キャパシタ電極１０２は誘電体の
上部表面２０３の上部表面から除去され、この実施例に
おいては側壁２０４の側壁の一部からも除去されてい
る。図３に詳述するように、下部キャパシタ電極１０２
のエッチバックの深さは、ｄ1である。この深さｄ1は、
０．１〜０．２ミクロンのオーダーである。このキャパ
シタ電極である層１０２の除去は本発明にとって重要な
ものであり、これに関しては後述する。その後キャパシ
タ用誘電体材料層４０５と上部電極４０６が図４に示す
よう堆積されキャパシタの形成が完了する。
ンスの断面図を示す。開口１０１は、従来のフォトレジ
ストとマスキングとその後のエッチングプロセスのよう
な、従来のパターン化プロセスにより層Ｄ2内に形成さ
れる。この層Ｄ2は、誘電体材料あるいは当業者に公知
の他の材料である。その後、例えばＴｉＮ製の下部キャ
パシタ電極１０２がＣＶＤプロセスにより堆積される。
下部キャパシタ電極１０２の堆積が完了した後、異方性
エッチングを実行して、誘電体の上部表面２０３から下
部キャパシタ電極１０２を除去する。しかし必ずしも必
要なことではないが、開口１０１の側壁の一部からも下
部キャパシタ電極１０２を除去してもよい。特に図２、
３に示すように、下部キャパシタ電極１０２は誘電体の
上部表面２０３の上部表面から除去され、この実施例に
おいては側壁２０４の側壁の一部からも除去されてい
る。図３に詳述するように、下部キャパシタ電極１０２
のエッチバックの深さは、ｄ1である。この深さｄ1は、
０．１〜０．２ミクロンのオーダーである。このキャパ
シタ電極である層１０２の除去は本発明にとって重要な
ものであり、これに関しては後述する。その後キャパシ
タ用誘電体材料層４０５と上部電極４０６が図４に示す
よう堆積されキャパシタの形成が完了する。
【００１２】上述したように、開口１０１は、標準技術
によりＩＣの誘電体層内に形成される。図の基本的な構
造は、本発明の単なる一実施例でこれに限定されるもの
ではない。開口１０１は、底部（図４に示したように）
でプラグ４０９と称する下部金属貫通導体に接続され
る。この場合、開口１０１はウィンドウとも称する。別
の構成例として、下部電極への接触は上部あるいは側面
から行ってもよい。この場合開口はキャビティと称す
る。下部キャパシタ電極１０２のエッチングを行うのに
用いられるプロセスは、２つの方法の１つにより行われ
る。他の技術も下部キャパシタ電極１０２の一部を選択
的に除去するのに使うこともできる。最後に、キャビテ
ィあるいはウィンドウが誘電体層内に形成されるか否か
は、物理的形状により変わる。開口は芯のずれた楕円形
の断面でもよい。この場合、キャビティは側壁を有す
る。別法として開口は矩形あるいは他の類似断面形状を
有してもよくいずれの場合にも開口は側壁を有する。
によりＩＣの誘電体層内に形成される。図の基本的な構
造は、本発明の単なる一実施例でこれに限定されるもの
ではない。開口１０１は、底部（図４に示したように）
でプラグ４０９と称する下部金属貫通導体に接続され
る。この場合、開口１０１はウィンドウとも称する。別
の構成例として、下部電極への接触は上部あるいは側面
から行ってもよい。この場合開口はキャビティと称す
る。下部キャパシタ電極１０２のエッチングを行うのに
用いられるプロセスは、２つの方法の１つにより行われ
る。他の技術も下部キャパシタ電極１０２の一部を選択
的に除去するのに使うこともできる。最後に、キャビテ
ィあるいはウィンドウが誘電体層内に形成されるか否か
は、物理的形状により変わる。開口は芯のずれた楕円形
の断面でもよい。この場合、キャビティは側壁を有す
る。別法として開口は矩形あるいは他の類似断面形状を
有してもよくいずれの場合にも開口は側壁を有する。
【００１３】下部電極のエッチングを実行する１つの技
術は、下部電極層の堆積後適切なフォトレジスト（Ｐ
Ｒ）材料でウィンドウである開口１０１を充填し、その
後、ブランケット形式のフォトレジスト除去あるいはエ
ッチバックを行うことである。フォトレジストの除去
は、従来技術例えばフォトレジストのプラズマ除去技術
により行われる。ブランケットエッチバックプロセスに
おける、フォトレジストの除去は、下部電極層の表面上
で停止する。その後、フォトレジストのエッチングステ
ップを継続して、キャビティあるいはウィンドウである
開口１０１内で１００ｎｍの厚さだけフォトレジストを
エッチバックする。
術は、下部電極層の堆積後適切なフォトレジスト（Ｐ
Ｒ）材料でウィンドウである開口１０１を充填し、その
後、ブランケット形式のフォトレジスト除去あるいはエ
ッチバックを行うことである。フォトレジストの除去
は、従来技術例えばフォトレジストのプラズマ除去技術
により行われる。ブランケットエッチバックプロセスに
おける、フォトレジストの除去は、下部電極層の表面上
で停止する。その後、フォトレジストのエッチングステ
ップを継続して、キャビティあるいはウィンドウである
開口１０１内で１００ｎｍの厚さだけフォトレジストを
エッチバックする。
【００１４】フォトレジストをエッチバックした後、エ
ッチングステップを行って誘電体の上部表面２０３から
フォトレジストを除去する。この実施例においては、キ
ャビティあるいはウィンドウである開口１０１の側壁か
ら下部キャパシタ電極１０２を約１００ｎｍだけ除去す
る。あるいは物理的スパッタリングエッチングを用い
て、誘電体の上部表面２０３から下部電極を除去する、
図２の実施例においては、開口１０１の側壁の一部から
下部電極を除去する。このスパッタによるエッチングプ
ロセスは、物理的スパッタリング成分が化学的エッチン
グに対し支配的になるようなプラズマで実行される。こ
の物理的スパッタリング成分は、希ガス、例えばＡｒに
より行われ、化学的成分は例えばＣｌのようなエッチン
グ剤である。
ッチングステップを行って誘電体の上部表面２０３から
フォトレジストを除去する。この実施例においては、キ
ャビティあるいはウィンドウである開口１０１の側壁か
ら下部キャパシタ電極１０２を約１００ｎｍだけ除去す
る。あるいは物理的スパッタリングエッチングを用い
て、誘電体の上部表面２０３から下部電極を除去する、
図２の実施例においては、開口１０１の側壁の一部から
下部電極を除去する。このスパッタによるエッチングプ
ロセスは、物理的スパッタリング成分が化学的エッチン
グに対し支配的になるようなプラズマで実行される。こ
の物理的スパッタリング成分は、希ガス、例えばＡｒに
より行われ、化学的成分は例えばＣｌのようなエッチン
グ剤である。
【００１５】スパッタリングは、２つのガス状成分から
なる混合物をプラズマ内に導入しておこなう、物理的ス
パッタリング対化学反応性の比率およびガスの混合比率
は、使用されるプラズマの種類および圧力／流速に依存
する。このパラメータ、材料および比率は、プラズマエ
ッチングにおいて公知のものである。物理的スパッタリ
ングエッチングを使用することにより、開口１０１の上
部エッジはその内側から除去され、その結果窒化チタン
製の角に丸みを帯びさせる傾向がある。ウィンドウのア
スペクト比は、下部キャパシタ電極１０２の層のエッチ
ングを容易にさせる重要な役目をする。特に、このアス
ペクト比により、Ｘ−Ｚ面におけるプレートのエッチン
グが、図４に示すように可能となる。この深さ“ａ”
は、１ミクロンのオーダーで、一方、“ｂ”の距離は、
０．２〜０．３ミクロンのオーダーである。
なる混合物をプラズマ内に導入しておこなう、物理的ス
パッタリング対化学反応性の比率およびガスの混合比率
は、使用されるプラズマの種類および圧力／流速に依存
する。このパラメータ、材料および比率は、プラズマエ
ッチングにおいて公知のものである。物理的スパッタリ
ングエッチングを使用することにより、開口１０１の上
部エッジはその内側から除去され、その結果窒化チタン
製の角に丸みを帯びさせる傾向がある。ウィンドウのア
スペクト比は、下部キャパシタ電極１０２の層のエッチ
ングを容易にさせる重要な役目をする。特に、このアス
ペクト比により、Ｘ−Ｚ面におけるプレートのエッチン
グが、図４に示すように可能となる。この深さ“ａ”
は、１ミクロンのオーダーで、一方、“ｂ”の距離は、
０．２〜０．３ミクロンのオーダーである。
【００１６】下部電極の所望部分を除去するために、上
記のエッチング技術のいずれかを実行した後、キャパシ
タ用の誘電体材料層の堆積が標準技術例えばＣＶＤを用
いて行われる。好ましくは、五酸化タンタル（Ｔａ
2Ｏ5）がキャパシタの誘電材料として用いられる。この
誘電体層は、図４のキャパシタ用誘電体材料層４０５と
して示す。その後標準技術を用いて上部電極４０６が堆
積される。五酸化タンタルは、キャパシタの誘電材料と
して好ましいものであるが、他の材料例えば窒化チタ
ン、酸化シリコン、チタン酸バリウムストロンチウム、
あるいはチタン酸鉛ジルコニウム等が誘電材料として用
いられる。最後に上部電極４０６は、単一層として示し
てあるが、積層構造の導体層も採用することができる。
上部電極４０６として窒化タンタル、窒化タングステ
ン、タングステン、プラチナ、ルテニウム、アルミニウ
ム、あるいはそれらの組合せもまた用いることができ
る。
記のエッチング技術のいずれかを実行した後、キャパシ
タ用の誘電体材料層の堆積が標準技術例えばＣＶＤを用
いて行われる。好ましくは、五酸化タンタル（Ｔａ
2Ｏ5）がキャパシタの誘電材料として用いられる。この
誘電体層は、図４のキャパシタ用誘電体材料層４０５と
して示す。その後標準技術を用いて上部電極４０６が堆
積される。五酸化タンタルは、キャパシタの誘電材料と
して好ましいものであるが、他の材料例えば窒化チタ
ン、酸化シリコン、チタン酸バリウムストロンチウム、
あるいはチタン酸鉛ジルコニウム等が誘電材料として用
いられる。最後に上部電極４０６は、単一層として示し
てあるが、積層構造の導体層も採用することができる。
上部電極４０６として窒化タンタル、窒化タングステ
ン、タングステン、プラチナ、ルテニウム、アルミニウ
ム、あるいはそれらの組合せもまた用いることができ
る。
【００１７】図４に示した構造体は、上記の方法を実行
した結果得られたキャパシタ構造である。上記したよう
に、ウィンドウあるいはキャビティである開口１０１の
高いアスペクト比は、キャパシタの製造に重要な役目を
果たす。このため、高アスペクト比により誘電体の上部
表面２０３から窒化チタン層である下部キャパシタ電極
１０２のエッチングが可能となり、特にこの実施例では
開口の側壁の一部からの下部キャパシタ電極１０２のエ
ッチングが可能となる。すなわち、本発明により用いら
れる物理的エッチング技術により、図４の座標軸に示さ
れたようなＸ−Ｚ面における表面から窒化チタン層であ
る下部キャパシタ電極１０２の除去が可能となる。従っ
て誘電体の上部表面２０３からおよび開口の側壁の一部
から窒化チタン層を異方的に除去することは上記の物理
的エッチングプロセスにより容易となる。
した結果得られたキャパシタ構造である。上記したよう
に、ウィンドウあるいはキャビティである開口１０１の
高いアスペクト比は、キャパシタの製造に重要な役目を
果たす。このため、高アスペクト比により誘電体の上部
表面２０３から窒化チタン層である下部キャパシタ電極
１０２のエッチングが可能となり、特にこの実施例では
開口の側壁の一部からの下部キャパシタ電極１０２のエ
ッチングが可能となる。すなわち、本発明により用いら
れる物理的エッチング技術により、図４の座標軸に示さ
れたようなＸ−Ｚ面における表面から窒化チタン層であ
る下部キャパシタ電極１０２の除去が可能となる。従っ
て誘電体の上部表面２０３からおよび開口の側壁の一部
から窒化チタン層を異方的に除去することは上記の物理
的エッチングプロセスにより容易となる。
【００１８】側壁の一部および下部表面４０８からの材
料の除去は、Ｘ−Ｚ面のみで起き、従って、窒化チタン
層である下部キャパシタ電極１０２は、キャビティの側
壁の大部分およびキャビティの下部表面の大部分に沿っ
て残る。当然のことながら、窒化チタン層である下部キ
ャパシタ電極１０２のオーバーエッチングは、下部表面
４０８の部分でも発生するがこれは許容できる。その理
由は、キャビティの下部表面はその下のレベルにあるデ
バイスと相互接続するプラグ４０９と電気的に接触でき
るからである。
料の除去は、Ｘ−Ｚ面のみで起き、従って、窒化チタン
層である下部キャパシタ電極１０２は、キャビティの側
壁の大部分およびキャビティの下部表面の大部分に沿っ
て残る。当然のことながら、窒化チタン層である下部キ
ャパシタ電極１０２のオーバーエッチングは、下部表面
４０８の部分でも発生するがこれは許容できる。その理
由は、キャビティの下部表面はその下のレベルにあるデ
バイスと相互接続するプラグ４０９と電気的に接触でき
るからである。
【００１９】キャパシタの形成後、導電層好ましくはタ
ングステン製の導電層を５０７に示すように充填する。
タングステンを充填することは、回路の論理部分を充填
するのプロセスで同時に行われ、そのためこのプロセス
は通常Ｔｉの初期堆積およびその後のＴｉＮの堆積およ
びタングステンのＣＶＤ堆積を含む。酸化物層上のＴｉ
ＮまたはＴａＮの上部電極は、酸化物層を還元させ誘電
特性を劣化させるチタンから酸化物を保護するよう機能
する。この層はその後化学機械的に研磨され、多層構造
の平面化を実行する。その結果得られた構造を図６に示
す。下部キャパシタ電極１０２の一部を、誘電体の上部
表面の上部表面２０３から除去することにより、本発明
の利点が達成できる。特に下部キャパシタ電極１０２と
上部電極４０６が、化学機械研磨の平面化ステップに起
因して短絡する傾向は、２つの層１０２と４０６とを物
理的に分離することにより回避される。
ングステン製の導電層を５０７に示すように充填する。
タングステンを充填することは、回路の論理部分を充填
するのプロセスで同時に行われ、そのためこのプロセス
は通常Ｔｉの初期堆積およびその後のＴｉＮの堆積およ
びタングステンのＣＶＤ堆積を含む。酸化物層上のＴｉ
ＮまたはＴａＮの上部電極は、酸化物層を還元させ誘電
特性を劣化させるチタンから酸化物を保護するよう機能
する。この層はその後化学機械的に研磨され、多層構造
の平面化を実行する。その結果得られた構造を図６に示
す。下部キャパシタ電極１０２の一部を、誘電体の上部
表面の上部表面２０３から除去することにより、本発明
の利点が達成できる。特に下部キャパシタ電極１０２と
上部電極４０６が、化学機械研磨の平面化ステップに起
因して短絡する傾向は、２つの層１０２と４０６とを物
理的に分離することにより回避される。
【００２０】
【発明の効果】上記したように、本発明の製造技術は、
多くのＵＬＳＩ構造、材料、プロセスと適合性を有す
る。化学機械研磨に加えて、本発明のキャパシタ構造内
に使用される誘電体材料は、標準のＶＬＳＩとＵＬＳＩ
の構造と、その製造プロセスと適合性を有する。図６に
示したキャパシタの形成は、五酸化タンタルを高誘電率
（高ｋ材料）として用いる。五酸化タンタルのような金
属適合性を有する材料を使用することは特に本発明の利
点であり、その理由は、本発明のキャパシタの製造に用
いられる堆積技術は、低温（５００℃）で行われるから
である。従って本発明は上記した理由により埋積型の技
術と適合性を有する点でも利点がある。
多くのＵＬＳＩ構造、材料、プロセスと適合性を有す
る。化学機械研磨に加えて、本発明のキャパシタ構造内
に使用される誘電体材料は、標準のＶＬＳＩとＵＬＳＩ
の構造と、その製造プロセスと適合性を有する。図６に
示したキャパシタの形成は、五酸化タンタルを高誘電率
（高ｋ材料）として用いる。五酸化タンタルのような金
属適合性を有する材料を使用することは特に本発明の利
点であり、その理由は、本発明のキャパシタの製造に用
いられる堆積技術は、低温（５００℃）で行われるから
である。従って本発明は上記した理由により埋積型の技
術と適合性を有する点でも利点がある。
【図１】ＩＣの誘電体層の開口内に下部電極を堆積した
後、本発明の方法により製造したキャパシタの断面図。
後、本発明の方法により製造したキャパシタの断面図。
【図２】図１のキャパシタの下部電極をエッチングした
状態を示す断面図。
状態を示す断面図。
【図３】図２の部分拡大断面図。
【図４】酸化物層と上部電極層を堆積した後のキャパシ
タ構造の断面図。
タ構造の断面図。
【図５】適宜の導電材料（タングステン）を埋め戻した
後のキャパシタの断面図。
後のキャパシタの断面図。
【図６】化学機械研磨を平面化ステップとして用いた後
の本発明のキャパシタの断面図。
の本発明のキャパシタの断面図。
【図７】従来技術にかかる多層集積回路（ＩＣ構造）を
表す図。
表す図。
１０１ 開口 １０２ 下部キャパシタ電極 ２０３ 誘電体の上部表面 ２０４ 側壁 ４０５ キャパシタ用誘電体材料層 ４０６ 上部電極 ４０８ 下部表面 ４０９ プラグ ７０１ 貫通導体 ７０２ ソース Ｄ２ 層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 グレン ビー．アラーズ アメリカ合衆国、95060 カリフォルニア、 サンタ クルズ、レッドウッド ドライブ 1771 (72)発明者 チェン−チュン リー アメリカ合衆国、10025 ニューヨーク、 ニューヨーク、ウエスト 98 ストリート 305、アパートメント ３イーエヌ (72)発明者 ヘレン ルイス マイナード アメリカ合衆国、08873 ニュージャージ ー、サマーセット、ハンターズ クロッシ ング ロード 16 (72)発明者 ダニエル ジョセフ ヴィットカバッジ アメリカ合衆国、34787 フロリダ、ウィ ンター ガーデン、ウィンドストーン ス トリート 12107
Claims (30)
- 【請求項１】 少なくとも１つの側壁（２０４）を有す
る開口（１０１）と上部表面（２０３）とを有する層
（Ｄ２）と、 前記少なくとも１つの側壁（２０４）の一部上に形成さ
れ、前記層（Ｄ２）の上部表面（２０３）には形成され
ない下部電極層（１０２）と、 前記下部電極層（１０２）の上に形成された誘電体材料
層（４０５）と、 前記誘電体材料層（４０５）の上に形成された上部電極
層（４０６）とを有することを特徴とする集積回路。 - 【請求項２】 前記誘電体材料層（４０５）は、前記層
の上部表面（２０３）の上に延在することを特徴とする
請求項１記載の集積回路。 - 【請求項３】 前記下部電極層（１０２）は、前記開口
（１０１）の底部表面に形成されることを特徴とする請
求項１記載の集積回路。 - 【請求項４】 前記下部電極層（１０２）は、導電性プ
ラグ（４０９）と接触していることを特徴とする請求項
１記載の集積回路。 - 【請求項５】 前記誘電体材料層（４０５）は、酸化タ
ンタルと、窒化チタンと、チタン酸バリウムストロンチ
ウムと、チタン酸鉛ジルコニウムとからなるグループか
ら選択された材料で形成されることを特徴とする請求項
１記載の集積回路。 - 【請求項６】 底部表面と少なくとも１つの側部表面と
を有する開口（１０１）と上部表面（２０３）とを有す
る層（Ｄ２）と、 前記少なくとも１つの側部表面（２０４）の一部と前記
底部表面の上に形成され、前記上部表面（２０３）には
形成されていない下部電極層（１０２）と、 前記下部電極層（１０２）の上に形成され、さらに前記
上部表面（２０３）上に延在する誘電体材料層（４０
５）と、 前記誘電体材料層の上に形成された上部電極層（４０
６）と、 を有することを特徴とする集積回路。 - 【請求項７】 前記下部電極層（１０２）は導電性プラ
グ（４０９）と接触していることを特徴とする請求項６
記載の集積回路。 - 【請求項８】 前記誘電体材料層（４０５）は、酸化タ
ンタルと、窒化チタンと、チタン酸バリウムストロンチ
ウムと、チタン酸鉛ジルコニウムとからなるグループか
ら選択された材料で形成されることを特徴とする請求項
６記載の集積回路。 - 【請求項９】 前記開口（１０１）の深さは、約１μｍ
台で、その直径は約０．２μｍ台であることを特徴とす
る請求項６記載の集積回路。 - 【請求項１０】 金属層（５０７）が、前記上部電極
（４０６）の上にさらに形成されていることを特徴とす
る請求項１記載の集積回路。 - 【請求項１１】 前記下部電極（１０２）は、前記上部
表面から０．２μｍのオーダーの深さに形成されている
上部端部を有することを特徴とする請求項１記載の集積
回路。 - 【請求項１２】 金属層（５０７）が、前記上部電極
（４０６）の上に形成されていることを特徴とする請求
項６記載の集積回路。 - 【請求項１３】 前記下部電極（１０２）は、前記上部
表面から０．２μｍのオーダーの深さに形成されている
上部端部を有することを特徴とする請求項６記載の集積
回路。 - 【請求項１４】 （Ａ） 上部表面（２０３）を有する
層（Ｄ２）内に少なくとも１つの側壁（２０４）を有す
る開口（１０１）を形成するステップと、 （Ｂ） 前記上部表面（２０３）上ではなく前記少なく
とも１つの側壁表面（２０４）に沿って第１導電性材料
の第１層（１０１）を形成するステップと、 （Ｃ） 前記第１層（１０１）の少なくとも上に誘電体
材料層（４０５）を形成するステップと、 （Ｄ） 前記誘電体材料層（４０５）上と前記層の上部
表面（２０３）上に導電性材料の第２層（４０６）を形
成するステップと、を有することを特徴とする集積回路
の製造方法。 - 【請求項１５】 前記（Ｂ）ステップは、 （Ｂ１） 前記少なくとも１つの側壁（２０４）と前記
上部表面（２０３）上に前記第１層（１０１）を堆積す
るステップと、 （Ｂ２） 前記上部表面（２０３）から前記第１層（１
０１）を除去するステップと、を有することを特徴とす
る請求項１４記載の集積回路の製造方法。 - 【請求項１６】 前記（Ｂ２）のステップは、プラズマ
エッチングで行われることを特徴とする請求項１４記載
の集積回路の製造方法。 - 【請求項１７】 前記開口（１０１）の深さは、１μｍ
台で、その直径は０．２μｍ台であることを特徴とする
請求項１４記載の集積回路の製造方法。 - 【請求項１８】 前記（Ｂ）ステップは、 （Ｂ１） 前記層の上部表面（２０３）と、前記開口の
少なくとも１つの側壁（２０４）と、底部表面上に、導
電性材料の第１層（１０２）を堆積するステップと、 （Ｂ２） 前記上部表面（２０３）と、前記開口（１０
１）内にフォトレジスト層を堆積するステップと、 （Ｂ３） 前記上部表面と、前記少なくとも１つの側壁
の一部から、前記フォトレジスト層と、前記第１層とを
エッチングで除去するステップとを有することを特徴と
する請求項１４記載の集積回路の製造方法。 - 【請求項１９】 前記（Ｂ３）ステップは、反応性イオ
ンプラズマエッチングで行われることを特徴とする請求
項１８記載の集積回路の製造方法。 - 【請求項２０】 前記（Ｂ３）ステップは、物理的スパ
ッタエッチングで行われることを特徴とする請求項１８
記載の集積回路の製造方法。 - 【請求項２１】 前記物理的スパッタエッチングは、ア
ルゴンと塩素のプラズマであることを特徴とする請求項
２０記載の集積回路の製造方法。 - 【請求項２２】 （Ａ）上部表面を有する誘電体層内
に、少なくとも１つの側壁と底部表面とを有する開口を
形成するステップと、 （Ｂ） 前記少なくとも１つの側壁表面と底部表面と上
部表面上に、第１導電層を形成するステップと、 （Ｃ） 前記上部表面と前記１つの側壁の一部から、前
記第１導電層を除去るステップと、 （Ｄ） 前記第１導電層と前記誘電体層の上部表面の上
に、誘電体材料層を形成するステップと、 （Ｅ） 前記誘電体材料層上に第２層を形成するステッ
プと、を有することを特徴とする集積回路の製造方法。 - 【請求項２３】 前記（Ｂ）ステップは、 （Ｂ１） 前記誘電体層の上部表面と、前記開口の少な
くとも１つの側壁と、底部表面の上に、第１導電層を堆
積するステップと、 （Ｂ２）前記上部表面上と、前記開口内に、フォトレジ
スト層を堆積するステップと、 （Ｂ３）前記上部表面と、前記少なくとも１つの側壁の
一部から、前記フォトレジスト層と、第１導電層とをエ
ッチングで除去するステップとを有することを特徴とす
る請求項２２記載の集積回路の製造方法。 - 【請求項２４】 （Ｆ） 前記第２導電層上に、金属層
を堆積するステップと、 （Ｇ） 前記金属層を、化学機械的に研磨するステップ
とをさらに有することを特徴とする請求項２２記載の集
積回路の製造方法。 - 【請求項２５】 前記導電性材料の第２層と前記誘電性
材量の層とは、前記上部表面上に形成されることを特徴
とする請求項１８記載の集積回路の製造方法。 - 【請求項２６】 （Ｆ） 前記導電性材料の第２層上に
金属層を堆積するステップと、 （Ｇ）前記金属層を、化学機械的に研磨するステップと
をさらに有することを特徴とする請求項１４記載の集積
回路の製造方法。 - 【請求項２７】 前記（Ｃ）ステップは、エッチングで
行われることを特徴とする請求項２２記載の集積回路の
製造方法。 - 【請求項２８】 前記（Ｂ３）のステップは、反応性イ
オンプラズマエッチングで行われることを特徴とする請
求項２３記載の集積回路の製造方法。 - 【請求項２９】 前記（Ｂ３）のステップは、物理的ス
パッタエッチングで行われるをさらに有することを特徴
とする請求項２３記載の集積回路の製造方法。 - 【請求項３０】 前記物理的スパッタエッチングは、ア
ルゴンと塩素のプラズマであるをさらに有することを特
徴とする請求項２９記載の集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/310388 | 1999-05-12 | ||
| US09/310,388 US6750495B1 (en) | 1999-05-12 | 1999-05-12 | Damascene capacitors for integrated circuits |
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|---|---|
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|---|---|---|---|
| JP2000137225A Pending JP2000332221A (ja) | 1999-05-12 | 2000-05-10 | 集積回路とその方法 |
| JP2008064008A Pending JP2008205481A (ja) | 1999-05-12 | 2008-03-13 | 集積回路とその方法 |
| JP2012122801A Expired - Lifetime JP5744790B2 (ja) | 1999-05-12 | 2012-05-30 | 集積回路とその方法 |
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|---|---|---|---|
| JP2008064008A Pending JP2008205481A (ja) | 1999-05-12 | 2008-03-13 | 集積回路とその方法 |
| JP2012122801A Expired - Lifetime JP5744790B2 (ja) | 1999-05-12 | 2012-05-30 | 集積回路とその方法 |
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| JP (3) | JP2000332221A (ja) |
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| GB (1) | GB2350929B (ja) |
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