JPH08139293A

JPH08139293A - 半導体基板

Info

Publication number: JPH08139293A
Application number: JP7235352A
Authority: JP
Inventors: Takashi Kawakubo; 隆川久保; Kazuhiro Eguchi; 和弘江口; Shuichi Komatsu; 周一小松; Kazuhide Abe; 和秀阿部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-17
Filing date: 1995-09-13
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】貴金属からなる下部電極をプラズマエッチン
グにより微細加工することなく、電荷蓄積容量の大きい
立体構造の薄膜キャパシタを具備する半導体記憶装置を
提供すること。【構成】半導体基板に形成されたスイッチング用トラ
ンジスタと、半導体基板を覆う絶縁層上に形成された電
荷蓄積容量素子とを有するメモリセルを具備する半導体
記憶装置において、電荷蓄積容量素子は、絶縁層表面に
形成されトレンチの内面に、下部電極層、誘電体層およ
び上部電極層を順次堆積してなることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に係り、特に、スイッチング用トランジ
スタの上方に立体的に形成された電荷蓄積容量素子を有
する半導体記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】集積回路技術の発達によって、半導体記
憶装置がますます小形化しており、半導体記憶装置に必
須の回路素子であるキャパシタの小形化も、一段と重要
になっている。かかるキャパシタの高集積化は、従来
は、トランジスタ等の能動素子と同一の基板に溝を堀っ
て蓄積容量膜を形成するトレンチキャパシタや、基板上
に蓄積容量膜を積み上げるスタックトキャパシタ等の立
体構造により、実効的に蓄積容量の面積を大きくするこ
とにより達成されてきた。

【０００３】しかしながら、能動素子の小形化が急速に
進む中で、薄膜キャパシタの小型化は遅れており、より
一層の高集積化を阻む大きな要因となってきている。こ
れは、従来用いられている誘電体薄膜材料が、ＳｉＯ
₂ ，Ｓｉ₃ Ｎ₄ などのような誘電率がたかだか１０以下
の材料に限られているためであり、薄膜キャパシタを小
形化するためには誘電率の大きな誘電体薄膜を開発する
ことが必要である。

【０００４】これに対し、ペロブスカイト型酸化物であ
るＳｒＴｉＯ₃ ，ＢａＴｉＯ₃ ，ＰｂＴｉＯ₃ ，ＰｂＺ
ｒＯ₃ などは、単一組成ならびに相互の固溶体組成で、
１００以上１０００にも及ぶ誘電率を有することが知ら
れており、セラミックコンデンサに広く用いられてい
る。これらの材料の薄膜化は、上述の薄膜キャパシタの
小形化に極めて有効であり、かなり以前から研究が行わ
れて比較的良好な特性が得られている。

【０００５】しかしながら、上述のようなＳｒＴｉＯ₃
などの高誘電率薄膜は、成膜の際に高温を必要とするた
めに、いずれも白金、パラジウム、金などの貴金属、あ
るいはそれらの酸化物からなる下部電極の上に作成され
ている。このような貴金属材料からなる下部電極は、現
在そのほとんどがシリコン基板を用いて作成されている
記憶素子を始めとする各種の集積回路に適用するのは、
以下の理由から困難である。

【０００６】即ち、最も大きな理由として挙げられるの
は、これら貴金属のハロゲン化物の蒸気圧が著しく小さ
いため、フォトリソグラフィーおよびプラズマエッチン
グによる微細加工技術が確立されていないことである。
例えば、このような高誘電体薄膜をキャパシタ膜として
使用した公知の製造方法として、素子分離絶縁膜やビッ
ト線、ワード線上に形成した層間絶縁膜に沿って下部電
極、高誘電率薄膜、上部電極を順に堆積することにより
薄膜キャパシタを形成する方法（特開平４−８０９５２
号）、あるいは平坦化した絶縁膜上に薄膜キャパシタを
形成する方法（特開平３−２５６３５８号）、さらには
下部電極の上面を平坦化して薄膜キャパシタを形成する
方法（特開平４−２０６５６９号）などが挙げられる
が、いずれも下部電極のフォトリソグラフィーおよびプ
ラズマエッチングによる微細加工を前提としており、下
部電極に貴金属ないしはそれらの酸化物を使用した場合
には、前述したように信頼性、歩留まりなども考慮する
と集積回路の電極としての作成が困難である。

【０００７】また、将来的にさらに高集積化を進めるた
めには、これらの高誘電率材料の薄膜キャパシタを使用
したとしても、より大きな蓄積容量を得るために立体構
造にする必要があるが、その際にはますます下部電極の
微細加工技術が必要となり、この点がネックになる。

【０００８】一方、従来、トレンチ・キャパシタ・セル
として図１４に示すような構造のものが知られている。
即ち、第１導電型半導体基板１には、第２導電型不純物
拡散層６ａ，６ｂが形成されているとともに、その表面
には、ゲート酸化膜３を介してワード線４が形成され、
これらによりメモリセルのトランジスタ部が構成されて
いる。このトランジスタ部に隣接する第１導電型半導体
基板にトレンチが形成され、このトレンチ内に、シリコ
ン下部電極４３、熱酸化シリコン高誘電率薄膜４４、上
部電極１５が順次形成され、トレンチキャパシタが構成
されている。なお、このトレンチキャパシタは、第２導
電型不純物拡散層６ｂに接続され、一方、ビット線８が
第２導電型不純物拡散層６ａに接続されている。参照符
号７は層間絶縁膜、９は平坦化用絶縁膜をそれぞれ示
す。

【０００９】しかし、もしこの構造のキャパシタ膜とし
て高誘電体膜を適用した場合、この構造では、トランジ
スタとキャパシタが接続しているため、高誘電率材料中
に含まれるＢａ，ＳｒやＰｂなど、更には下部電極材料
であるＰｔなどの貴金属がＳｉ不純物拡散層中に拡散し
て混入してしまうという致命的な問題がある。

【００１０】また、従来、スタックト・キャパシタ・セ
ルとして図１５に示すようなものが知られている。この
構造は、Ｓｉ基板上に凸面状のキャパシタを形成し、セ
ル間を底面で絶縁分離したものであるが、誘電体層とし
て、従来のシリコンの酸・窒化膜に代わって、高誘電率
薄膜をスパッタ法やＣＶＤ法などの堆積法で形成する場
合には、凸面状への成膜では膜厚分布が大きくなり、大
きな問題になる。

【００１１】

【発明が解決しようとする課題】本発明の目的は、貴金
属下部電極および高誘電率薄膜を使用した薄膜キャパシ
タ、特に蓄積電荷量の大きい立体構造の薄膜キャパシタ
の作成を可能にし、それによって小型化かつ高集積化さ
れた半導体記憶装置を提供することにある。

【００１２】本発明の他の目的は、貴金属からなる下部
電極の加工をフォトリソグラフィーやプラズマエッチン
グによらずに行うことを可能とする半導体記憶装置の製
造方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明によると、半導体
基板と、この半導体基板上に形成された絶縁層と、前記
半導体基板に形成されたスイッチング用トランジスタ及
び前記絶縁層上に形成された電荷蓄積容量素子とを有す
るメモリセルとを具備する半導体記憶装置において、前
記絶縁層にはトレンチが形成されており、前記電荷蓄積
容量素子は、前記トレンチの内面に下部電極層、誘電体
層及び上部電極を順次堆積してなることを特徴とする半
導体記憶装置が提供される。

【００１４】また、本発明によると、半導体基板にスイ
ッチング用トランジスタを形成する工程と、前記半導体
基板上を絶縁層で覆い、平坦化する工程と、前記絶縁層
表面にトレンチを形成する工程と、このトレンチ内面及
び前記絶縁層上に電荷蓄積容量素子の下部電極となる第
１の導電体層を形成する工程と、研磨により前記トレン
チ内面を除く絶縁層上に形成された第１の導電体層を除
去する工程とを具備する半導体記憶装置の製造方法が提
供される。

【００１５】本発明の半導体記憶装置は、半導体基板に
形成されたスイッチング用トランジスタと、前記半導体
基板を覆う絶縁層上に形成された電荷蓄積容量素子とを
有するメモリセルを具備する。電荷蓄積容量素子は、絶
縁層表面に形成されたトレンチの内面に、少なくとも下
部電極層及び誘電体層を順次堆積することにより構成さ
れる。

【００１６】かかる本発明の半導体記憶装置において、
下部電極を構成する材料としては、白金、金、パラジウ
ム、ロジウム、イリジウム、ルテニウム、オスミウム、
レニウム等の貴金属、又はこれらの各種合金或いはこれ
らの酸化物を用いることが出来る。また、貴金属以外の
金属の導電性酸化物を用いることも可能である。

【００１７】貴金属の合金としては、例えば、Ｐｔ−
Ｗ、Ｐｔ−Ｓｎ、Ｐｔ−Ｎｉ、Ｐｔ−Ｃｕ、Ｐｔ−Ｒ
ｕ、Ｐｔ−Ｔｉ、Ｐｔ−Ｓｉ等を挙げることが出来る。
また、導電性酸化物としては、主としてペロブスカイト
構造の（Ｂａ，Ｓｒ，Ｃａ）ＲｕＯ₃ 、（Ｂａ，Ｓｒ，
Ｃａ）ＭｏＯ₃ 、（Ｓｒ，Ｃａ，ＲＥ）ＴｉＯ₃ 、ＲＥ
ＮｉＯ₃ （ＲＥはＹ又は希土類元素）等を用いることが
出来る。

【００１８】また、誘電体層としては、ペロブスカイト
ないしは層状ペロブスカイト構造の物質からなる高誘電
率誘電体ないしは強誘電体が好ましい。トレンチの深さ
は、特に限定されないが、トレンチの幅の３倍を越える
と、通常のスパッタリング法やＣＶＤ法による成膜が困
難となる。通常はトレンチの幅と等しい深さ、例えば３
００〜３０００Ａである。

【００１９】以上のように、本発明の半導体記憶装置で
は、電荷蓄積容量素子を、スイッチング用トランジスタ
の上方に形成されたトレンチの内面に形成している。こ
の場合、従来の薄膜キャパシタのように凸面の上部と側
面に誘電体層を形成するよりも、本発明のように、凹面
の側面と底面に誘電体層を形成した方が均一な厚さにな
り、高い誘電率と小さなリーク電流が要求される電荷蓄
積容量素子には非常に好適である。

【００２０】即ち、発明者らの実験によると、幅０．３
μｍ、深さ１μｍのトレンチを使用して、マグネトロン
スパッタ法およびＭＯＣＶＤ法により（Ｂａ，Ｓｒ）Ｔ
ｉＯ₃ の組成の高誘電率膜を５０ｎｍ成膜して段差被覆
性を調べた結果、上面（平坦面）の堆積厚さを１とし
て、トレンチ側面および底面の厚さを順に示すと、スパ
ッタ法では１：０．５：０．４程度、ＭＯＣＶＤ法では
１：０．６：０．５程度になり、上面に比較してトレン
チ内部の側面や底面の厚さが薄くなることが見出され
た。従って、絶縁膜の上面の下部電極を研磨により除去
し、トレンチ内部の側面や底面にのみ残すことにより、
均一でかつ薄い誘電体膜を得ることが可能である。

【００２１】また、スイッチング用トランジスタと電荷
蓄積容量素子が絶縁体層により上下に分離されているの
で、下部電極の下にバリアメタルなどを適宜設けること
によって、電荷蓄積容量素子の構成材料が拡散層に拡散
することを防ぐことができる。

【００２２】次に、本発明の半導体記憶装置の製造方法
は、スイッチング用トランジスタを形成した半導体基板
上を絶縁層で覆い、平坦化する工程と、前記絶縁層表面
にトレンチ部を形成する工程と、このトレンチ部内面及
び前記絶縁層上に電荷蓄積容量素子の下部電極となる導
電体層を形成する工程と、研磨により前記絶縁層上に形
成された導電体層を除去する工程とを含むことを特徴と
する。

【００２３】かかる本発明の方法では、下部電極の形成
の前に、平坦化された絶縁層表面に、研磨に対する研磨
停止層を設けることが好ましい。また、研磨方法は、機
械的研磨でも、化学的機械的研磨でもよい。

【００２４】研磨方法として化学的機械的研磨を採用す
る場合、研磨液として、ハロゲン単体、ハロゲン化塩、
及び有機溶媒を含有する研磨液を用いることが好まし
い。このような研磨液によると、導電体層の下地である
酸化膜やバリア金属膜を溶解せずに、導電体層を構成す
る貴金属のみを溶解することが可能であるため、製造プ
ロセスが簡単となり、また研磨が短時間ですみ、製造の
低コスト化が可能となる。

【００２５】研磨液に含有される有機溶媒としては、特
にハロゲンと反応しないものが好ましい。そのようなも
のとして、芳香族炭化水素、アルコ−ル、エステル、ニ
トリル、ニトロ化合物、及びハロゲン化炭化水素を挙げ
ることが出来る。特に好ましい有機溶媒は、アセトニト
リル、キシレン、トルエン、及びベンゼンである。

【００２６】研磨液に含有されるハロゲン化塩として
は、界面活性剤的な性質を有するもの、例えば、よう化
セチルピリジニウム等を好ましく用いることが出来る。
陽イオンがアルカリ金属イオン、アルカリ土類金属イオ
ン、第４級アンモニウムイオン等であるハロゲン化塩を
用いることも可能である。

【００２７】研磨液に含有されるハロゲン化塩として
は、電気陰性度が高いものが好ましく、また有機溶媒と
反応しないものが好ましい。このように、本発明の方法
では、研磨により下部電極の一部を除去して個々の電荷
蓄積容量の間の電気的絶縁分離を行っている。そのた
め、高誘電率薄膜の下部電極として好適な白金などの貴
金属をフォトリソグラフィーおよびプラズマエッチング
により微細加工する必要がない。即ち、従来の方法によ
れば、高誘電率薄膜を使用した高集積化薄膜キャパシタ
を作成するためには、貴金属からなる下地電極をフォト
リソグラフィーおよびプラズマエッチングにより微細加
工する必要があり、かかる微細加工は極めて困難であっ
たが、本発明の方法によると、フォトリソグラフィーお
よびプラズマエッチングによる微細加工は通常の技術で
容易に行うことが可能な酸化シリコン等に対して行うだ
けで済み、さらに電荷蓄積容量の大きい積層した立体構
造の薄膜キャパシタを形成することができる。このよう
な小型で大きな容量を持つ薄膜キャパシタを電荷蓄積容
量素子として用いれば、高集積化した半導体記憶素子を
作成することができる。

【００２８】なお、導電体層として、白金、金、パラジ
ウム、ロジウム等の軟らかい貴金属を用いた場合、これ
ら貴金属に機械的研磨や、化学的機械的研磨を施すと、
貴金属がいわゆる“だれ”を生じ、表面の平坦性が得ら
れないという問題が生ずる場合がある。また、かかる
“だれ”が甚だしいと、上下の電極が短絡してしまうと
いう問題が生ずることがある。

【００２９】このような問題は、導電体層として、１０
０μΩｃｍ以下の抵抗率と、８０以上のビッカ−ズ硬度
を有する貴金属合金又は導電性酸化物を用いることによ
り解消される。即ち、貴金属に適当量の添加元素を加え
ることにより、導電性を確保するとともに適度な硬さと
した貴金属合金を下部電極に用いることにより、研磨の
際の“だれ”の発生を防止するものである。

【００３０】純粋な貴金属、例えば白金は、抵抗率は１
０μΩｃｍ以下と低いが、ビッカ−ス硬さが４０以下と
柔らかい金属である。一般に純粋な金属の中に他の金属
を添加すると、電気抵抗は増加し、硬さも増加する。電
極材料としては、電気抵抗が増加することは好ましいこ
とではないが、硬さが増加することは、機械的研磨又は
機械的化学的研磨処理が容易になるという点からは有利
である。従って、薄膜キャパシタの下部電極として白金
等の貴金属を研磨が容易になるように改良するために
は、電気抵抗の低下を出来るだけ抑えるとともに、硬さ
を増加させるのに適切な元素を添加する必要がある。

【００３１】このような要求を満たす元素としては、
Ｗ、Ｎｉ、Ｃｕ、Ｒｕ等の固溶型元素、Ｓｎ、Ｔｉ、Ｓ
ｉ等の析出型元素が挙げられる。以下、固溶型元素であ
るＷをＰｔに添加した例について説明する。ＰｔとＷを
合金化した場合、バルクの合金では、２ｗｔ％のＷが添
加されたＰｔ−Ｗ合金の抵抗率は約２３μΩｃｍ、ビッ
カ−ス硬さは約１００、４ｗｔ％のＷが添加されたＰｔ
−Ｗ合金の抵抗率は約３７μΩｃｍ、ビッカ−ス硬さは
約１３５、６ｗｔ％のＷが添加されたＰｔ−Ｗ合金の抵
抗率は約５５μΩｃｍ、ビッカ−ス硬さは約１４５であ
る。

【００３２】薄膜キャパシタの電極として必要な抵抗率
は１００μΩｃｍ以下であり、ビッカ−ス硬さは１００
以上である。従って、２〜６ｗｔ％のＷが添加されたＰ
ｔ−Ｗ合金は、薄膜キャパシタの電極として利用可能で
ある。

【００３３】次に、析出型元素であるＳｎをＰｔに添加
した例について説明する。ＰｔとＳｎを合金化した場
合、バルクの合金では、７ｗｔ％までのＳｎの添加でＳ
ｎはＰｔに固溶する。しかし、Ｓｎの添加量が７ｗｔ％
を越えると、Ｐｔ₃ Ｓｎが析出し、電気抵抗が低下し、
硬さが向上する。即ち、Ｐｔ₃ Ｓｎの析出により電気抵
抗はＰｔに近い値となり、硬さはビッカ−ス硬さ１００
以上となる。従って、Ｓｎの添加量が７ｗｔ％を越える
と、特に１０〜１５ｗｔ％では、Ｐｔ−Ｓｎ合金は、薄
膜キャパシタの電極として利用可能である。同様に、他
の析出型元素の添加によっても、電気抵抗の減少、硬さ
の向上が可能であり、薄膜キャパシタの下部電極として
利用可能である。

【００３４】

【発明の形態】以下、図面を参照して、本発明の種々の
実施例について説明する。実施例１図１は、本発明の第１の実施例の半導体記憶装置の断面
図である。図１において、第１導電型半導体基板１の、
素子間分離酸化膜２により分離された領域には、第２導
電型不純物拡散層６ａ，６ｂが形成されているととも
に、その表面には、ゲート酸化膜３を介してワード線４
が形成され、これらによりメモリセルのトランジスタ部
が構成されている。

【００３５】このトランジスタ部の上方には、平坦化絶
縁膜９に形成されたトレンチ内に、バリアメタル１２、
下部電極１３、高誘電率薄膜１４、上部電極１５が順次
形成され、薄膜キャパシタが構成されている。なお、こ
の薄膜キャパシタは、コンタクトプラグを介して第２導
電型不純物拡散層６ｂに接続され、一方、ビット線８が
第２導電型不純物拡散層６ａに接続されている。参照符
号５，７は層間絶縁膜、１０は研磨停止層をそれぞれ示
す。

【００３６】次に、図１に示す半導体記憶装置の製造プ
ロセスについて、図２及び図３を参照して説明する。ま
ず、図２（ａ）に示すように、第１導電型半導体基板１
にメモリセルのトランジスタ部およびビット線８を形成
した後、平坦化用の絶縁膜９および研磨停止層１０を形
成した。絶縁膜９を平坦化するためにエッチバック法を
用いても良いし、また化学的機械的研磨法などを用いて
も良い。研磨停止層１０としては、酸化アルミニウム等
の絶縁膜を用い、また平坦化絶縁膜９としては、ホウケ
イ酸ガラス（ＢＳＧ）を用いた。

【００３７】次に、図２（ｂ）に示すように、薄膜キャ
パシタを内壁に形成するためのトレンチ部を形成するた
めに、まず公知のフォトリソグラフィーおよびプラズマ
エッチングにより平坦化用絶縁膜９にコンタクト孔を形
成した後、ＬＰＣＶＤ法によりコンタクト孔をポリシリ
コンで埋め、コンタクトプラグ１１を形成し、埋め込ま
れたポリシリコンにリンを拡散して１０〜１００Ω／□
と低抵抗化した。その後、再び公知のフォトリソグラフ
ィーおよびプラズマエッチングにより、平坦化用絶縁膜
９に薄膜キャパシタ形成用トレンチ部を形成した。

【００３８】次いで、図３（ａ）に示すように、１種以
上のバリアメタル１２、下部電極１３、平坦化用絶縁膜
１６を順次形成した。バリアメタル１２としては、チタ
ン、タンタルあるいはそれらの窒化物などを使用するこ
とができるが、ここではチタンの窒化物を用いた。下部
電極１３としては、イリジウムを用いた。また、平坦化
用絶縁膜１６としては、ホウケイ酸ガラス（ＢＳＧ）を
用いた。なお、平坦化のためには、絶縁膜に限らず、平
坦化のためのエッチングの容易な半導体膜、導電体膜、
あるいはレジストなども使用することができる。

【００３９】その後、図３（ｂ）に示すように、機械的
研磨ないしは化学的機械的研磨により研磨停止層１０上
に形成されているバリアメタル１２、下部電極１３およ
び平坦化用酸化膜１６を除去した。バリアメタル１２や
下部電極１３の厚さは，それぞれ１００ｎｍ以下と非常
に薄いので、通常はコロイダルシリカなどを研砥とした
機械的研磨で十分であるが、よりダメージの少ない化学
的機械的研磨を使用することも可能である。

【００４０】次いで、平坦化用酸化膜６をプラズマエッ
チングにより下部電極の表面が露出するまで選択的にエ
ッチングした後、Ｂａ_0.5 Ｓｒ_0.5 ＴｉＯ₃ からなる高
誘電率薄膜１４および白金からなる上部電極１５を形成
し、図３（ｃ）に示す半導体記憶装置を得た。高誘電率
薄膜１４の形成には、公知のマグネトロンスパッタ法や
ＭＯＣＶＤ法などを使用することができる。本発明のよ
うに、凹面状のトレンチ内部に薄膜形成を行う場合に
は、トレンチの開孔幅と深さの比であるアスペクト比が
３程度以下であれば、通常のスパッタ法やＣＶＤ法によ
り比較的均一な厚さの薄膜を堆積することができる。

【００４１】高誘電率薄膜では、単位面積当たりの電荷
蓄積容量やリーク特性が一般に膜厚に依存するため、最
適な膜厚に均一に制御することにより、リーク電流が小
さく、電荷蓄積容量の大きな薄膜キャパシタを作成する
ことができるという利点がある。これに対して、蓄積容
量を増大する手段として凸面状の立体キャパシタを、通
常のスパッタやＣＶＤ法により形成しようとする場合
は、薄膜の凸部以外に形成された部分の厚さが凸部側面
に形成された厚さに対してかなり厚くなる現象が避けら
れず、性能の優れた薄膜キャパシタを作成することが困
難である。なお、上部電極１５の上には図示しない層間
絶縁膜を形成し、Ａｌなどが配線されるが、ここでは省
略してある。

【００４２】実施例２下部電極１３としてＰｔ−４％Ｗを用い、研磨方法とし
て化学的機械的研磨を用いたことを除いて、実施例１と
同様にして、図２及び図３に示す手順に従って、半導体
記憶装置を製造した。

【００４３】図２（ａ）及び図２（ｂ）に示す、トレン
チ部を形成するまでの工程は第１の実施例と同様であ
る。次いで、３図（ａ）に示すように、バリアメタル１
２を堆積した後、ＤＣスパッタリング法によりＰｔ−４
％Ｗを堆積した。得られたＰｔ−４％Ｗ膜１３の抵抗率
は、約３８μΩｃｍ、ビッカ−ス硬さは約１３５であっ
た。次いで、平坦化用絶縁膜１６を形成した。

【００４４】次に、図３（ｂ）に示すように、化学的機
械的研磨により研磨停止層１０上に形成されているバリ
アメタル１２、下部電極１３および平坦化用酸化膜１６
を除去するが、その際、下部電極１３には“だれ”は見
られず、良好に研磨されていた。なお、研磨液として
は、臭素、臭化セチルピリジニウム、ベンゼンを含む溶
液を、３０℃に加熱して用いた。また、研磨後は、アル
コ−ルにより洗浄した。

【００４５】その後、実施例１と同様の手順で得られた
図３（ｃ）に示す半導体記憶装置は、実施例１と同様の
利点を有していた。実施例３図４及び図５は、本発明の第３の実施例に係る半導体記
憶装置の製造工程を示す断面図である。図４（ａ）及び
図４（ｂ）に示す、トレンチ部を形成するまでの工程は
第１の実施例と同様である。次いで、図５（ａ）に示す
ように、ＴｉＮからなるバリアメタル１２、Ｐｔからな
る下部電極１３、Ｂａ_0.5 Ｓｒ_0.5 ＴｉＯ₃ からなる高
誘電率薄膜１４、Ｐｔからなる上部電極１５および平坦
化用導電膜１６を順次形成した。平坦化用導電膜１６と
しては、ポリシリコンなどの半導体膜にドーピングした
ものを用いた。

【００４６】その後、図５（ｂ）に示すように、機械的
研磨ないしは化学的機械的研磨により研磨停止層に形成
されているバリアメタル、下部電極、高誘電率薄膜、上
部電極および平坦化用導電膜を除去し、再び平坦化し
た。その後、図５（ｃ）に示すように、形成したキャパ
シタ端部を層間絶縁膜１８で覆うことにより、トレンチ
内部に薄膜キャパシタを作成することが出来た。

【００４７】実施例４下部電極１３としてＰｔ−４％Ｒｕを用いたことを除い
て、実施例３と同様にして、図４及び図５に示す手順に
従って、半導体記憶装置を製造した。

【００４８】即ち、図５（ａ）において、バリアメタル
１２を堆積した後、ＤＣスパッタリング法によりＰｔ−
４％Ｒｕを堆積した。得られたＰｔ−４％Ｒｕ膜１３の
抵抗率は、約２８μΩｃｍ、ビッカ−ス硬さは約１１５
であった。

【００４９】実施例５図６は、本発明の第５の実施例に係る半導体記憶装置の
断面図である。本実施例では、第１〜第４の実施例で作
成した比較的深いトレンチの代わりにごく浅いトレンチ
を形成した後、浅いトレンチ内および研磨停止層１０上
にバリアメタル１２および下部電極１３を形成し、機械
的研磨ないしは化学的機械的研磨により研磨停止層１０
上に形成されているバリアメタル１２と下部電極１３を
除去し、平坦な下部電極表面を得ることができた。

【００５０】その後、高誘電率薄膜１４および上部電極
１５を形成することにより、薄膜キャパシタを作成する
ことができた。この薄膜キャパシタは、平面構造である
ため、第１および第２の実施例と比較して電荷蓄積容量
はやや少ないが、研磨された平坦な下部電極表面を持つ
ため、電界集中による静電破壊の少ない、より信頼性の
優れた薄膜キャパシタを得ることができた。

【００５１】実施例６図７は、本発明の第６の実施例に係る半導体記憶装置の
断面図である。図７において、第１導電型半導体基板１
の、素子間分離酸化膜２により分離された領域には、第
２導電型不純物拡散層６ａ，６ｂ，６ｃが形成されてい
るとともに、その表面には、ゲート酸化膜３を介してワ
ード線４が形成され、これらによりメモリセルのトラン
ジスタ部が構成されている。

【００５２】このトランジスタ部の上方には、平坦化絶
縁膜９に形成された浅いトレンチ内に、バリアメタル１
２、下部電極１３、高誘電率薄膜１４、上部電極１５が
順次形成され、第１の薄膜キャパシタが構成されてい
る。なお、この第１の薄膜キャパシタは、コンタクトプ
ラグ１１を介して第２導電型不純物拡散層６ｃに接続さ
れ、一方、ビット線８が第２導電型不純物拡散層６ｂに
接続されている。

【００５３】この第１の薄膜キャパシタの上方に、平坦
化絶縁膜１９に形成された浅いトレンチ内に、バリアメ
タル２２、下部電極２３、高誘電率薄膜２４、上部電極
２５が順次形成され、第２の薄膜キャパシタが構成され
ている。なお、この第２の薄膜キャパシタは、コンタク
トプラグ２１を介して第２導電型不純物拡散層６ａに接
続されている。なお、参照符号５，７は層間絶縁膜、１
０，２０は研磨停止層、２８は上部電極接続用ビアホ−
ルをそれぞれ示す。

【００５４】次に、図７に示す半導体記憶装置の製造プ
ロセスについて、図８及び図９を参照して説明する。ま
ず、図８（ａ）に示すように、第１導電型半導体基板１
にメモリセルのトランジスタ部およびビット線８を形成
した後、平坦化用の絶縁膜９および研磨停止層１０を形
成し、さらに隣接した２個のメモリセルの内の１つのメ
モリセルとコンタクトホールを介してコンタクトプラグ
１１を形成する。次に、図８（ｂ）に示すように、公知
のフォトリソグラフィーおよびプラズマエッチングによ
り、薄膜キャパシタを内部に形成するための浅いトレン
チ部を形成した後、トレンチ内部および平坦部表面に、
１種以上のバリアメタル１２、下部電極１３、高誘電率
薄膜１４および上部電極１５を順次形成する。

【００５５】その後、図８（ｃ）に示すように、ＣＭＰ
ないしは機械的研磨により研磨停止層上に形成されてい
るバリアメタル１２、下部電極１３、高誘電率薄膜１４
および上部電極１５を除去することにより、第１の電荷
蓄積容量素子を形成する。電極や高誘電率薄膜の厚さは
それぞれ１００ｎｍ以下と非常に薄いので、通常はコロ
イダルシリカなどを研砥とした機械的研磨でも十分であ
るが、よりダメージの少ないＣＭＰも使用することがで
きる。

【００５６】次いで、図９（ａ）に示すように、再び平
坦化用絶縁膜１９および研磨停止層２０を形成し、すで
に形成した第１の電荷蓄積容量素子の上部電極１５から
のビアホール２８および隣接する第２のメモリセルとコ
ンタクトホールを介して第２のコンタクトプラグ２１を
形成する。次に、図９（ｂ）に示すように、第２のコン
タクトプラグ２１上にフォトリソグラフィーおよびプラ
ズマエッチングにより浅いトレンチ状凹部を形成し、ト
レンチ内面および研磨停止層２０の上にバリアメタル２
２、下部電極２３、高誘電率薄膜２４および上部電極２
５を順次成膜する。

【００５７】その後、図９（ｃ）に示すように、ＣＭＰ
ないしは機械的研磨により研磨停止層２０上に形成され
ているバリアメタル２２、下部電極２３、キャパシタ２
４および上部電極２５を除去することにより、第１の電
荷蓄積容量素子に対し立体的に分離された第２の電荷蓄
積容量素子を形成する。

【００５８】以上説明した第６実施例に係る半導体記憶
装置の模式平面図を図１０に示す。図１０において、参
照符号３１はスイッチング用トランジスタのチャネル領
域や不純物拡散層が作られるアクティブ領域、３２はビ
ット線８と基板１の拡散層とを接触させるためのコンタ
クト孔、３３は蓄積容量下部電極と拡散層を接続するた
めのメモリ部コンタクト孔、３４はメモリ部コンタクト
孔３３の上に一部積層して形成された電荷蓄積容量であ
る。なお、電荷蓄積容量については見易くするために隣
接する一対のみを示した。

【００５９】実施例７本実施例は、図１１に示すような平面レイアウトを有す
る半導体記憶装置に係るものである。この平面レイアウ
トでは、アクティブ領域３１がワード線４、ビット線８
に対して互い違いに斜めに配置されており、第４の実施
例に比較してより高密度のワード線、ビット線の配置が
可能であるが、このようなレイアウトに対しても、本発
明によれば隣接するメモリセルの電荷蓄積容量を積層し
て配置することにより、２倍以上の容量面積にすること
が可能になる。この平面レイアウトに対する断面図とし
ては、同一のアクティブ領域内にある二つのメモリコン
タクト孔３２の中心を結ぶ線で切断すれば、図７と同様
になる。

【００６０】実施例８本実施例は、図１２に示すような平面レイアウトを有す
る半導体記憶装置に係るものである。この平面レイアウ
トでは、アクティブ領域３１がワード線４、ビット線８
に対して斜めに、１／４ピッチづつずらして配置されて
おり、やはり第４の実施例に比較してより高密度のワー
ド線、ビット線の配置が可能である。本レイアウトに対
しても、同一のアクティブ領域内にある二つのメモリコ
ンタクト孔からの電荷蓄積容量を積層して配置すること
により、ほぼ２倍以上の容量面積にすることが可能にな
る。

【００６１】実施例９本実施例は、図１３に示すような平面レイアウトを有す
る半導体記憶装置に係るものであり、電荷蓄積容量以外
の平面配置は実施例６に示したものと同一である。本実
施例では、隣接した４個のメモリコンタクト孔からの電
荷蓄積容量を積層して配置することにより、数倍の容量
面積にすることが可能になる。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
プラズマエッチング等による微細加工が困難な貴金属等
からなる下部電極と、高誘電率薄膜とからなる薄膜キャ
パシタを電荷蓄積容量素子とする、高集積化した半導体
記憶装置を実現することが可能であり、本発明の工業的
価値は極めて大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るメモリセルを示す
断面図。

【図２】図１に示すメモリセルの製造工程を示す断面
図。

【図３】図１に示すメモリセルの製造工程を示す断面
図。

【図４】本発明の第３の実施例に係るメモリセルの製造
工程を示す断面図。

【図５】本発明の第３の実施例に係るメモリセルの製造
工程を示す断面図。

【図６】本発明の第５の実施例に係るメモリセルを示す
断面図。

【図７】本発明の第６の実施例に係るメモリセルを示す
断面図。

【図８】本発明の第６の実施例に係るメモリセルの製造
工程を示す断面図。

【図９】本発明の第６の実施例に係るメモリセルの製造
工程を示す断面図。

【図１０】本発明の第６の実施例に係るメモリセルを示
す平面図。

【図１１】本発明の第７の実施例に係るメモリセルを示
す平面図。

【図１２】本発明の第８の実施例に係るメモリセルを示
す平面図。

【図１３】本発明の第９の実施例に係るメモリセルを示
す平面図。

【図１４】従来のメモリセルを示す断面図。

【図１５】従来のメモリセルの他の例を示す断面図。

【符号の説明】

１…第１導電型半導体基板、２…素子間分離酸化膜、３
…ゲート酸化膜、４…ワード線、５，７，１６…層間絶
縁膜、６…第２導電型不純物拡散層、８…ビット線、９
…平坦化用絶縁膜、１０…ポリッシング・ストッパ、１
１…ストレージ・ノード、１２…バリアメタル、１３，
４３…下部電極、１４，４４…高誘電率薄膜、１５…上
部電極、２１…平坦化用絶縁膜、２２…平坦化用導電
膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 21/822 29/41 7735−4ＭＨ０１Ｌ 27/10 ６２１Ｚ 29/44 Ｚ (72)発明者阿部和秀神奈川県川崎市幸区柳町70番地株式会社東芝柳町工場内

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上に形成された絶縁層と、前記半導体基板に形成されたスイッチング用トランジス
タ及び前記絶縁層上に形成された電荷蓄積容量素子とを
有するメモリセルとを具備する半導体記憶装置におい
て、前記絶縁層にはトレンチが形成されており、前記電荷蓄
積容量素子は、前記トレンチの内面に下部電極層、誘電
体層及び上部電極を順次堆積してなることを特徴とする
半導体記憶装置。
【請求項２】前記下部電極層は、貴金属、貴金属酸化
物、貴金属合金、及び導電性酸化物からなる群から選択
された１種からなる請求項１に記載の半導体記憶装置。
【請求項３】前記貴金属合金は、１００μΩｃｍ以下
の抵抗率と、８０以上のビッカ−ズ硬度を有する請求項
２に記載の半導体記憶装置。
【請求項４】前記トレンチの内面と下部電極層との間
にはバリア層が形成されている請求項１に記載の半導体
記憶装置。
【請求項５】半導体基板にスイッチング用トランジス
タを形成する工程と、前記半導体基板上を絶縁層で覆い、平坦化する工程と、前記絶縁層表面にトレンチを形成する工程と、このトレンチ内面及び前記絶縁層上に電荷蓄積容量素子
の下部電極となる第１の導電体層を形成する工程と、研磨により前記トレンチ内面を除く絶縁層上に形成され
た第１の導電体層を除去する工程とを具備する半導体記
憶装置の製造方法。
【請求項６】前記研磨は、機械的研磨又は化学的機械
的研磨により行われる請求項５に記載の方法。
【請求項７】前記研磨は、化学的機械的研磨により行
われ、研磨液として、ハロゲン単体、ハロゲン化塩、及
び有機溶媒を含有する溶液が用いられる請求項６に記載
の方法。
【請求項８】前記有機溶媒は、芳香族炭化水素、アル
コ−ル、エステル、ニトリル、ニトロ化合物、及びハロ
ゲン化炭化水素からなる群から選ばれた、ハロゲンと反
応しない化合物である請求項７に記載の方法。
【請求項９】前記導電体層の形成工程と前記研磨工程
との間に、全面に平坦化用絶縁膜を形成し、前記トレン
チ内を埋める工程、前記研磨工程の後に、前記トレンチ
内の平坦化用絶縁膜を除去し、前記トレンチ内面の第１
の導電体層を露出させる工程、前記露出した第１の導電
体層上に誘電体層を形成する工程、及びこの誘電体層上
に電荷蓄積容量素子の上部電極となる第２の導電体層を
形成する工程を更に具備する請求項５に記載の方法。
【請求項１０】前記第１の導電体層の形成工程の後
に、前記第１の導電体層上に誘電体層を形成する工程、
この誘電体層上に電荷蓄積容量素子の上部電極となる第
２の導電体層を形成する工程、この第２の導電体層上に
平坦化用導電膜を形成する工程、前記半導体基板上の前
記第１の導電体層、誘電体層、第２の導電体層、及び平
坦化用導電膜を研磨により除去する工程を更に具備する
請求項５に記載の方法。