JP5744790B2 - 集積回路とその方法 - Google Patents

Description

本発明は、キャパシタ構造に関し、特に、集積回路で用いられるキャパシタの製造方法に関する。

ＤＲＡＭは、ある限られた時間だけ情報を保持できる複数のセルからなる電子デバイスであり、それらは周期的な間隔でもって読み出したりリフレッシュしなければならない。通常、ＤＲＡＭセルは、少なくとも１つのトランジスタと蓄積用キャパシタとから構成される。通常、ＤＲＡＭに用いられる集積回路は、ＭＯＳ、特に相補型のＭＯＳ構造のＣＭＯＳをトランジスタ素子として用いて構成される。近年、このようなＤＲＡＭ構造のキャパシタは、１メガビットから１ギガビットのオーダーに進展している。メモリの増加により、ゲートの特徴サイズは、１．２５μｍから０．２５μｍのオーダーの縮小している。このようにＤＲＡＭのキャパシタ要件が過酷になるにつれて、キャパシタに必要とされる要件も増加している。キャパシタンスを増加させる必要もあるが、キャパシタの面積を減少させることも必要である。従って、多くの努力はこのようなニーズに見合う材料と構造を構成することに向けられている。

相互接続の抵抗を最小にし、貴重なチップ面積の使用を最大にするために、近年のＶＬＳＩ論理集積半導体回路は、デバイス内の領域を相互接続するため、および集積回路内のデバイスを相互接続するために、多層レベルのワイヤリングラインを用いている。マルチレベルの金属加工化層の形成により、回路設計の柔軟度が増し、ダイサイズが縮小し、これによりチップのコストが下がることになる。このような構造体を形成する際に、従来のアプローチは、下側レベルのワイヤリングライン（相互接続構造）を形成し、その後、その第１（下側レベル）のワイヤリングラインと相互接続する上側レベルのワイヤリングラインを形成している。

第１（下側レベル）の相互接続構造は、集積回路デバイスのドープ領域（ＭＯＳＦＥＴのソースまたはドレイン）に接触している。相互接続は、通常、第１レベルの相互接続構造と、集積回路デバイスの他の部分との間に形成される。あるいは、集積回路デバイスの外部にある構造体との間に形成される。これは、ワイヤリングラインの第２（後続）のレベルを介して行われる。従来のＶＬＳＩ、ＵＬＳＩ構造で使用される多層の相互接続構造の例を図７に示す。貫通導体７０１を用いてあるレベルと他のレベルとの間の接続を構成する。図７に示すように、第１レベルの金属層Ｍ−１は、プラグとも称する貫通導体Ｗを介して、集積回路の基板層内に形成されたソース（Ｓ）７０２に接続されている。この金属層Ｍ−１は、貫通導体Ｗを介して第２レベルの金属層Ｍ−２に接続され、さらにより高次層への電気的接続を形成している。

この埋め込み型のＤＲＡＭ構造は、集積されたキャパシタを論理トランジスタに接続し高密度のメモリセルを回路に追加している。これらの集積されたキャパシタは、ＭＯＳデバイスのソース金属化領域に接続されてメモリセルを構成している。従来のＤＲＡＭキャパシタは、底部電極としてポリシリコン層を、絶縁（誘電体）層として二酸化シリコン層または窒化シリコン層を、そして上部電極として上部金属層を有する。このような構造は、埋め込み型のＤＲＡＭ技術とは、適合性を有さない。その理由は、ポリシリコン製のキャパシタが複雑となり、酸化シリコン／窒化シリコンを成長させるために高温が必要だからである。

例えば、多層構造において、相互接続体として用いられるアルミの金属層は、ポリシリコンを堆積する際の高温処理により悪影響を受ける。さらにまた、電極としてポリシリコン層を用いることは、デバイスの電気的特性に致命的な悪影響を及ぼす。五酸化タンタルの誘電率が二酸化シリコンあるいは窒化シリコンに比べて大きいため、五酸化タンタルをキャパシタの誘電体層の材料として用いているが、これは公知である。五酸化タンタル層を形成するために用いられるＣＶＤプロセスの間、五酸化タンタルの還元を阻止しリーク電流を減らすために、ポリシリコン層と五酸化タンタル層との間に二酸化シリコン層を形成することが必要である。しかし二酸化シリコン層はキャパシタにとって好ましいものではない。キャパシタのキャパシタンスに悪影響を及ぼすからである。従って、ＤＲＡＭにおいてはポリシリコン製の電極の使用を回避した新たなキャパシタ構造が必要とされている。

多層集積回路ＩＣ（ＩＣ構造）においては、トレンチキャパシタ構造を用いて平面状キャパシタに比較してキャパシタンスを上げている。このトレンチキャパシタ構造は、貴重なチップの表面積を効率的に使用できるが、このトレンチキャパシタ構造は、多層構造の製造技術には適合できない。特に、平面化プロセスは多層集積回路の製造に重要な役目を果たす。このため、回路の製造プロセスの間、絶縁層と導電層を形成するのに用いられる様々な「成長と／または堆積」技術は、非平面構造を構成してしまいこのため２つの主要な問題を発生させる。非平面構造に起因する第１の問題点は、微細な線構造の連続性を破損することのないステップカバレッジを維持することが困難な点であり、第２の問題点は、光学解像度が低下しウェハ構造上に微細なラインパターンを描くことができなくなる点である。従って多層構造の各レベルで研磨してその平面性を維持している。

平面化を行うために幅広く用いられている１つの技術は、化学機械研磨（chemical mechanical polishing：ＣＭＰ）である。このような研磨ステップは、平面形状を維持するために、キャパシタの製造後に用いられる。キャパシタを製造した後、その後ＣＭＰまたは他の平面化ステップを用いて表面を平面化した後、金属層と誘電体層の堆積を行っている。しかし、このような公知のトレンチキャパシタ構造においては、ＣＭＰと他の平面化技術は、例えばプレート（電極）間の短絡のようなキャパシタにとって悪影響を及ぼす。

従って、上記のトレンチキャパシタ構造は、多層構造のＵＬＳＩ製造に使用される処理技術には容易にはなじまないものである。本発明のキャパシタ構造は、標準／低温処理技術と容易に適合しながら、キャパシタンスの密度を向上させ、所望の平面性を維持するために、多層構造で使用されるＣＭＰと適合性を有するものである。

本発明のキャパシタ構造体は、集積回路の誘電体層の開口内に形成される。下部電極（電極プレート）は、開口の側面表面の少なくとも一部の上に延在するが、誘電体層の上部表面にまでは延在しない。誘電体材料層が、この下部電極の上と誘電体層の上部表面の上に配置される。最後に上部電極（電極プレート）が、この誘電体材料層の上に形成される。下部電極は、誘電体層の上部表面から除去されるため誘電体層の上部表面に沿って上部電極と下部電極のオーバーラップ（重なり合い）は存在せず、平面化プロセスの間発生することのある短絡の問題を回避できる。

ＩＣの誘電体層の開口内に下部電極を堆積した後、本発明の方法により製造したキャパシタの断面図。 図１のキャパシタの下部電極をエッチングした状態を示す断面図。 図２の部分拡大断面図。 酸化物層と上部電極層を堆積した後のキャパシタ構造の断面図。 適宜の導電材料（タングステン）を埋め戻した後のキャパシタの断面図。 化学機械研磨を平面化ステップとして用いた後の本発明のキャパシタの断面図。 従来技術にかかる多層集積回路（ＩＣ構造）を表す図。

図１〜４に、本発明の製造シーケンスの断面図を示す。開口１０１は、従来のフォトレジストとマスキングとその後のエッチングプロセスのような、従来のパターン化プロセスにより層Ｄ₂内に形成される。この層Ｄ₂は、誘電体材料あるいは当業者に公知の他の材料である。その後、例えばＴｉＮ製の下部キャパシタ電極１０２がＣＶＤプロセスにより堆積される。下部キャパシタ電極１０２の堆積が完了した後、異方性エッチングを実行して、誘電体の上部表面２０３から下部キャパシタ電極１０２を除去する。しかし必ずしも必要なことではないが、開口１０１の側壁の一部からも下部キャパシタ電極１０２を除去してもよい。特に図２、３に示すように、下部キャパシタ電極１０２は誘電体の上部表面２０３の上部表面から除去され、この実施例においては側壁２０４の側壁の一部からも除去されている。図３に詳述するように、下部キャパシタ電極１０２のエッチバックの深さは、ｄ₁である。この深さｄ₁は、０．１〜０．２ミクロンのオーダーである。このキャパシタ電極である層１０２の除去は本発明にとって重要なものであり、これに関しては後述する。その後キャパシタ用誘電体材料層４０５と上部電極４０６が図４に示すよう堆積されキャパシタの形成が完了する。

上述したように、開口１０１は、標準技術によりＩＣの誘電体層内に形成される。図の基本的な構造は、本発明の単なる一実施例でこれに限定されるものではない。開口１０１は、底部（図４に示したように）でプラグ４０９と称する下部金属貫通導体に接続される。この場合、開口１０１はウィンドウとも称する。別の構成例として、下部電極への接触は上部あるいは側面から行ってもよい。この場合開口はキャビティと称する。下部キャパシタ電極１０２のエッチングを行うのに用いられるプロセスは、２つの方法の１つにより行われる。他の技術も下部キャパシタ電極１０２の一部を選択的に除去するのに使うこともできる。最後に、キャビティあるいはウィンドウが誘電体層内に形成されるか否かは、物理的形状により変わる。開口は芯のずれた楕円形の断面でもよい。この場合、キャビティは側壁を有する。別法として開口は矩形あるいは他の類似断面形状を有してもよくいずれの場合にも開口は側壁を有する。

下部電極のエッチングを実行する１つの技術は、下部電極層の堆積後適切なフォトレジスト（ＰＲ）材料でウィンドウである開口１０１を充填し、その後、ブランケット形式のフォトレジスト除去あるいはエッチバックを行うことである。フォトレジストの除去は、従来技術例えばフォトレジストのプラズマ除去技術により行われる。ブランケットエッチバックプロセスにおける、フォトレジストの除去は、下部電極層の表面上で停止する。その後、フォトレジストのエッチングステップを継続して、キャビティあるいはウィンドウである開口１０１内で１００ｎｍの厚さだけフォトレジストをエッチバックする。

フォトレジストをエッチバックした後、エッチングステップを行って誘電体の上部表面２０３からフォトレジストを除去する。この実施例においては、キャビティあるいはウィンドウである開口１０１の側壁から下部キャパシタ電極１０２を約１００ｎｍだけ除去する。あるいは物理的スパッタリングエッチングを用いて、誘電体の上部表面２０３から下部電極を除去する、図２の実施例においては、開口１０１の側壁の一部から下部電極を除去する。このスパッタによるエッチングプロセスは、物理的スパッタリング成分が化学的エッチングに対し支配的になるようなプラズマで実行される。この物理的スパッタリング成分は、希ガス、例えばＡｒにより行われ、化学的成分は例えばＣｌのようなエッチング剤である。

スパッタリングは、２つのガス状成分からなる混合物をプラズマ内に導入しておこなう、物理的スパッタリング対化学反応性の比率およびガスの混合比率は、使用されるプラズマの種類および圧力／流速に依存する。このパラメータ、材料および比率は、プラズマエッチングにおいて公知のものである。物理的スパッタリングエッチングを使用することにより、開口１０１の上部エッジはその内側から除去され、その結果窒化チタン製の角に丸みを帯びさせる傾向がある。ウィンドウのアスペクト比は、下部キャパシタ電極１０２の層のエッチングを容易にさせる重要な役目をする。特に、このアスペクト比により、Ｘ−Ｚ面におけるプレートのエッチングが、図４に示すように可能となる。この深さ“ａ”は、１ミクロンのオーダーで、一方、“ｂ”の距離は、０．２〜０．３ミクロンのオーダーである。

下部電極の所望部分を除去するために、上記のエッチング技術のいずれかを実行した後、キャパシタ用の誘電体材料層の堆積が標準技術例えばＣＶＤを用いて行われる。好ましくは、五酸化タンタル（Ｔａ₂Ｏ₅）がキャパシタの誘電材料として用いられる。この誘電体層は、図４のキャパシタ用誘電体材料層４０５として示す。その後標準技術を用いて上部電極４０６が堆積される。五酸化タンタルは、キャパシタの誘電材料として好ましいものであるが、他の材料例えば窒化チタン、酸化シリコン、チタン酸バリウムストロンチウム、あるいはチタン酸鉛ジルコニウム等が誘電材料として用いられる。最後に上部電極４０６は、単一層として示してあるが、積層構造の導体層も採用することができる。上部電極４０６として窒化タンタル、窒化タングステン、タングステン、プラチナ、ルテニウム、アルミニウム、あるいはそれらの組合せもまた用いることができる。

図４に示した構造体は、上記の方法を実行した結果得られたキャパシタ構造である。上記したように、ウィンドウあるいはキャビティである開口１０１の高いアスペクト比は、キャパシタの製造に重要な役目を果たす。このため、高アスペクト比により誘電体の上部表面２０３から窒化チタン層である下部キャパシタ電極１０２のエッチングが可能となり、特にこの実施例では開口の側壁の一部からの下部キャパシタ電極１０２のエッチングが可能となる。すなわち、本発明により用いられる物理的エッチング技術により、図４の座標軸に示されたようなＸ−Ｚ面における表面から窒化チタン層である下部キャパシタ電極１０２の除去が可能となる。従って誘電体の上部表面２０３からおよび開口の側壁の一部から窒化チタン層を異方的に除去することは上記の物理的エッチングプロセスにより容易となる。

側壁の一部および下部表面４０８からの材料の除去は、Ｘ−Ｚ面のみで起き、従って、窒化チタン層である下部キャパシタ電極１０２は、キャビティの側壁の大部分およびキャビティの下部表面の大部分に沿って残る。当然のことながら、窒化チタン層である下部キャパシタ電極１０２のオーバーエッチングは、下部表面４０８の部分でも発生するがこれは許容できる。その理由は、キャビティの下部表面はその下のレベルにあるデバイスと相互接続するプラグ４０９と電気的に接触できるからである。

キャパシタの形成後、導電層好ましくはタングステン製の導電層を５０７に示すように充填する。タングステンを充填することは、回路の論理部分を充填するのプロセスで同時に行われ、そのためこのプロセスは通常Ｔｉの初期堆積およびその後のＴｉＮの堆積およびタングステンのＣＶＤ堆積を含む。酸化物層上のＴｉＮまたはＴａＮの上部電極は、酸化物層を還元させ誘電特性を劣化させるチタンから酸化物を保護するよう機能する。この層はその後化学機械的に研磨され、多層構造の平面化を実行する。その結果得られた構造を図６に示す。下部キャパシタ電極１０２の一部を、誘電体の上部表面の上部表面２０３から除去することにより、本発明の利点が達成できる。特に下部キャパシタ電極１０２と上部電極４０６が、化学機械研磨の平面化ステップに起因して短絡する傾向は、２つの層１０２と４０６とを物理的に分離することにより回避される。

［発明の効果］
上記したように、本発明の製造技術は、多くのＵＬＳＩ構造、材料、プロセスと適合性を有する。化学機械研磨に加えて、本発明のキャパシタ構造内に使用される誘電体材料は、標準のＶＬＳＩとＵＬＳＩの構造と、その製造プロセスと適合性を有する。図６に示したキャパシタの形成は、五酸化タンタルを高誘電率（高ｋ材料）として用いる。五酸化タンタルのような金属適合性を有する材料を使用することは特に本発明の利点であり、その理由は、本発明のキャパシタの製造に用いられる堆積技術は、低温（５００℃）で行われるからである。従って本発明は上記した理由により埋積型の技術と適合性を有する点でも利点がある。

１０１ 開口
１０２ 下部キャパシタ電極
２０３ 誘電体の上部表面
２０４ 側壁
４０５ キャパシタ用誘電体材料層
４０６ 上部電極
４０８ 下部表面
４０９ プラグ
７０１ 貫通導体
７０２ ソース
Ｄ２ 層

Claims (9)

1. 上部表面と、１：０．２乃至１：０．３の範囲の深さ対幅のアスペクト比を有する前記上部表面に形成された開口とを有する層と、
   前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
   前記下部電極の上と前記層の前記上部表面の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
   前記誘電体材料層の上に形成された上部電極とを有し、
   前記上部電極と前記下部電極が、前記層の前記上部表面に沿って重なり合わず、
   金属層が、前記上部電極の上に形成されている
   ことを特徴とする集積回路。
2. 前記誘電体材料層は、酸化タンタルと、窒化チタンと、チタン酸バリウムストロンチウムと、チタン酸鉛ジルコニウムとからなるグループから選択された材料で形成される
   ことを特徴とする請求項１記載の集積回路。
3. 前記下部電極の組成が、前記上部電極の組成と異なる
   ことを特徴とする請求項１記載の集積回路。
4. 前記下部電極が導電性プラグへ結合している
   ことを特徴とする請求項１記載の集積回路。
5. 前記上部表面下の深さが、０．１ミクロン乃至０．２ミクロンの範囲である
   ことを特徴とする請求項１記載の集積回路。
6. 前記誘電体材料層が、五酸化タンタルを含む
   ことを特徴とする請求項１記載の集積回路。
7. 前記上部電極が、多層導電体である
   ことを特徴とする請求項１記載の集積回路。
8. 前記下部電極が、窒化チタンを含む
   ことを特徴とする請求項１記載の集積回路。
9. 前記金属層が、タングステン金属層である
   ことを特徴とする請求項１記載の集積回路。

Images