JP2723530B2 - ダイナミック型ランダムアクセスメモリ装置の製造方法 - Google Patents

ダイナミック型ランダムアクセスメモリ装置の製造方法

Info

Publication number
JP2723530B2
JP2723530B2 JP63092328A JP9232888A JP2723530B2 JP 2723530 B2 JP2723530 B2 JP 2723530B2 JP 63092328 A JP63092328 A JP 63092328A JP 9232888 A JP9232888 A JP 9232888A JP 2723530 B2 JP2723530 B2 JP 2723530B2
Authority
JP
Japan
Prior art keywords
film
capacitor
forming
groove
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63092328A
Other languages
English (en)
Other versions
JPH01262658A (ja
Inventor
浩 小瀧
泰一 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP63092328A priority Critical patent/JP2723530B2/ja
Priority to EP89106537A priority patent/EP0337436A3/en
Priority to US07/337,692 priority patent/US5028990A/en
Priority to KR8904880A priority patent/KR920005322B1/ko
Publication of JPH01262658A publication Critical patent/JPH01262658A/ja
Application granted granted Critical
Publication of JP2723530B2 publication Critical patent/JP2723530B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はMOS型ダイナミック型ランダムアクセスメモ
リ（DRAM）装置の製造方法に関し、特に溝型積層型キャ
パシタを半導体基板表面上部の絶縁膜中に形成すること
によりセル面積を大きくする事なく容量の増大を達成す
ることができるDRAM装置の製造方法に関する。
［従来の技術］ 従来、この種のMOS型DRAM装置のキャパシタ部の技術
としては、第５図のように、フィールド酸化膜ワード線
などの段部を利用しキャパシタの表面積を増やす積層型
キャパシタ方式および第６図のように半導体基板表面に
溝を形成し、溝内壁を蓄積電荷領域としてキャパシタの
表面積を増やす溝型キャパシタ方式がある。図において
１は半導体基板、２はフィールド酸化膜、３はゲート酸
化膜、４はゲート電極、５はソース・ドレイン領域、６
はCVD酸化膜、17は層間絶縁膜、18はデジット線、19は
カバー膜である。
［発明が解決しようとする問題点］ しかし上述した従来のキャパシタ技術では、まず第５
図の積層型キャパシタでは、フィールド酸化膜、ワード
線などによる段差が小さいため、表面積はプレーナー型
容量と比べ、それほど増えない事により容量を増加させ
るためには、メモリセルの占有面積を大きくしなければ
いけないという欠点がある。また溝型キャパシタでは、
半導体基板に溝を形成するため、溝を深く掘ることによ
りメモリセルを大きくする事なくキャパシタを増加させ
ることができるが、溝を深く掘るほどに蓄積電荷リーク
が大きくなり、また隣接する溝間隔をお互いの溝から広
がる空乏層が接触しない程度まで広くし、溝間リークを
起こさないようにする必要があるという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来のキャパシタ技術に対し、本発明は半導
体基板表面に被着させた絶縁膜に溝を掘り、溝内壁に沿
って積層型キャパシタを形成することにより、従来の積
層型キャパシタの様に、セル面積を大きくする事なく、
該絶縁膜の厚さを厚くし、溝深さを深くすることにより
キャパシタ表面積を大きくでき、しかも従来の溝キャパ
シタの様に蓄積電荷のリークを招く事がないという相違
点を有する。
［問題点を解決するための手段］ 本発明のダイナミック型ランダムアクセス型メモリ装
置の製造方法は、半導体基板上にゲート電極の上部及び
側面が第１の絶縁膜で覆われたMOS型トランジスタを形
成する工程と、前記MOS型トランジスタのソース、ドレ
イン領域上及び前記第１の絶縁膜上を含む全面に窒化膜
を形成する工程と、前記窒化膜上に第２の絶縁膜を形成
する工程と、前記MOS型トランジスタのソース、ドレイ
ンの一方の領域上を含む所定部分の前記第２の絶縁膜を
選択的に除去し前記窒化膜が露出したキャパシタ用溝を
形成する工程と、前記露出した窒化膜を除去し前記MOS
型トランジスタのソース、ドレインの一方の領域を露出
させる工程と、前記キャパシタ用溝の底部及び側面に第
１の多結晶シリコン膜を形成する工程と、前記第１の多
結晶シリコン膜上にキャパシタ絶縁膜を形成する工程
と、前記キャパシタ絶縁膜上に第２の多結晶シリコン膜
を形成する工程とを有することを特徴とする。
［実施例］ 次に本発明について実施例を用いて説明する。
第1a図は本発明の第１実施例の平面図、第1b図は第1a
図におけるＡ−Ａ′方向の縦断面図である。第2a図〜第
2d図は本実施例の工程を示す縦断面図である。第2a図は
周知の方法で半導体基板１表面に素子分離領域（フィー
ルド酸化膜）２形成後MOS型トランジスタを形成したも
のである。本MOS型トランジスタはゲート酸化膜３形成
５ゲート電極４となる導電性薄膜およびその上に化学的
気相成長法により第１の酸化膜（CVD酸化膜）を被着し
た後パターニングを行い第１の基板と逆導電型の不純物
をイオン注入する工程と、第２のCVD酸化膜を被着し、
異方性エッチングによりエッチバックを行いゲート電極
側面に酸化膜を形成してから、基板と逆導電型の該第１
の基板と逆導電型の不純物より高濃度の第２の不純物を
イオン注入することにより、自己整合的にソース・ドレ
イン領域５を形成する工程を経てゲート電極４表面が酸
化膜６で覆われたLDD型のトランジスタとして形成され
ている。
第2b図はMOS型トランジスタ形成後に約0.1〜0.15μｍ
の膜厚の窒化膜７および約4.0〜5.0μｍの膜厚のボロフ
ォスフォ・シリケート・ガラス（BPSG）膜８を被着した
後、該BPSG膜８の所定の場所に前述した窒化膜７をスト
ッパーとして、異方性エッチングを行いキャパシタ用溝
９、コンタクト用溝10を形成したものである。第2c図は
該キャパシタ用溝９及びコンタクト用溝10底部の窒化膜
７をエッチング除去した後、基板と逆導電型の不純物が
ドーピングされた第１の多結晶シリコン11を被着したも
のである。該第１の多結晶シリコンはキャパシタ９およ
びコンタクト10用溝底部において、該トランジスタのリ
ース・ドレイン領域５とコンタクトを取っている。ここ
で該第１の多結晶シリコン11をコンタクト用溝の開孔径
の半径以上の膜厚で被着することにより、コンタクト用
溝10は第１の多結晶シリコンで埋め込まれ、キャパシタ
用溝９ではキャパシタ用下部電極12が形成される。
本実施例ではコンタクト用溝を一辺0.65μｍの正方形
に開孔し、第１の多結晶シリコン膜厚を0.35μｍとし
た。
第2d図は該第１の多結晶シリコンを所望のパターンに
パターニングし、キャパシタの下部電極12及びデジット
線とソース・ドレイン領域とのコンタクト仲介導伝物13
とに分離した後キャパシタ絶縁膜14及び基板と逆導電型
の不純物がドーピングされた第２の多結晶シリコン（キ
ャパシタ上部電極）15を被着し、次にキャパシタ用溝を
第３の多結晶シリコン16で埋め込み、所望のパターンに
パターニングを行いキャパシタを形成したものである。
以後は周知の方法で相関絶縁膜17を被着し、コンタク
ト用溝に埋め込まれたコンタクト仲介導伝物13上部にコ
ンタクト孔を設けデジット線18とコンタクトを取りカバ
ー膜19を被着して、第1a図〜第1b図のMOS型DRAM半導体
装置を得る。
第３図は本発明の第２実施例の縦断面図である。第4a
図〜第4b図は本発明の第２実施例の工程順縦断面図の一
部であり第１実施例と異なる工程のみを記述している。
第4a図は第１実施例と同様の工程を経て、第2a図と同様
にLDD形トランジスタを形成した後に、基板と逆導電型
の第１の多結晶シリコンを被着し、所望のパターンにパ
ターニングし、分離溝を形成し、該分離溝に絶縁物であ
るBPSG溝を埋め込んだものである。分離された該第１の
多結晶シリコンはキャパシタ下部電極およびデジット線
とトランジスタのソース・ドレイン領域とのコンタクト
仲介導電物となり、各々トランジスタのソース・ドレイ
ン領域の一方とコンタクトを取っている。第4b図は第１
の多結晶シリコンを絶縁BPSG膜で分離した後にキャパシ
タ領域となる該第１の多結晶シリコン厚膜に溝を形成
し、キャパシタ下部電極を形成したものである。以後は
第１実施例と同様の工程を経て、第３図の構造を得る。
この方法では、第１実施例のようにキャパシタ下部電極
膜厚がコンタクト用溝の開孔径に依存することがないた
めデジット線とトランジスタのソース・ドレイン領域と
のコンタクト仲介導電物13を太く形成できることによ
り、コンタクト抵抗を小さくできるという利点がある。
［発明の効果］ 以上説明したように本発明は積層型キャパシタを溝内
壁に沿って形成しており、かつ溝深さを深くしても容易
にデジット線とトランジスタのソース・ドレイン領域と
のコンタクトを取れることにより、セル占有面積を大き
くする事なく、溝深さを深くする程キャパシタ容量を大
きくでき、高集積化を達成する事ができる効果がある。
【図面の簡単な説明】
第1a図は本発明の第１実施例を示す平面図、第1b図は第
1a図のＡ−Ａ′線縦断面図、第2a図〜第2d図は第１実施
例の工程順を示す断面図、第３図は第２実施例の積層型
キャパシタ方式のMOS型DRAM半導体装置の縦断面図、第4
a図〜第4b図は第２実施例の溝キャパシタ方式のMOS型DR
AM半導体装置の製造工程を示す縦断面図、第５図と第６
図は従来例をそれぞれ示す縦断面図である。 １……半導体基板、 ２……フィールド酸化膜、 ３……ゲート酸化膜、 ４……ゲート電極、 ５……ソース・ドレイン領域、 ６……CVD酸化膜、 ７……窒化膜、 ８……BSPG膜、 ９……キャパシタ溝、 10……コンタクト用溝、 11……第１の多結晶シリコン、 12……キャパシタ下部電極、 13……コンタクト仲介導電物、 14……キャパシタ絶縁膜、 15……キャパシタ上部電極（第２の多結晶シリコン） 16……第３の多結晶シリコン、 17……層間絶縁膜、 18……デジット線、 19……カバー線、 20……蓄積電荷領域、 21……容量電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３５２Ｚ 27/088

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上にゲート電極の上部及び側面
    が第１の絶縁膜で覆われたMOS型トランジスタを形成す
    る工程と、前記MOS型トランジスタのソース、ドレイン
    領域上及び前記第１の絶縁膜上を含む全面に窒化膜を形
    成する工程と、前記窒化膜上に第２の絶縁膜を形成する
    工程と、前記MOS型トランジスタのソース、ドレインの
    一方の領域上を含む所定部分の前記第２の絶縁膜を選択
    的に除去し前記窒化膜が露出したキャパシタ用溝を形成
    する工程と、前記露出した窒化膜を除去し前記MOS型ト
    ランジスタのソース、ドレインの一方の領域を露出させ
    る工程と、前記キャパシタ用溝の底部及び側面に第１の
    多結晶シリコン膜を形成する工程と、前記第１の多結晶
    シリコン膜上にキャパシタ絶縁膜を形成する工程と、前
    記キャパシタ絶縁膜上に第２の多結晶シリコン膜を形成
    する工程とを有することを特徴とするダイナミック型ラ
    ンダムアクセス型メモリ装置の製造方法。
JP63092328A 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法 Expired - Fee Related JP2723530B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63092328A JP2723530B2 (ja) 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法
EP89106537A EP0337436A3 (en) 1988-04-13 1989-04-12 Semiconductor memory device having improved dynamic memory cell structure
US07/337,692 US5028990A (en) 1988-04-13 1989-04-13 Semiconductor memory device having improved dynamic memory cell structure
KR8904880A KR920005322B1 (en) 1988-04-13 1989-04-13 Semiconductor memory device having dynamic memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63092328A JP2723530B2 (ja) 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法

Publications (2)

Publication Number Publication Date
JPH01262658A JPH01262658A (ja) 1989-10-19
JP2723530B2 true JP2723530B2 (ja) 1998-03-09

Family

ID=14051320

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63092328A Expired - Fee Related JP2723530B2 (ja) 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法

Country Status (4)

Country Link
US (1) US5028990A (ja)
EP (1) EP0337436A3 (ja)
JP (1) JP2723530B2 (ja)
KR (1) KR920005322B1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01290255A (ja) * 1988-05-18 1989-11-22 Toshiba Corp 半導体記憶装置およびその製造方法
US5180683A (en) * 1988-06-10 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitor type semiconductor memory device
US5202849A (en) * 1989-10-20 1993-04-13 Fujitsu Limited Dynamic semiconductor memory device
JPH03136276A (ja) * 1989-10-20 1991-06-11 Fujitsu Ltd ダイナミック型半導体記憶装置
JP2501647B2 (ja) * 1989-12-08 1996-05-29 三菱電機株式会社 半導体記憶装置及びその製造方法
EP0439965B1 (en) * 1989-12-29 1997-04-09 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor memory
JPH03229459A (ja) * 1990-02-05 1991-10-11 Nec Corp 半導体メモリおよびその製造方法
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
FR2663786A1 (fr) * 1990-06-21 1991-12-27 Samsung Electronics Co Ltd Procede de fabrication de condensateurs dans une cellule dram.
US5241205A (en) * 1990-06-26 1993-08-31 Sharp Kabushiki Kaisha Semiconductor memory device
DE69122192T2 (de) * 1990-06-26 1997-04-24 Sharp Kk Halbleiterspeichereinrichtung
US5256892A (en) * 1990-06-29 1993-10-26 Nec Corporation Semiconductor memory device wherein gate electrode thickness is greater in the memory cells than in the peripheral cells
KR940001426B1 (ko) * 1991-03-27 1994-02-23 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
KR930009131B1 (ko) * 1991-04-24 1993-09-23 삼성전자 주식회사 초고집적 반도체 메모리장치의 제조방법
KR940006587B1 (ko) * 1991-05-23 1994-07-22 삼성전자 주식회사 디램셀의 캐패시터 제조방법
JPH11297960A (ja) * 1998-04-16 1999-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE69226223T2 (de) * 1991-08-21 1998-12-24 Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. Kontaktausrichtung für Festwertspeicher
KR930015002A (ko) * 1991-12-18 1993-07-23 김광호 반도체 메모리 장치 및 그 제조방법
US5126916A (en) * 1991-12-20 1992-06-30 Industrial Technology Research Institute Stacked capacitor dram cell and method of fabricating
KR100244172B1 (ko) * 1992-01-14 2000-02-01 김영환 디램 셀 제조방법
US5364814A (en) * 1992-07-09 1994-11-15 Micron Technology, Inc. Germanium implanted stacked capacitor cell
JP3903189B2 (ja) * 1995-03-07 2007-04-11 マイクロン・テクノロジー・インコーポレーテッド Ｄｒａｍ半導体装置
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
GB2324408A (en) * 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
US5970340A (en) 1997-06-24 1999-10-19 Micron Technology, Inc. Method for making semiconductor device incorporating an electrical contact to an internal conductive layer
GB2331839B (en) * 1997-07-19 1999-10-13 United Microelectronics Corp Process and structure for embedded dram
TW365065B (en) * 1997-07-19 1999-07-21 United Microelectronics Corp Embedded memory structure and manufacturing method thereof
NL1007804C2 (nl) * 1997-12-16 1999-06-17 United Microelectronics Corp Werkwijze voor het vervaardigen van een geïntegreerde circuit-inrichting met ingebedde DRAM circuits en logische circuits op een enkel substraat.
US6673671B1 (en) 1998-04-16 2004-01-06 Renesas Technology Corp. Semiconductor device, and method of manufacturing the same
KR100301370B1 (ko) * 1998-04-29 2001-10-27 윤종용 디램셀커패시터의제조방법
GB2337633B (en) * 1998-05-20 2003-04-02 Mitel Corp Method of forming capacitors in a semiconductor device
US6271596B1 (en) * 1999-01-12 2001-08-07 Agere Systems Guardian Corp. Damascene capacitors for integrated circuits
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
US6429123B1 (en) * 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
US6760498B2 (en) * 2001-05-17 2004-07-06 Sioptical, Inc. Arrayed waveguide grating, and method of making same
DE102004004584A1 (de) * 2004-01-29 2005-08-25 Infineon Technologies Ag Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0673368B2 (ja) * 1985-01-31 1994-09-14 富士通株式会社 半導体記憶装置およびその製造方法
JP2621181B2 (ja) * 1987-06-12 1997-06-18 日本電気株式会社 Ｍｉｓ型半導体記憶装置
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell

Also Published As

Publication number Publication date
EP0337436A2 (en) 1989-10-18
US5028990A (en) 1991-07-02
KR920005322B1 (en) 1992-07-02
JPH01262658A (ja) 1989-10-19
EP0337436A3 (en) 1990-04-18
KR900017196A (ko) 1990-11-15

Similar Documents

Publication Publication Date Title
JP2723530B2 (ja) ダイナミック型ランダムアクセスメモリ装置の製造方法
US5959322A (en) Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate
KR960003864B1 (ko) 반도체 메모리장치 및 그 제조방법
US5468670A (en) Method for fabricating a semiconductor memory device having a stacked capacitor cell
JP2906807B2 (ja) 半導体メモリセルとその製造方法
KR100509210B1 (ko) Dram셀장치및그의제조방법
US5523542A (en) Method for making dynamic random access memory cell capacitor
JPH06169069A (ja) 半導体記憶装置及びその製造方法
JPH06318680A (ja) 半導体記憶装置およびその製造方法
KR100609182B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
US6806195B1 (en) Manufacturing method of semiconductor IC device
US5216267A (en) Stacked capacitor dynamic random access memory with a sloped lower electrode
US5183772A (en) Manufacturing method for a DRAM cell
US5512768A (en) Capacitor for use in DRAM cell using surface oxidized silicon nodules
US6518613B2 (en) Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same
JP2613077B2 (ja) 半導体装置の製造方法
KR0179798B1 (ko) 디램 셀 캐패시터 제조방법
KR960014970B1 (ko) 반도체기억장치 및 그 제조방법
JP2739983B2 (ja) 半導体記憶装置及びその製造方法
JP3177038B2 (ja) 半導体記憶装置及びその製造方法
JP2753092B2 (ja) 半導体記憶装置の製造方法
JPH11177052A (ja) 半導体装置とその製造方法
KR910008122B1 (ko) 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
KR940000503B1 (ko) 다이나믹 랜덤 억세스 메모리 셀의 제조방법
JP2754584B2 (ja) メモリ装置の製造方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees