KR940000503B1 - 다이나믹 랜덤 억세스 메모리 셀의 제조방법 - Google Patents

Abstract

내용 없음.

Description

다이나믹 랜덤 억세스 메모리 셀의 제조방법

제1도는 본 발명에 따른 단면도.

제2도는 본 발명에 따른 제조공정도.

본 발명의 반도체 장치의 제조방법에 관한 것으로 특히 트렌치 분리영역과 스택-트렌치 캐패시터를 구비하는 다이나믹 랜덤 억세스 메모리 셀의 제조방법에 관한 것이다.

최근 반도체 장치의 고집적화 추세에 따라 단일 메모리 셀 면적이 점점 축소되어지고 있다. 그에 따라 하나의 캐패시터와 하나의 트렌지스터를 기본 셀로하는 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory : DRAM, 이하 디램이라 한다)에서는 면적의 축소에 다른 캐패시터 용량의 감소를 극복하기 위해 3차원 구조로 캐패시터를 형성하는 기술이 제안되었다.

즉, 기판을 식각하여 트렌치를 형성한 후, 상기 트렌치 내벽에 유전막을 중간층으로 하는 스토리지 전극과 플레이트 전극을 적층하는 스택-트렌치 캐패시터를 형성하였다.

그러나 상기와 같은 트렌치 구조에서 기판내에 깊숙히 형성된 트렌치에 기인하는 누설전류가 문제점으로 대두되었다.

따라서 본 발명의 목적은 디램셀의 제조방법에 있어서 누설전류의 발생이 없는 스택-트렌치 구조의 3차원 캐패시터를 제조하는 방법을 제공함에 있다.

상기한 바와 같은 목적을 달성하기 위하여 스택-트렌치 구조의 캐패시터에 인접하도록 상기 스택-트렌치 캐패시터의 깊이보다 더 깊은 깊이를 가지는 트렌치 분리영역을 형성함을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 디램셀의 단면도로서, 스택-트렌치 캐패시터와 트렌치 분리영역이 동시에 형성된 구조를 나타내고 있다.

제1도전형의 반도체 기판(10)과, 상기 기판 내부의 소정영역에 형성된 소자분리를 위한 제1트렌치(12와, 상기 제1프렌치(12) 상면과 소자영역 상면에 형성된 다수의 게이트(18)와 상기 소자영역에 형성된 두 게이트 사이의 기판과 접촉하고 상기 두 게이트와 절연막(22)에 의해 이격되는 비트라인(24)과, 상기 소자 분리 트렌치(12)에 인접한 소자영역내에 형성된 캐패시터를 위한 제2트렌치(30)를 구비하여, 상기 제2트렌치(30) 내벽의 제1도전층으로 형성된 스토리지 전극(34)과 상기 스토리지 전극(34 )을 감싸는 유전막(36)과, 상기 기판 표면 및 제2트렌치(30) 내부의 제2도전층으로 형성된 플레이트 전극(38)으로 구성되는 스택-트렌치 캐패시터가 상기 게이트(18) 또는 비트라인과 절연막(26)에 의해 이격되게 형성되어 있음을 도시하고 있다.

제2(a) - (h)도는 본 발명에 따른 디램셀의 제조공정도로서, 상기 제 1도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다.

상기 제2(a)도에서 제 1도전형의 반도체 기판(10)상에 소자분리영역에 해당하는 소정영역을 식각하여 2.0㎛-3.0㎛의 깊이를 가지는 제 1트렌치(12)를 형성한다, 그 다음 상기 기판(10) 전면에 화학 기상증착법으로 실리콘 산화막(14)을 침적한 후 상기 산화막(14)을 평탄화한다.

그 다음 상기 제2(b)도에서 상기 기판(10)의 표면이 노출될때까지 산화막(14)을 에치백(etch back)하여 상기 제 1 트렌치(12)의 내부에만 상기 산화막(14)이 채워지도록 한다.

그후 상기 기판(10) 상면에 게이트 산화막(16)과 다결정 실리콘층을 순차적으로 형성한 후 상기 다결정 실리콘층 패턴 형성하여 다수의 게이트(18)를 형성한다.

그 다음 상기 제2(c)도에서 상기 게이트(18)들의 측벽에 산화막 스페이서(20)를 형성한 후 제 1층간 절연막(22)을 형성한다.

그후 상기 제2(d)도에서 상기 산화막 스페이서(20)와 층간 절연막(22)에 의해 자기정합된 접촉창을 형성한후 비트라인(24)을 형성한다.

그 다음 상기 제2(e)도에서 상기 기판(10) 전면에 제 2층간 절연막(26)을 형성한다.

그 다음 상기 세2(f)도에서 소자영역내의 상기 제 1트렌치(12)와 인접한 영역을 한정하여 포토레지스터(28)의 패턴을 형성한다. 그리하여 노출된 영역의 제2 및 제 1층간 절연막과 게이트 산화막을 순차적으로 식각한다. 그 후 노출된 기판(10)을 식각하여 1.5㎛-2.0㎛의 길이와 0.4㎛-1.0㎛의 폭을 가지는 제 2 트렌치(30)를 형성한다.

그 다음 상기 제2(g)도에서 상기 포토레지스터(28)를 제거한 후 상기 기판 표면과 제2트렌치(30) 내벽에 제1다결정 실리콘층(32)을 500Å-700Å의 두께로 형성한다.

그 다음 상기 제2(h)도에서 상기 제 1다결정 실리콘층(32)을 소정의 불순물로 도우핑한 다음 패턴 형성하여 스토지 전극(34)을 형성한다.

그 후 상기 스토리지 전극(34)을 감싸는 유전막(36)과 플레이트 전극이 되는 제 2다결정 실리콘층(38)을 순차적으로 형성하여 스택-트렌치 캐패시터를 완성한다.

여기서 상기 유전막(36)은 산화막-질화막-산화막의 복합층으로 형성한다.

상술한 바와 같이 본 발명은 스택-트렌치 캐패시터를 트렌치 분리영역보다 얕은 깊이로 형성하여 스택-트렌치 캐패시터에 의한 누설전류의 발생을 억제함으로써 동작성능이 향상됨과 동시에 용량이 증대된 3차원구조의 캐패시터를 형성할 수 있다.

Claims (5)

1. 트렌치형 캐패시터를 구비하는 다이나믹 랜덤 억세스 메모리 셀의 제조방법에 있어서, 제1도전형의 반도체 기판(10)내의 소정의 소자 분리영역을 식각하여 제1트렌치(12)를 형성한 후 상기 트렌치(12) 내부에 제1절연물질(14)을 채우는 제1공정과, 상기 제1절연물질의 표면과 기판의 표면이 일치할때까지 에치백 공정을 실시한 후 상기 기판(10) 상면에 게이트 절연막(16)을 중간층으로 하는 게이트(18)와 상기 트렌치 분리영역 상면에 게이트(18)를 형성하는 제2공정과, 상기 기판(10) 상면에 제1절연막(22)을 형성한 후 소정의 게이트(18) 사이에 해당하는 절연막을 상기 기판(10)의 표면이 노출될때까지 식각하여 상기 노출된 기판과 접촉하는 비트라인(24)을 형성하는 제3공정과, 상기 기판(10) 전면에 제2절연막(26)을 형성한 후 각각의 제1트렌치(12)에 인접하는 캐피시터 영역을 사진식각 공정으로 한정하여 상기 트렌치 분리영역보다 얕운 두께의 제2트렌치(30)를 형성하는 제4공정과, 상기 제2트렌치(30) 내벽 및 상기 제2트렌치(30)와 이웃하는 게이트 상부에 제1도전층(34)을 형성한 후 상기 제1도전층(34)을 감싸는 유전막(36)을 형성하는 제5공정과, 상기 기판(10) 전면에 제2도전층(38)을 형성하는 제6공정을 구비함을 특징으로 하는 다이나믹 랜덤 억세스 메모리 셀의 제조 방법.
2. 제1항에 있어서, 상기 유전막(36)이 산화막-질화막-산화막의 복합층으로 형성됨을 특징으로 하는 다이나믹 랜덤 억세스 메모리 셀의 제조 방법.
3. 제1항에 있어서, 상기 제1절연물질(14)이 실리콘 산화막임을 특징으로 하는 다이나믹 랜덤 억세스 메모리 셀의 제조 방법.
4. 제1항에 있어서, 상기 제1 및 제2도전층(34,38)이 다결정 실리콘임을 특징으로 하는 다이나믹 랜덤 억세스 메모리 셀의 제조 방법.
5. 제1항에 있어서, 상기 제3공정의 비트라인(24)을 형성하는 공정이 상기 제 6 공정후에 실시될 수 있음을 특징으로 하는 다이나믹 랜덤 억세스 메모리 셀의 제조 방법.

Images