KR960011641B1 - 반도체장치의 커패시터 및 그 제조방법 - Google Patents

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Description

반도체장치의 커패시터 및 그 제조방법

제1도 내지 제4도는 종래 방법에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.

제5도는 본 발명에 의한 반도체장치의 커패시터를 도시한 투시도.

제6도 내지 제10도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제1실시예를 설명하기 위한 단면도들.

제11도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제2실시예를 설명하기 위한 단면도.

제12도 내지 제16도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제3실시예를 설명하기 위한 단면도들.

제17도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제4실시예를 설명하기 위한 단면도들.

제18도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제5실시예를 설명하기 위한 단면도들.

본 발명은 반도체장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 고용량의 커패시턴스를 갖는 반도체장치의 커패시터 및 그 제조방법에 관한 것이다.

DRAM(Dyamic Random Access Memory)에 있어서 셀커패시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다.

DRAM의 집적도는 약 3년마다 4배씩 증가하고 있는데 비해 칩의 면적은 1.4배의 증가에 그쳐 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되지만 단위셀에서 요구되는 셀커패시턴스는 일정하기 때문에, 결과적으로 셀커패시턴스의 감소에 의한 메모리장치의 전기적 특성이 저하되는 문제가 발생한다.

기존의 커패시터 구조로써는 한정된 면적내에서 충분히 큰 셀커패시턴스를 확보할 수 없기 때문에, 셀커패시턴스를 증가시키기 위하여 커패시터의 구조를 3차원적으로 형성하는 많은 방법이 제안되고 있다. 이중 스택(Double Stack)구조, 스프레드 스택(Spread Stack)구조, 원통(Cylinder)구조 및 핀(Fin)구조는 셀커패시턴스의 증가를 위해 제안된 대표적인 3차원적 구조의 스토리지전극들이다.

3차원적 구조의 커패시터에 있어서, 특히 핀구조는 스토리지 전극의 상면 뿐만 아니라 측면 및 하면까지 유효커패시터 면적으로 이용할 수 있고, 상기 스토리전극을 단층 혹은 다층으로도 형성할 수 있어 셀커패시턴스를 쉽게 조절할 수 있는 유리한 구조이다. 그러나 상기 핀구조는 다층구조의 스토리지전극을 연결하기 위하여 높은 어스팩트비(aspect ratio)를 갖는 접촉창을 형성하는 것이 필요하여 최소 디자인룰(design rule)에 제한을 받게 되는 단점을 갖는다.

일본국 특허공보 제2-123429호에 개시되어 있는 터널형상 커패시터(Tunnel Shape Stacked Capacitor)는 상기 핀구조 커패시터의 문제점을 해결하기 위한 제안된 구조이다.

제1도 내지 제4도를 참조히여, 상기 터널형상 커패시터의 제조방법을 설명하고자 한다.

필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분된 반도체기판(10)의 상기 활성영역에, 드레인영역(16)과 소오스영역(14) 및 게이트전극(18)을 구비한 트랜지스터를 형성한 후, 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 트랜지스터를 절연시키기 위한 목적으로 절연층(20)을 형성한다. 이어서, 결과물 전면에 약 500Å 두께의 실리콘나이트라이드(Si₃N₄)와 약 500Å 두께의 산화막을 차례로 적층하여 식각 저지층(22) 및 제1산화막(24)을 형성한 후, 상기 소오스영역(14)상에 적층되어 있는 제1산화막(24), 식각 저지층(22) 및 절연층(20)을 부분적으로 제거해냄으로써 스토리지전극을 상기 트랜지스터의 소오스영역에 접촉시키기 위한 접촉창을 형성한다. 다음에, 상기 결과물 전면에 약 500Å 두께의 불순물이 도우프된 폴리 실리콘과 약 500Å 두께의 산화막을 차례로 적층하여 제1도전층(26), 제2산화막(28), 제2도전층(30) 및 제3산화막(32)을 형성한다(제1도).

이어서, 사진식각공정으로 상기 제3산화막(32), 제2도전층(30), 제2산화막(28) 및 제1도전층(26)의 소정부분을 식각한 다음, 상기 결과물 전면에 불순물이 도우프된 폴리실리콘을 증착하여 제3도전층(34)을 형성한다(제2도).

다음에, 상기 제3도전층(34)을 이방성 식각하여 상기 식각된 제2 및 제3산화막과 제1 및 제2도전층의 양 측벽에 제3도전층으로 된 폴리스페이서(34a)를 형성한 후, 결과물 전면에 포토레지스트(36)를 도포하여 패터닝함으로써 상기 폴리스페이서(34a) 중 한쪽만을 개구시킨다(제3도).

이어서, 상기 개구된 폴리스페이서를 제거하고 상기 포토레지스트패턴을 제거한 후, 상기 제1, 제2 및 제3산화막을 습식식각으로 모두 제거함으로써 상기 폴리스페이서에 도전층 줄기를 구비한 스토리지전극(200)을 형성한다. 다음에, 상기 스토리지전극(200) 전면에 유전물질을 도포하여 유전체막(210)을 형성하고, 불순물이 도우프된 폴리실리콘을 증착하여 플레이트전극(220)을 형성한다(제4도).

상술한 터널형상 커패시터는 다층구조의 스토리지전극을 폴리스페이서에 의해 접속하기 때문에, 높은 어스펙트비를 갖는 접촉창을 필요로 하지 않고, 최소 디자인룰에 제한되지 않으면서 고용량의 커패시턴스를 확보할 수 있다. 그러나, 상기 도전층 및 산화막의 두께를 얇게 할 경우, 상기 산화막을 습식식각한 후 도전층이 변형되는 등의 문제가 발생하기 때문에 도전층 및 산화막의 두께를 적정 두께로 유지해야 하므로 다층 적층에 의한 단차가 증가하게 되어 후속 공정을 원활하게 진행할 수 없게 된다.

따라서, 본 발명의 목적은 고용량의 커패시턴스를 갖는 반도체장치의 커패시터를 제공하는데 있다.

또한, 본 발명의 다른 목적은 상기 목적을 달성하기에 적합한 그 제조방법을 제공하는데 있다.

본 발명의 상기 목적은, 그 소정부에 적어도 하나 이상 형성된 제1관통홀 및 반도체기판의 일단부에 접속된, 적어도 하나 이상의 제1기둥부를 갖는 제1전하축적전극; 상기 제1전하축적전극의 상부표면 및 상기 적어도 하나 이상 형성된 제1관통홀의 내측벽에 형성된 제1유전막; 상기 제1유전막상에 형성되며, 그 소정부에 적어도 하나 이상 형성된 제2관통홀 및 상기 적어도 하나 이상 형성된 제1관통홀을 매립하는 적어도 하나 이상의 제2기둥부를 갖는 제1전위인가전극; 상기 전위인가전극의 상부표면 및 상기 적어도 하나 이상 형성된 제2관통홀의 내측벽에 형성된 제2유전막; 및 상기 제1전하축적전극, 제1유전막, 제1전위인가전극으로 이루어진 적층구조가 적어도 1층 이상 형성된 것을 특징으로 하는 반도체장치의 커패시터에 의해 달성된다.

상기 반도체기판의 주표면에는 트랜치가 형성될 수도 있고, 이 경우 상기 제1전하축적전극은 상기 트랜치의 측벽 및 바닥에도 형성된다.

본 발명의 상기 다른 목적은, 반도체기판상에 제1도전층, 제1유전막 및 제1물질층을 차례로 형성하는 공정; 상기 제1물질층, 제1유전막 및 제1도전층의 소정부를 식각한 후, 상기 제1도전층의 측벽에 제1측벽유전막을 형성하고, 상기 제1도전층의 소정부에 적어도 하나 이상의 제1관통홀을 형성하는 공정; 상기 제1물질층을 제거한 후, 결과물 전면에, 상기 적어도 하나 이상의 제1관통홀을 매립하는 제2도전층을 형성하는 공정; 상기 제2도전층상에, 제2유전막 및 제2물질층을 차례로 형성하는 공정; 상기 제2물질층, 제2유전막 및 제2도전층의 소정부를 식각한 후, 상기 제2도전층의 측벽에 제2측벽유전막을 형성하고, 상기 제1유전막을 식각함으로써 상기 제2도전층의 소정부에 적어도 하나 이상의 제2관통홀을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법에 의해 달성된다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다.

제5도는 본 발명에 의한 반도체장치의 커패시터를 도시한 투시도로서, 이를 참조하면, 그 소정부에 적어도 하나 이상 형성된 제1관통홀(h1) 및 적어도 하나 이상의 제1기둥부(S1)를 갖는 제1전하축적전극(SE1)이 형성되어 있고, 상기 제1전하축적전극(SE1)상에는, 그 소정부에 적어도 하나 이상 형성된 제2관통홀(h2) 및 상기 적어도 하나 이상 형성된 제1관통홀(h1)을 매립하는 적어도 하나 이상의 제2기둥부(P)를 갖는 제1전위인가전극(PE)이 형성되어 있으며, 다시 상기 제1전위인가전극(PE)상에는, 그 소정부에 적어도 하나 이상 형성된 제3관통홀(h3) 및 상기 적어도 하나 이상 형성된 제2관통홀(h2)을 매립하는 적어도 하나 이상의 제3기둥부(S2)를 갖는 제2전하축적전극(SE2)이 형성되어 있는 다층구조의 커패시터가 도시되어 있다.

도시되어 있지는 않지만, 상기 제1전하축적전극(SE1), 제1전위인가전극(PE) 및 제2전하축적전극(SE2)의 상부표면과, 상기 제1, 제2 및 제3관통홀(h1,h2,h3)의 내측벽에는 유전막이 형성되어 있다. 또한, 상기 제1전하축적전극은, 그 하부에 제2전위인가전극을 개재하여 형성될 수도 있으며, 이 경우 상기 적어도 하나 이상의 제1기둥부가 상기 제2전위인가전극의 소정부에 형성된 적어도 하나 이상의 관통홀을 통해 상기 반도체기판의 일단부에 접속된다.

제6도 내지 제10도는 본 발명에 의한 반도체장치의 커패시터의 제조방법의 제1실시예를 설명하기 위한 단면도들이다.

먼저 제6도를 참조하면, 실리콘기판(10)의 표면을 산화시켜 릴리프산화막(relief oxide; 102)을 형성한 다음, 질화막(104) 및 산화막(106)을 상기 릴리프산화막(102)상에 차례로 적층하고, 리소그라피공정에 의해 상기 결과물전면에 포토레지스트패턴(108)을 형성한다. 이어서, 상기 포토레지스트패턴(108)을 마스크로하여 상기 산화막(106), 질화막(104) 및 릴리프산화막(102)을 반응성 이온식각(reactive ion etching)에 의해 식각해낸다. 이때, 상기 릴리프산화막(102)은 실리콘기판(10)과 질화막(104)과의 열팽창계수 차이로 인해 상기 실리콘기판에 생기는 스트레스를 완화시키기 위하여 제공되었으며, 상기 산화막(106)은 트랜치를 형성할 때 그 프로파일(profile)을 조절하기 위하여 제공되었다.

제7도를 참조하면, 상기 식각된 산화막(제6도; 106)을 마스크로 하여 실리콘기판(10)을 반응성이온식각에 의해 소정깊이만큼 식각하여 트랜치(110)를 형성한 다음, 상기 포토레지스트패턴 및 산화막을 제거한다. 이어서, 상기 트랜치의 표면을 열산화(thermal oxidation)방법으로 산화시켜 그 바닥 및 측벽에 절연막(112)을 형성하고, 계속해서 예컨대 불순물이 도우프된 폴리실리콘과 같은 도전물질과, 산화막이나 ONO(Oxide/Nitride/Oxide)등과 같은 유전물질을 순차적으로 적층하여 제1도층(114), 제1유전막(116), 제2도전층(118) 및 제2유전막(120)을 형성한다. 다음에, 상기 제2유전막(120)상에 예컨대 실리콘나이트라이드(Si₃N₄)와 같은 물질을 증착(deposition)하여 제1물질층(122)을 형성한다. 이때, 상기 제1물질층(122)을 구성하는 물질은 임의의 이방성식각에 대해 상기 제2유전막(120)을 구성하는 물질과 식각선택성이 좋은 물질을 사용하며, 본 실시예에서는 상술한 바처럼 실리콘나이트라이드(Si₃N₄)를 사용하였다.

제8도를 참조하면, 사진식각공정으로 상기 제1물질층(122), 제2유전막(120) 및 제2도전층(118)을 차례로 이방성식각한 후, 열산화방법으로 제2도전층(118)의 측벽에 제1측벽유전막(121)을 형성한다. 이어서, 상기 제1측벽유전막(121)을 마스크로하여 상기 제1유전막(116)을 식각함으로써 상기 제2도전층(118)의 소정부에 적어도 하나 이상의 제1관통홀(a)을 형성한다. 이때, 상기 제1측벽유전막(121)을 형성하는 방법은 상술한 바와 같이 열산화법으로 형성할 수도 있고, 상기 제2도전층을 구성하는 물질이 알루미늄인 경우는 양극산화(anodization)방법으로 형성할 수 있으며, 또한 산화막과 같은 유전물질을 증착한 후 이방성식각함으로써 상기 제2도전층(118)의 측벽에 스페이서 형태로 형성할 수도 있는데 이 경우는 상기 스페이서를 형성하는 이방성식각시에 상기 제1유전막(116)도 함께 식각된다. 다음에, 상기 제1물질층(122)을 제거한 후, 상기 결과물 전면에, 예컨대 불순물이 도우프된 폴리실리콘과 같은 도전물질을 증착하여 제3도전층(124)을 형성함으로써 상기 제1관통홀(a)를 통해 상기 제1도전층(114)에 제3도전층(124)을 접속시킨다. 이어서, 상기 제3도전층(124)상에, 예컨대 산화막이나 ONO와 같은 유전물질을 증착하여 제3유전막(126)을 형성한 후, 예컨대 실리콘나이트라이드(Si₃N₄)와 같은 물질을 증착하여 상기 제3유전막(126)상에 제2물질층(128)을 형성한다. 이때, 상기 제2물질층(128)을 구성하는 물질은 임의의 이방성식각에 대해 상기 제3유전막(126)을 구성하는 물질과는 식각선택성이 좋은 물질을 사용한다.

제9도를 참조하면, 제8도에서 설명한 방법과 같이, 사진식각공정으로 상기 제2물질층(128), 제3유전막(126) 및 제3도전층(124)의 소정부분을 식각한 다음, 열산화방법으로 제3도전층(124)의 측벽에 제2측벽유전막(127)을 형성한다. 이어서, 상기 제2측벽유전막(127)을 마스크로 하여 상기 제2유전막(120)을 식각함으로써 상기 제3도전층(124)의 소정부에 적어도 하나 이상의 제2관통홀(b)을 형성한다. 이때, 상기 제2측벽유전막(127)은 제8도에서 설명한 방법처럼 양극산화방법이나 데포/이방성식각 방법으로 형성될 수도 있다. 다음에, 상기 제2물질층(128)을 제거한 후, 상기 결과물 전면에, 예컨대 불순물이 도우프된 폴리실리콘과 같은 도전물질을 증착하여 제4도전층(130)을 형성함으로써 상기 제2관통홀(b)를 통해 상기 제2도전층(118)에 제4도전층(130)을 접속시킨다.

제10도를 참조하면, 사진식각공정으로 커패시터의 한쪽 전극형성을 위한 사진식각공정을 행하여 상기 제4도전층(130)을 식각한 후, 커패시터와 외부 소자와의 절연을 위한 사진식각공정을 행하여 상기 제3유전막(126), 제3도전층(124), 제2유전막(120), 제2도전층(118), 제1유전막(116) 및 제1도전층(114)을 차례로 식각한다. 이어서, 상기 결과물 전면에, 예컨대 BPSG와 같은 물질을 증착하여 층간 유전막(132)을 형성한 다음, 콘택홀 형성을 위한 사진식각공정으로 상기 층간 유전막(132)을 식각한다. 다음에, 예컨대 알루미늄과 같은 금속물질을 증착한 후, 사진식각공정을 행함으로써 금속패턴(134)을 형성한다.

상술한 본 발명의 제1실시예에 의하면, 상기 제1도전층 및 제1관통홀을 통해 상기 제1도전층에 접속된 제3도전층으로 커패시터의 전하축적전극을 형성하고, 상기 제2도전층 및 제2관통홀을 통해 상기 제2도전층에 접속된 제4도전층으로 전위인가전극을 형성하기 때문에, 전하축적전극에 유전막을 개재하여 전위인가전극이 중첩된 적층구조를 1층이상 형성하므로 상기 전하축적전극의 상면, 측면 및 하면을 유효커패시터 면적으로 사용할 수 있어 커패시턴스를 크게 증대시킬 수 있다. 또한, 상기 도전층들을 각각 접속시키기 위한 관통홀이 높은 어스펙트비(aspect ratio)를 갖지 않기 때문에 최소 디자인룰(design rule)에 제한을 받지 않으며, 상기 커패시터를 반도체기판 위에 뿐만 아니라 트랜치내에도 형성하기 때문에, 단차를 증가시키지 않으면서 트랜치의 깊이를 조절하여 커패시턴스를 용이하게 증대시킬 수 있다.

제11도는 본 발명에 의한 반도체장치의 커패시터의 제2실시예를 설명하기 위한 단면도로서, 상술한 제1실시예에서 트랜치를 형성하지 않고 반도체기판상에만 상기 다층구조의 커패시터를 형성한 결과를 도시한 도면이다. 이때, 상기 커패시터를 형성하기 위한 도전층 및 유전막의 두께를 증착 및 산화방법을 조절하여 얇게 형성시킬 수 있으므로 단차가 크게 증가하지 않는 다층구조의 커패시터를 제조할 수 있다.

제12도 내지 제16도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제3실시예를 설명하기 위한 단면도들로서, DRAM이나 SRAM(Static Random Access Memory)과 같은 반도체 메모리장치에 커패시터를 형성하는 경우를 설명하고자 한다.

먼저 제12도를 참조하면, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에 소오스영역(14), 드레인영역(16) 및 게이트전극(18)을 구비하는 트랜지스터를 형성한다. 이때, 상기 게이트전극은 예컨대 n형 불순물이 도우프된 폴리실리콘(18)상에 텅스텐 실리사이드(WSi_x; 19)를 증착하여 형성할 수도 있다. 이어서, 상기 트랜지스터상에 HTO와 같은 물질을 증착/식각하여 스페이서(21)를 형성한 후, 열산화법으로 상기 반도체기판 전면을 산화시켜 절연층(23)을 형성한다.

다음에, 상기 결과물 전면에 질화막(41)을 증착한 후, 사진식각공정을 행하여 상기 질화막(41) 및 절연층(23)을 차례로 식각한다. 이어서, 상기 필드산화막(12)과 트랜지스터 사이에 있는 반도체기판의 주표면을 반응성 이온식각에 의해 소정의 깊이만큼 식각함으로써 트랜치(40)를 형성하고, 계속해서 열산화법으로 상기 트랜치(40)의 측벽 및 바닥부분을 산화시켜서 절연막(42)을 형성한다.

제13도를 참조하면, 상기 질화막(제12도; 41)을 제거한 다음, 상기 결과물 전면에, 예컨대 불순물이 도우프된 폴리실리콘과 같은 도전물질과 산화막 또는 ONO와 같은 유전물질을 차례로 적층하여 제1도전층(46) 및 제1유전막(48)을 형성한다. 이어서, 임의의 이방성식각에 대해 상기 제1유전막(48)을 구성하는 물질과 식각선택성이 좋은 물질, 예컨대 실리콘나이트라이드(Si₃N₄)와 같은 물질을 상기 제1유전막(48)상에 증착하여 제1물질층(50)을 형성한다.

소오스영역(14), 드레인영역(16) 및 게이트전극(18)을 구비하는 트랜지스터를 형성한다. 이때, 상기 게이트전극은 예컨대 n형 불순물이 도우프된 폴리실리콘(18)상에 텅스텐 실리사이드(WSi_x; 19)를 증착하여 형성할 수도 있다. 이어서, 상기 트랜지스터상에 HTO와 같은 물질을 증착/식각하여 스페이서(21)를 형성한 후, 열산화법으로 상기 반도체기판 전면을 산화시켜 절연층(23)을 형성한다. 다음에, 상기 결과물 전면에 질화막(41)을 증착한 후, 사진식각공정을 행하여 상기 질화막(41) 및 절연층(23)을 차례로 식각한다. 이어서, 상기 질화막(41)을 마스크로하여 필드산화막(12)과 트랜지스터 사이에 있는 반도체기판의 주표면을 반응성이온식각에 의해 소정의 깊이만큼 식각함으로써 트랜치(40)을 형성하고, 계속해서 열산화법으로 상기 트랜치(40)의 측벽 및 바닥부분을 산화시켜서 절연막(42)을 형성한다.

제13도를 참조하면, 상기 질화막(제12도; 41)을 제거한 다음, 상기 결과물 전면에, 예컨대 불순물이 도오프된 폴리실리콘과 같은 도전물질과 산화막 또는 ONO와 같은 유전물질을 차례로 적층하여 제1도전층(46) 및 제1유전막(48)을 형성한다. 이어서, 임의의 이방성식각에 대해 상기 제1유전막(48)을 구성하는 물질과 식각선택성이 좋은 물질, 예컨대 실리콘나이트라이드(Si₃N₄)와 같은 물질을 상기 제1유전막(48)상에 증착하여 제1물질층(50)을 형성한다. 다음에, 사진식각공정으로 상기 제1물질층(50), 제1유전막(48) 및 제1도전층(46)을 차례로 이방성식각한 후, 열산화방법으로 제1도전층(46)의 측벽에 제1측벽유전막(49)을 형성한다. 이어서, 상기 제1측벽유전막(49)을 마스크로하여 상기 절연층(23)을 식각함으로써 트랜지스터의 소오스영역(14)을 개구시키기 위한 제1관통홀(a)을 상기 제1도전층(46)의 소정부에 적어도 하나 이상 형성한다. 이때, 상기 제1측벽유전막(49)은 제8도에서 설명한 방법처럼 양극산화방법이나 데포/이방성식각방법으로 형성될 수도 있다.

제14도를 참조하면, 상기 제1물질층(50)을 제거한 다음, 결과물 전면에, 예컨대 불순물이 도우프된 폴리실리콘과 같은 도전물질을 증착하여 제2도전층(52)을 형성함으로써 상기 제1관통홀(제13도; a)을 통해 트랜지스터의 소오스영역(14)에 상기 제2도전층(52)을 접속시킴으로써 커패시터의 전하축적전극을 형성한다. 이어서, 상기 결과물 전면에, 산화막 또는 ONO와 같은 절연물질을 증착하여 제2유전막(54)을 형성하고, 계속해서 실리콘나이트라이드(Si₃N₄)와 같은 물질을 증착하여 제2물질층(56)을 형성한다. 다음에, 사진식각공정으로 상기 제2물질층(56), 제2유전막(54) 및 제2도전층(52)을 차례로 이방성식각한 후, 열산화방법으로 제2도전층(52)의 측벽에 제2측벽유전막(55)을 형성한다. 이어서, 상기 제2측벽유전막(55)을 마스크로하여 상기 제2유전막(54)을 식각함으로써 상기 제1도전층(46)을 개구시키기 위한 제2관통홀(b)을 상기 제2도전층(52)의 소정부에 적어도 하나 이상 형성한다. 이때, 상기 제1측벽유전막(49) 및 제2측벽유전막(55)은 산화막이나 ONO와 같은 절연물질을 데포/식각하는 방법으로 형성될 수도 있다.

제15도를 참조하면, 상기 제2물질층(56)을 제거한 후, 결과물 전면에, 예컨대 불순물이 도우프된 폴리실리콘과 같은 도전물질을 증착하여 제3도전층(58)을 형성하여, 상기 제2관통홀(제14도; b)을 통해 상기 제1도전층(46)에 제3도전층(58)을 접속시킨다. 이어서, 사진식각공정을 행하여 상기 제3도전층(58)을 식각함으로써 상기 제3도전층(58)과 제1도전층(46)으로 이루어진 커패시터의 전위인가전극(플레이트전극)을 형성한다.

제16도를 참조하면, 사진식각공정을 상기 결과물 전면에 행하여 상기 제2유전막, 제2도전층, 제1유전막 및 제1도전층을 식각함으로써, 트랜지스터의 소오스영역(14)에 접속된 상기 제2도전층으로 된 전하축적전극(200)상에 유전막(210)을 개재하여 형성된 제1 및 제3도전층으로 된 전위인가전극(220)으로 구성되는 다층구조의 커패시터를 형성한다. 이때, 상기 반도체기판(10)도 전위인가전극으로 이용되는 제1도전층(220; 제13도의 참조부호 46)에 대하여 전하축적전극으로 이용되어 진다. 이어서, 상기 결과물 전면에, 예컨대 BPSG와 같은 물질을 도포하여 층간유전막(60)을 형성한 다음, 상기 전위인가전극(220) 및 트랜지스터의 드레인영역(16)에 콘택홀을 형성하기 위한 사진식각공정을 행하여 상기 층간유전막(60) 및 절연층(제15도; 23)을 식각한다. 다음에, 예컨대 알루미늄과 같은 금속물질을 증착한 후, 금속배선 형성을 위한 사진식각공정을 행함으로써 상기 커패시터의 전위인가전극(220) 및 트랜지스터의 드레인영역(16)에 금속패턴(62)을 접속한다. 이때, 상기 드레인영역(16)에 접속된 금속패턴은 비트라인으로 제공된다.

상술한 제3실시예에 의하면, 커패시터의 전하축적전극으로 이용되는 반도체기판(10)상 및 상기 트랜치(40)의 내부에 전위인가전극(220), 유전막(210) 및 전하축적전극(200)을 차례로 형성하고, 다시 상기 전하축적전극(200)상에 유전막(210)을 개재하여 전위인가전극(220)을 형성하기 때문에, 상기 전하축적전극(200)과 전위인가전극(220)이 중첩된 적층구조가 다층으로 구성된 셀커패시터가 형성된다. 따라서, 상기 전하축적전극(200)의 상면, 측면 및 하면을 유효커패시터 면적으로 활용할 수 있으며, 상기 트랜치(40)의 깊이를 조절하여 커패시터 면적을 용이하게 증대시킬 수 있다. 또한, 상기 도전층들을 접속시키기 위한 관통홀이 높은 어스펙트비를 필요로 하지 않기 때문에 최소 디자인룰에 제한받지 않으며, 상기 적층구조를 여러층으로 형성할 수 있어 고용량의 셀커패시턴스를 확보할 수 있다.

제17도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제4실시예를 설명하기 위한 단면도로서, 상술한 제1실시예에서 트랜치를 형성하지 않고 반도체기판 상에만 상기 다층구조의 커패시터를 형성한 반도체 메모리장치를 도시한 도면이다.

제18도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 제5실시예를 설명하기 위한 단면도로서, 상술한 제4실시예에서 전하축적전극(200), 유전막(210) 및 전위인가전극(220)이 중첩된 적층구조를 3층으로 형성하여 셀커패시턴스를 더욱 증가시킨 반도체메모리장치를 도시한 단면도이다.

따라서, 본 발명에 의한 반도체장치의 커패시터의 반도체기판의 주표면에 형성된 트랜치의 내부 및 상기 반도체기판 상에 전하축적전극, 유전막 및 전위인가전극이 중첩된 적층구조가 적어도 1층이상 형성되고, 각각의 전극들은 관통홀을 통해 서로 접속되어 있는 다층구조의 커패시터이므로, 상기 전하축적전극의 상면, 측면 및 하면을 유효커패시터 면적으로 활용할 수 있어 커패시턴스를 증대시킬 수 있다. 또한, 상기 전극들을 각각 접속시키기 위한 관통홀이 높은 어스펙트비(aspect ratio)를 갖지 않기 때문에 최소 디자인룰(design rule)에 제한을 받지 않으며, 상기 커패시터를 반도체기판 위에 뿐만 아니라 트랜치내에도 형성하기 때문에, 단차를 증가시키지 않으면서 트랜치의 깊이를 조절하여 커패시턴스를 용이하게 증대시킬 수 있다.

본 발명이 상기 실시예들에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (29)

1. 그 소정부에 적어도 하나 이상 형성된 제1관통홀 및 반도체기판의 일단부에 접속된, 적어도 하나 이상의 제1기둥부를 갖는 제1전하축적전극; 상기 제1전하축적전극의 상부표면 및 상기 적어도 하나 이상 형성된 제1관통홀의 내측벽에 형성된 제1유전막; 상기 제1유전막상에 형성되며, 그 소정부에 적어도 하나 이상 형성된 제1관통홀 및 상기 적어도 하나 이상 형성된 제1관통홀을 매립하는 적어도 하나 이상의 제2기둥부를 갖는 제1전위인가전극; 상기 전위인가전극의 상부표면 및 상기 적어도 하나 이상 형성된 제2관통홀의 내측벽에 형성된 제2유전막; 및 상기 제1전하축적전극, 제1유전막, 제1전위인가전극으로 이루어진 적층구조가 적어도 1층 이상 형성된 것을 특징으로 하는 반도체장치의 커패시터.
2. 제1항에 있어서, 상기 반도체기판의 주표면에 트랜치가 형성되어 있고, 상기 제1전하축적전극은 상기 트랜치의 측벽 및 바닥에도 형성된 것을 특징으로 하는 반도체장치의 커패시터.
3. 반도체기판에 절연막을 개재하여 형성되며, 그 소정부에 적어도 하나 이상 형성된 제1관통홀을 갖는 제1전위인가전극; 상기 제1전위인가전극의 상부표면 및 상기 적어도 하나 이상 형성된 제1관통홀의 내측벽에 형성된 제1유전막; 상기 제1유전막상에 형성되며, 그 소정부에 적어도 하나 이상 형성된 제2관통홀 및 상기 적어도 하나 이상 형성된 제1관통홀을 통해 상기 반도체기판의 일단부에 접속된 적어도 하나 이상의 제2기둥부를 갖는 제1전하축적전극; 상기 제1전하축적전극의 상부표면 및 상기 적어도 하나 이상 형성된 제2관통홀의 내측벽에 형성된 제2유전막; 및 상기 제2유전막상에 형성되며, 그 소정부에 적어도 하나 이상 형성된 제3관통홀 및 상기 적어도 하나 이상 형성된 제2관통홀을 매립하는 적어도 하나 이상의 제3기둥부를 갖는 제2전위인가전극을 구비하여 형성된 것을 특징으로 하는 반도체장치의 커패시터.
4. 제3항에 있어서, 상기 제2전위인가전극상에, 제1전하축적전극, 제2유전막 및 제2전위인가전극으로 이루어진 적층구조가 적어도 1층 이상 형성된 것을 특징으로 하는 반도체장치의 커패시터.
5. 제3항에 있어서, 상기 반도체기판의 주표면에 트랜치가 형성되어 있고, 상기 제1전위인가전극은 상기 트랜치의 측벽 및 바닥에도 형성된 것을 특징으로 하는 반도체장치의 커패시터.
6. 반도체기판상에 한쌍의 불순물영역 및 게이트전극을 구비하여 형성된 트랜지스터와, 상기 트랜지스터의 한쪽 불순물영역에 접속된 전하축적전극 및 상기 전하축적전극상에 유전막을 개재하여 형성된 전위인가전극으로 구성된 커패시터로 이루어진 복수의 메모리셀들을 구비한 반도체 메모리장치에 있어서, 상기 트랜지스터가 형성되어 있는 반도체기판에 절연막을 개재하여 형성되며, 그 소정부에 적어도 하나 이상 형성된 제1관통홀을 갖는 제1전위인가전극; 상기 제1전위인가전극의 상부표면 및 상기 적어도 하나 이상 형성된 제1관통홀의 내측벽에 형성된 제1유전막; 상기 제1유전막상에 형성되며, 그 소정부에 적어도 하나 이상 형성된 제2관통홀 및 상기 적어도 하나 이상 형성된 제1관통홀을 통해 상기 트랜지스터의 한쪽 불순물영역에 접속된 적어도 하나 이상의 제2기둥부를 갖는 제1전하축적전극; 상기 제1전하축적전극의 상부 표면 및 상기 적어도 하나 이상 형성된 제2관통홀의 내측벽에 형성된 제2유전막; 및 상기 제2유전막상에 형성되며, 그 소정부에 적어도 하나 이상 형성된 제3관통홀 및 상기 적어도 하나 이상 형성된 제2관통홀을 매립하는 적어도 하나 이상의 제3기둥부를 갖는 제2전위인가전극을 구비하여 형성된 것을 특징으로 하는 반도체 메모리장치.
7. 제6항에 있어서, 상기 제1전위인가전극상에, 제1유전막, 제1전하축적전극, 제2유전막 및 제2전위인가전극으로 이루어진 적층구조가 적어도 1층 이상 형성된 것을 특징으로 하는 반도체 메모리장치.
8. 제6항에 있어서, 상기 트랜지스터가 인접한 반도체기판의 주표면에 트랜치가 형성되어 있고, 상기 제1전위인가전극은 상기 트랜치의 측벽 및 바닥에도 형성된 것을 특징으로 하는 반도체 메모리장치.
9. 제6항 또는 제8항에 있어서, 상기 반도체기판은 제1전위인가전극에 대해 전하축적전극으로 사용되는 것을 특징으로 하는 반도체 메모리장치.
10. 반도체기판 상에 제1도전층, 제1유전막 및 제1물질층을 차례로 형성하는 공정; 상기 제1물질층, 제1유전막 및 제1도전층의 소정부를 식각한 후, 상기 제1도전층의 측벽에 제1측벽유전막을 형성하고, 상기 제1도전층의 소정부에 적어도 하나 이상의 제1관통홀을 형성하는 공정; 상기 제1물질층을 제거한 후, 결과물 전면에, 상기 적어도 하나 이상의 제1관통홀을 매립하는 제2도전층을 형성하는 공정; 상기 제2도전층 상에, 제2유전막 및 제2물질층을 차례로 형성하는 공정; 상기 제2물질층, 제2유전막 및 제2도전층의 소정부를 식각한 후, 상기 제2도전층의 측벽에 제2측벽유전막을 형성하고, 상기 제1유전막을 식각함으로써 상기 제2도전층의 소정부에 적어도 하나 이상의 제2관통홀을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
11. 제10항에 있어서, 상기 제1도전층, 제1유전막, 제2도전층 및 제2유전막으로 이루어진 적층구조를 적어도 1층 이상 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
12. 제10항에 있어서, 상기 반도체기판의 주표면에 트랜치를 형성한 다음, 상기 트랜치가 형성된 결과물 전면에 상기 제1도전층을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
13. 제10항에 있어서, 상기 제1 및 제2측벽유전막을 형성하는 방법은, 상기 제1 및 제2물질층을 선택적 산화 마스크로 사용하여 각각 제1 및 제2도전층의 측벽을 산화시켜서 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
14. 제13항에 있어서, 상기 산화방법은 열산화방법을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
15. 제13항에 있어서, 상기 제1 및 제2도전층을 구성하는 물질이 알루미늄인 경우, 상기 산화방법은 양극산화방법을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
16. 제10항에 있어서, 상기 제1 및 제2측벽유전막을 형성하는 방법은, 유전물질을 증착한 후 이방성식각하는 방법으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
17. 제10항에 있어서, 상기 제1 및 제2물질층을 구성하는 물질은 임의의 이방성식각에 대해 상기 제1 및 제2유전막을 구성하는 물질과는 식각선택성이 좋은 물질을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
18. 제17항에 있어서, 상기 제1 및 제2물질층을 구성하는 물질로는 질화물을 사용하고, 상기 제1 및 제2유전막을 구성하는 물질로는 산화물을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
19. 반도체기판 상에 제1도전층, 제1유전막, 제2도전층, 제2유전막 및 제1물질층을 차례로 형성하는 공정; 상기 제1물질층, 제2유전막 및 제2도전층의 소정부를 식각한 후, 제2도전층의 측벽에 제1측벽유전막을 형성하고, 상기 제1유전막을 식각함으로써 상기 제2도전층의 소정부에 적어도 하나 이상의 제1관통홀을 형성하는 공정; 상기 제1물질층을 제거한 후, 결과물 전면에 제3도전층을 형성하여 상기 적어도 하나 이상의 제1관통홀을 통해 제1도전층과 제3도전층을 접속하는 공정; 상기 제3도전층 상에, 제3유전막 및 제2물질층을 차례로 형성하는 공정; 상기 제2물질층, 제3유전막 및 제3도전층의 소정부를 식각한 후, 제3도전층의 측벽에 제2측벽유전막을 형성하고, 상기 제2유전막을 식각함으로써 상기 제3도전층의 소정부에 적어도 하나 이상의 제2관통홀을 형성하는 공정; 및 상기 제2물질층을 제거한 후, 결과물 전면에 제4도전층을 형성하는 상기 적어도 하나 이상의 제2관통홀을 통해 제2도전층과 제4도전층을 접속하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
20. 제19항에 있어서, 상기 반도체기판의 주표면에 트랜치를 형성한 다음, 상기 트랜치가 형성된 결과물 전면에 상기 제1도전층을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
21. 제19항에 있어서, 상기 제1 및 제2측벽유전막을 형성하는 방법은, 상기 제1 및 제2물질층을 선택적 산화 마스크로 사용하여 각각 제2 및 제3도전층의 측벽을 산화시켜서 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
22. 제19항 또는 제21항에 있어서, 상기 제2 및 제3도전층의 측벽을 산화시킬 때, 상기 제2및 제3도전층의 상부에서 더욱 두껍게 산화되는 상기 제2 및 제3유전막을 이방성식각하여 상기 제1 및 제2측벽유전막을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
23. 제22항에 있어서, 상기 이방성식각은 반응성이온식각으로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
24. 제19항에 있어서, 상기 제1 및 제2측벽유전막을 형성하는 방법은, 유전물질을 증착한 후 이방성식각하는 방법으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
25. 제19항 또는 제24항에 있어서, 상기 이방성식각으로 제1 및 제2측벽유전막을 형성할 때 상기 제1 및 제2유전막이 함께 식각되어 상기 제1 및 제2관통홀이 형성되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
26. 제19항에 있어서, 상기 제2도전층상에, 제2유전막, 제3도전층, 제3유전막 및 제4도전층으로 이루어진 적층구조를 적어도 1층 이상 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
27. 반도체기판상에 한쌍의 불순물영역 및 게이트전극을 구비하여 형성된 트랜지스터와, 상기 트랜지스터의 한쪽 불순물영역에 접속된 전하축적전극 및 상기 전하축적전극상에 유전막을 개재하여 형성된 전위인가전극으로 구성된 커패시터로 이루어진 복수의 메모리셀들을 구비한 반도체 메모리장치에 있어서, 반도체기판상에 상기 트랜지스터를 형성하는 공정; 상기 반도체기판 상에 절연막을 개재하여 제1도전층, 제1유전막 및 제1물질층을 차례로 형성하는 공정; 상기 제1물질층, 제1유전막 및 제1도전층의 소정부를 식각한 후, 상기 제1도전층의 측벽에 제1측벽유전막을 형성하고, 상기 절연막을 식각함으로써 상기 트랜지스터의 소오스영역을 개구시키기 위한 제1관통홀을 상기 제1도전층의 소정부에 적어도 하나 이상 형성하는 공정; 상기 제1물질층을 제거한 후, 결과물 전면에 제2도전층을 형성하여 상기 제1관통홀을 통해 상기 트랜지스터의 소오스영역에 제2도전층을 접속시킴으로써 상기 커패시터의 전하축적전극을 형성하는 공정; 상기 제2도전층 상에, 제2유전막 및 제2물질층을 차례로 형성하는 공정; 상기 제2물질층, 제2유전막 및 제2도전층의 다른 소정부를 식각한 후, 상기 제2도전층의 측벽에 제2측벽유전막을 형성하고, 상기 제1유전막을 식각함으로써 상기 제1도전층을 개구시키기 위한 제2관통홀을 상기 제2도전층의 소정부에 적어도 하나 이상 형성하는 공정; 및 상기 제2물질층을 제거한 후, 결과물 전면에 제3도전층을 형성하여 상기 제2관통홀을 통해 상기 제1도전층과 제3도전층을 접속함으로써 상기 커패시터의 전위인가전극을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
28. 제27항에 있어서, 상기 트랜지스터에 인접한 반도체기판의 주표면에 트랜치를 형성한 다음, 상기 트랜치가 형성된 결과물 전면에 상기 절연막을 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
29. 제27항에 있어서, 상기 제1도전층상에, 제1유전막, 제2도전층, 제2유전막 및 제3도전층으로 이루어진 적층구조를 적어도 1층 이상 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.