KR100275599B1 - 트렌치 캐패시터의 형성 방법 - Google Patents
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Abstract
본 발명은 트렌치 캐패시터의 형성 방법에 관한 것으로서, 캐패시터를 형성하기 위한 트렌치를 형성할 때 다수번으로 분할하여 형성하고, 또한, 다수번으로 트렌치를 분할하여 형성할 때 그 분할된 트렌치의 측벽에 절연막을 형성하므로써, 사이드월 스페이서를 다수의 층으로 형성하고, 후속하는 공정에 의해서 스트랩의 일측을 포함하는 부분을 제거한 후, 그 제거된 부분에 소자 분리막을 형성하는 트렌치 캐패시터의 제조 방법을 제공하므로써, 기생 트랜지스터에 의한 누설 전류를 방지하고, 매공정마다 트렌치의 깊이를 균일하게 형성할 수 있어 소자의 신뢰성을 증진시키고, 그에 따른 수율 향상의 효과를 얻을 수 있다.
Description
본 발명은 반도체 장치의 트렌치 캐패시터의 형성 방법에 관한 것으로서, 더욱 상세하게는 트렌치의 깊이를 균일하게 형성하고, 기생 트랜지스터에 의한 누설 전류를 방지하는 데 적합한 트렌치 캐패시터의 형성 방법에 관한 것이다.
최근 반도체 디바이스의 고집적화, 대용량화에 대해 많은 연구가 진행되고 있는 바, 그중 1개의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 그에 따른 1개의 캐패시터(Capacitor)로 이루어진 DRAM의 경우에는 고집적화 및 대용량화를 위해 메모리 셀(Memory Cell)을 미세화 하는 여러 방법들이 제안되어졌다.
그와 같이 메모리 셀을 미세화 하기 위해 제안된 방법중의 하나가 트렌치형 캐패시터로서, 도 1을 참조하여 일반적인 트렌치 캐패시터의 구성에 대해서 개략적으로 설명하면 다음과 같다. 이때, 도 1은 종래 기술에 따른 트렌치 캐패시터의 형성 방법을 개략적으로 도시한 단면도이다.
도 1a를 참조하면, 실리콘 기판(10)의 상부에 화학적 기상 증착법(CVD : chemical vapor deposition) 등의 방법을 이용하여 패드 산화막(20), 질화막(30), 마스크 산화막(도시 생략함)을 순차적으로 형성한 후, 포토리쏘그래피(photolithographi) 공정을 이용하여 하드 마스크를 형성한다. 이후, 하드 마스크를 이용하여 실리콘 기판의 소정 부분을 식각 제거하므로서, 실리콘 기판(10)의 표면으로부터 약 5∼9μm 깊이의 트렌치(trench)를 형성한다. 이때, 도 1a에 도시된 바와 같이 트렌치 형성 공정동안, 트렌치를 형성하기 위한 식각액에 의해 하드 마스크의 최상부에 배치된 마스크 산화막은 제거될 것이다.
도 1b를 참조하면, 트렌치의 내벽에 As 등의 불순물이 도핑된 산화막(도시 생략함)을 증착하고, 그 증착된 산화막 실리콘 기판(10)의 표면으로부터 약 2∼3μm 정도 식각 공정으로 제거한 후, 열공정을 수행하여 외부 전극(50)을 형성한다.
이후, 외부 전극(50)이 형성된 트렌치의 내벽에 고유전율막을 증착하여 캐패시터 절연막(60)을 형성하고, 그 캐패시터 절연막(60)이 형성된 트렌치의 내벽에 다결정 실리콘을 매립한 후, 실리콘 기판(10)의 표면으로부터 약 2∼3μm 정도까지 캐패시터 절연막(60) 및 다결정 실리콘층을 식각 공정으로 제거하므로써, 제 1 내부 전극(72)을 포함한 캐패시터를 형성한다. 이와 같이 캐패시터를 실리콘 기판(10)의 표면으로부터 소정 깊이 이하에 형성하는 것은 후속하는 공정에서 형성되는 MOS 트랜지스터의 활성 영역, 즉, MOS 트랜지스터의 소오스 전극 이나 드레인 영역으로 사용되는 활성 영역과 캐패시터의 외부 전극(50) 간의 단락을 방지하기 위해서이다.
도 1c를 참조하면, 열산화 공정 등으로 캐패시터가 형성된 트렌치의 내벽에 절연막을 증착한 후, 캐패시터의 상부에 형성된 절연막을 식각 공정으로 제거하므로써, 사이드월 스페이서(sidewall spacer)(80)를 형성한다. 이후, 캐패시터 및 사이드월 스페이서(80)가 형성된 트렌치의 내벽을 다결정 실리콘으로 매립하고, 그 매립된 다결정 실리콘 층을 식각 공정에 의해서 실리콘 기판(10)의 표면으로부터 약 0.5∼1.5μm 정도 제거하며, 그 제거된 부분을 통해 실리콘 기판에 이온 주입(ion implant) 공정으로 스트랩(strap)(90)을 형성한다. 이때, 스트랩(90)은 후속하는 공정으로 형성될 MOS 트랜지스터의 활성 영역과 전기적으로 접속을 이루므로써, MOS 트랜지스터의 활성 영역과 캐패시터의 내부 전극을 전기적으로 접속한다.
이후, 트렌치의 내부에 다결정 실리콘을 매립하므로써, 제 2 내부 전극(74)과 전기적으로 접속하는 제 3 내부 전극(76)을 형성한다.
도 1d를 참조하면, 상술한 과정에 의해서 형성된 캐패시터의 일측에 게이트 전극(102), 게이트 산화막(104), 활성 영역(106)을 포함하는 MOS 트랜지스터를 통상적인 MOS 제조 공정에 의해서 형성한다. 이때, MOS 트랜지스터의 활성 영역(106)은 스트랩(90)에 의해 캐패시터의 내부 전극과 전기적 접속을 이룰 것이다.
종래에는 상술한 과정에 의해서, DRAM 뿐만 아니라 다른 반도체 장치에서도 좁은 면적에 높은 정전 용량을 갖는 트렌치 캐패시터를 형성할 수 있었다.
한편, 트렌치는 0.5μm 이하의 지름에 비교해서 5∼9μm로 깊게 형성되기 때문에, 트렌치를 형성하기 위한 식각 공정의 공정 조건에 따라 트렌치의 깊이는 매우 민감하게 변화한다.
그러나, 상술한 바와 같이 종래 기술에 따른 트렌치 캐패시터의 형성 방법에 있어서는, 5∼9μm로 깊은 트렌치를 한 번의 식각 공정에 의해서 형성하므로, 매공정시 트렌치의 깊이를 정확히 형성하기 어려운 문제점이 있었다. 즉, 트렌치 형성 공정에서의 재현성 확보에 어려움이 있었다.
또한, 상술한 종래의 트렌치 형성 공정에서는 사이드월 스페이서를 단일의 절연막으로 형성하므로써, 기생 트랜지스터에 의한 누설 전류의 발생을 충분히 방지하기 어려운 문제점이 있었다. 즉, 기생 트랜지스터의 발생에 의해서 캐패시터에 축적된 정보(전하)가 누설되어 트렌치 캐패시터를 구비한 기억 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 장치에 구비되는 트렌치 캐패시터의 정전 용량을 각각의 공정마다 일정하게 할 수 있는 다이나믹 랜덤 억세스 메모리의 트렌치 캐패시터 형성 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 일관점에서는, 반도체 장치의 트렌치 캐패시터를 형성하는 방법에 있어서, 실리콘 기판의 상부에 소정 형상의 하드 마스크를 형성하는 단계; 상기 하드 마스크에 의거하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 측벽에 제 1 질화막을 형성하는 단계; 상기 하드 마스크 및 상기 제 1 질화막을 마스크로 사용해서 상기 제 1 트렌치를 수직하방향으로 연장하여 제 2 트렌치를 형성하는 단계; 상기 제 2 트렌치의 형성으로 인하여 상기 실리콘 기판이 노출된 부분에 산화막을 형성하는 단계; 상기 제 2 트렌치의 내벽 및 상기 하드 마스크의 상부에 제 2 질화막을 형성하는 단계; 상기 하드 마스크와 상기 제 2 질화막을 마스크로 사용해서 상기 제 2 트렌치를 수직하방향으로 연장하여 제 3 트렌치를 형성하는 단계; 상기 제 3 트렌치에 외부 전극, 캐패시터 절연막, 제 1 내부 전극을 포함하는 캐패시터를 형성하는 단계; 상기 캐패시터를 상기 실리콘 기판이 노출되는 소정 깊이까지 제거하는 단계; 상기 캐패시터의 제거로 노출되는 상기 실리콘 기판에 스트랩을 형성하는 단계; 상기 캐패시터가 제거된 부분에 도전성 물질을 매립하여 제 2 내부 전극을 형성하고, 상기 제 2 내부 전극을 실리콘 기판의 표면이하로 패터닝하는 단계; 상기 제 2 내부 전극의 일부 및 상기 스트랩의 일측을 포함하는 소정 영역을 수직하방향으로 제거하고, 상기 제거된 부분에 소자 분리막을 형성하는 단계를 포함하여 이루어진 트렌치 캐패시터의 형성 방법을 제공한다.
한편, 상술한 목적을 달성하기 위한 본 발명의 다른 관점에서는, 반도체 장치의 트렌치 캐패시터를 형성하는 방법에 있어서, 실리콘 기판의 상부에 하드 마스크를 형성하는 단계; 상기 하드 마스크에 의거하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 측벽에 산화막을 형성하는 단계; 상기 제 1 트렌치의 내벽 및 상기 하드 마스크의 상부에 질화막을 형성하는 단계; 상기 산화막, 질화막 및 상기 하드마스크를 마스크로 사용해서 제 2 트렌치를 형성하는 단계; 상기 제 2 트렌치에 외부 전극, 캐패시터 절연막 및 제 1 내부 전극을 포함하는 캐패시터를 형성하는 단계; 상기 캐패시터를 상기 실리콘 기판이 노출되는 소정 깊이까지 제거하는 단계; 상기 캐패시터의 제거로 노출되는 상기 실리콘 기판에 스트랩을 형성하는 단계; 상기 캐패시터가 제거된 부분에 도전성 물질을 매립하여 제 2 내부 전극을 형성하고, 상기 제 2 내부 전극을 실리콘 기판의 표면이하로 패터닝하는 단계; 상기 제 2 내부 전극의 일부 및 상기 스트랩의 일측을 포함하는 소정 영역을 수직하방향으로 제거하고, 상기 제거된 부분에 소자 분리막을 형성하는 단계를 포함하여 이루어진 트렌치 캐패시터의 형성 방법을 제공한다.
도 1은 종래 기술에 따른 트렌치 캐패시터의 제조 공정을 도시한 순차 공정도,
도 2는 본 발명의 일실시예에 따른 트렌치 캐패시터의 형성 방법을 도시한 순차 공정도,
도 3은 본 발명의 다른 실시예에 따른 트렌치 캐패시터의 형성 방법을 도시한 순차 공정도.
＜도면의 주요부분에 대한 부호의 설명＞
110, 210 : 실리콘 기판 120, 220 : 제 1 산화막
122, 222 : 제 2 산화막 124, 224 : 제 3 산화막
226 : 제 4 산화막 228 : 제 5 산화막
130, 230 : 제 1 질화막 132, 232 : 제 2 질화막
134 : 제 3 질화막 140, 240 : 외부 전극
150, 250 : 캐패시터 절연막 160, 260 : 제 1 내부 전극
162, 262 : 제 2 내부 전극 170, 270 : 스트랩
180, 280 : 소자 분리막 192, 292 : 게이트 전극
194, 294 : 활성 영역 196, 296 : 게이트 산화막
이하, 첨부된 도 2 및 도 3을 참조하여 본 발명에 따른 캐패시터 형성 방법에 대하여 설명하면 다음과 같다. 이때, 본 발명의 일실시예 및 이 실시예로 설명되는 본 발명에 대한 이해를 돕기 위하여 도 2에 도시된 구성부재에는 100번대의 참조 번호를 부여하고, 도 3에 도시된 구성부재에는 200번 대의 참조번호를 부여한다. 또한, 본 발명에 따른 실시예에서는 제 1 트렌치, 제 2 트렌치, 제 3 트렌치로 칭하는 바, 이는 동일한 트렌치에 대해서 형성하는 단계에 따라 구별하기 위한 것인바 이에 주의하여야 할 것이다.
[실시예 1]
먼저, 도 2를 참조하여 본 발명의 일실시예에 따른 캐패시터 형성 방법에 대하여 상세히 설명한다. 이때, 도 2는 본 발명의 일 실시예에 따른 캐패시터 형성 방법을 도시한 순차 공정도 이다.
도 2a를 참조하면, 산화 공정(oxidation) 또는 열산화 공정(thermal oxidation)을 사용하여 실리콘 기판(110)의 상부 전면에 소정 두께, 예를 들어 50∼200Å의 제 1 산화막(120)을 형성하고, 다시 화학 기상 증착법(CVD : Chemical Vapor Deposition) 또는 물리 기상 증착법(PVD : Physical Vapor Deposition)을 사용하여 제 1 산화막(120)의 상부 전면에 제 1 질화막(130), 제 2 산화막(122)을 순차적으로 형성한다. 이때, 제 1 산화막(120)의 상부 전면에 형성되는 제 1 질화막(130) 및 제 2 산화막(122)은 후속하는 트렌치 공정에서의 마스크로 사용되므로 트렌치를 형성하는 식각액에 의해서 손상받지 않도록 소정 두께, 예를 들어, 제 1 질화막(130)은 3,000∼6,000Å, 제 2 산화막(122)은 5,000∼10,000Å의 두께 범위로 형성되어야 할 것이다. 한편, 본 실시예에서는 하드 마스크를 제 1 산화막(120), 제 1 질화막(130) 및 제 2 산화막(122)으로 이루어지는 3중막으로 구성하지만 후속하는 공정시 제 1 트렌치(T1)의 내벽에 제 2 질화막(132), 제 3 산화막(124) 및 제 3 질화막(134)이 형성되어 제 3 트렌치(T3)를 형성하기 위한 마스크로 작용하므로, 제 1 산화막(120)과 제 1 질화막(130)만으로 하드 마스크를 구성할 수도 있을 것이다.
이후, 제 2 산화막(122)의 상부 전면에 포토 레지스트(PR : Photoresist)를 도포하여 감광막(도시 생략된)을 형성한 후, 포토리쏘그래피(Photolithography) 공정에 의해서 트렌치를 형성하기 위한 소정 패턴으로 감광막을 패터닝한다.
감광막이 패터닝된 후, 감광막에 형성된 패턴을 따라 제 2 산화막(122), 제 1 질화막(130), 패드 산화막(120)을 순차적으로 식각하여 하드 마스크를 형성하고, 제 2 산화막(122)의 상부에 형성된 감광막을 PR 스트리핑(stripping) 공정으로 제거한다. 이때, 하드 마스크에 형성된 패턴은 후속하는 공정에서 트렌치를 형성하기 위한 패턴이 될 것이다. 또한, 하드 마스크를 제 2 산화막(122), 제 1 질화막(130) 및 제 1 산화막(120)의 3중막으로 형성하는 것은, 트렌치의 깊이가 통상 5∼9μm 정도로 깊기 때문에 트렌치를 형성하기 위해 실리콘 기판(110)을 식각하는 도중 마스크가 손상되는 것을 방지하기 위한 것이다.
도 2b를 참조하면, 식각 공정을 이용하여 하드 마스크에 형성된 패턴을 따라 실리콘 기판(110)을 소정 깊이, 예를 들어, 0.08∼0.14μm 정도로 제거하여 제 1 트렌치(T1)를 형성한다.
이후, 화학 기상 증착법 또는 물리 기상 증착법을 사용하여 제 1 트렌치(T1)의 측벽에 제 2 질화막(132)을 소정 두께, 예를 들어 50∼200Å의 두께 범위로 증착한다. 이때, 제 2 산화막(122)의 상부 전면 및 제 1 트렌치(T1)의 기저면에도 제 2 질화막(132)이 형성될 것이므로, 제 1 트렌치(T1)의 측벽에 형성된 제 2 질화막(132)을 제외한 나머지 제 2 질화막(132)을 이방성이 양호한 건식 식각 공정, 예를 들어, 반응성 이온 식각(RIE : reactive ion etching) 등으로 제거한다. 이때, 제 2 질화막(132)은 후속하는 제 3 산화막을 형성하기 위한 마스크로 작용할 것이다.
도 2c를 참조하면, 식각 공정을 이용하여 제 2 질화막(132)이 형성된 제 1 트렌치(T1)의 패턴을 따라 실리콘 기판(110)을 실리콘 기판(110)의 표면으로부터 소정 깊이, 예를 들어, 실리콘 기판(110)의 표면으로부터 1.0∼1.6μm 정도의 깊이까지 제거하여 제 2 트렌치(T2)를 형성한다.
이후, 산화 공정 또는 열산화 공정을 사용해서 제 2 트렌치(T2)의 내벽에 제 3 산화막(124)을 소정 두께, 예를 들어, 300∼700Å의 두께 범위로 형성한다. 이때, 제 3 산화막(124)은 산화 공정, 또는 열산화 공정으로 형성되므로 제 2 트렌치(T2)의 내벽중 제 2 질화막(132) 부분에는 제 3 산화막(124)이 형성되지 않고, 실리콘 기판(110)이 노출된 부분에만 제 3 산화막(124)이 형성될 것이다. 또한, 제 3 산화막(124)은 후속하는 공정에 의해 형성될 캐패시터의 내부 전극과 외부 전극을 서로 절연시키기 위한 사이드월 스페이서로 작용할 것이다.
제 3 산화막(124)이 형성되고 나면, 화학적 기상 증착법 또는 물리적 기상 증착법을 사용하여 제 2 트렌치(T2)의 내벽에 제 3 질화막(134)을 소정 두께, 예를 들어, 50∼200Å의 두께 범위로 형성한다. 이때, 제 3 질화막(134)은 후속 공정에서 캐패시터 내부 전극을 형성하기 위한 마스크로 작용하고, 제 3 산화막(124)과 함께 후속하는 공정에 의해 형성될 캐패시터의 내부 전극과 외부 전극을 서로 절연시키기 위한 사이드월 스페이서로 작용할 것이다.
도 2d를 참조하면, 식각 공정을 사용하여 제 3 질화막(134)이 형성된 제 2 트렌치(T2)를 마스크로 이용해서 실리콘 기판(110)을 실리콘 기판(110)의 표면으로부터 소정 깊이, 예를 들어, 실리콘 기판(110)의 표면으로부터 5∼9μm 정도의 깊이까지 제거하여 제 3 트렌치(T3)를 형성한다. 이때, 제 2 산화막(122)의 상부 전면 및 제 2 트렌치(T2)의 기저면에 형성되어 있는 제 3 질화막(134)은 제 3 트렌치(T3)를 형성하기 위한 식각액에 의해 제거될 뿐만 아니라 제 2 산화막(122)의 상부도 대부분 제거될 것이다.
이후, 산화 공정 또는 열산화 공정을 사용해서 제 3 트렌치(T3)의 내벽에 비소(As), 인(P), 붕소(B) 등의 불순물이 도핑된 산화막(도시 생략함)을 소정 두께, 예를 들어, 200∼500Å 정도의 두께 범위로 증착시킨다. 이후, 고온, 예를 들어, 800∼1,100℃의 온도 범위에서 어닐링(Anealing)과 같은 열공정을 수행하여 산화막에 도핑된 불순물을 트렌치의 외부로 확산시키므로써, 트렌치의 외벽에 캐패시터의 외부 전극(140)을 형성한다. 이때, 다른 실시예에서는 불순물이 도핑된 산화막의 상부에 불순물이 도핑되지 않은 산화막을 소정 두께, 예를 들어, 300∼800Å의 두께로 형성하므로써, 외부 전극(140)의 형성시 불순물이 외부로 확산되는 것(out diffusion)을 방지할 수 있을 것이다.
상술한 공정에 의해서 외부 전극(140)이 형성되고 나면, 화학적 기상 증착법이나 물리적 기상 증착법 등을 사용하여 NO(nitride oxide), ONO(oxide nitride oxide) 또는 그 밖의 다른 고유전율을 갖는 물질을 제 3 트렌치(T3)의 내벽에 소정 두께, 예를 들어, 60∼300Å의 두께 범위로 증착시켜 캐패시터 절연막(150)을 형성한다.
이후, 캐패시터 절연막(150)이 형성된 제 3 트렌치(T3)의 내에 다결정 실리콘(poly-silicon)을 매립하므로써, 제 1 내부 전극(160)을 형성한다.
도 2e를 참조하면, 상술한 공정에 의해 제 1 내부 전극(160)이 형성된 웨이퍼의 상부, 즉, 제 3 트렌치(T3)의 내에 캐패시터 절연막(150) 및 제 1 내부 전극(160)을 형성할 때 제 2 산화막(122)의 상부에 형성된 제 1 내부 전극(160) 및 캐패시터 절연막(150)과 제 3 트랜치(T3)의 형성 후 잔존하는 제 2 산화막(122) 등을 화학적 기계 연마법(CMP : chemical mechanical polishing)으로 제거한다. 즉, 제 1 질화막(130)을 식각 스톱층으로 이용하여 제 1 질화막(130)의 상부에 형성되어 있는 제 1 내부 전극(160), 캐패시터 절연막(150), 제 2 산화막(122)을 제거한다.
도 2f를 참조하면, 식각 공정을 사용하여 제 3 트렌치(T3)내에 형성된 제 2 질화막(132), 제 3 질화막(134), 캐패시터 절연막(150), 제 1 내부 전극(160)을 소정 깊이, 예를 들어, 0.08∼0.14μm 정도의 깊이 범위까지 제거한다. 이때, 제 3 산화막(124)을 형성하기 위한 마스크로 이용되었던 제 2 질화막(132)는 완전히 제거되어 제 3 산화막(124)이 노출될 것이고, 또한, 제 1 질화막(130)도 표면의 일부가 제거될 것이다.
도 2g를 참조하면, 상술한 공정에 의해서 소정 깊이, 예를 들어, 0.08∼0.14μm 정도의 깊이까지 노출된 실리콘 기판에 이온 주입(ion implant) 공정으로 비소(As), 인(P) 등의 불순물을 주입하므로써, 스트랩(170)을 형성한다. 이와 같이 형성된 스트랩(170)은 후속하는 공정에서 형성되는 MOS 트랜지스터의 드레인 전극이나 소오스 전극으로 사용되는 활성 영역과 전기적 접속을 이룰 것이다.
스트랩(170)이 형성되고 나면, 화학적 기상 증착법 또는 물리적 기상 증착법을 사용하여 제 3 트렌치(T3)의 내부 및 제 1 질화막(130)의 상부 전면에 전기 전도성이 양호한 도전성 금속을 소정 두께, 예를 들어, 3,000∼4,000Å의 두께 범위로 적층한 후, 제 1 질화막(130)의 상부 전면에 형성된 도전성 금속층을 화학적 기계 연마법으로 제거한다. 이후, 식각 공정을 사용해서 제 3 트렌치(T3)의 내부에 형성된 도전성 금속층을 실리콘 기판(110)의 표면으로부터 소정 깊이, 예를 들어, 실리콘 기판(110)의 표면으로부터 0.04∼0.07μm 정도의 깊이까지 제거하므로써, 제 2 내부 전극(162)을 형성한다.
도 2h를 참조하면, 상술(PR)한 공정에 의해서 제 2 내부 전극(162)까지 형성된 웨이퍼의 상부 전면에 포토레지스트를 적층하여 감광막(PR)을 형성하고, 통상적인 포토리쏘그래피 공정에 의해서 감광막(PR)에 소정 패턴을 형성한다. 이때, 감광막(PR)에 형성한 패턴, 즉, 감광막(PR)이 제거되는 부분은 제 2 내부 전극(162)의 일부 및 제 3 트렌치(T3)의 양측에 형성된 스트랩(170)중의 일측을 포함할 것이며, 이는 후속하는 공정에서 소자 분리막이 형성될 부분이다.
도 2i를 참조하면, 식각 공정을 사용해서 상술한 감광막(PR)에 형성된 패턴부분, 즉, 감광막(PR)이 도포되지 않은 부분의 제 1 질화막(130), 제 1 산화막(120), 스트랩(170), 제 2 내부 전극(162), 제 1 내부 전극(160), 캐패시터 절연막(150), 제 3 산화막(124), 제 3 질화막(134)과 실리콘 기판의 일부를 실리콘 기판의 표면으로부터 소정 깊이, 예를 들어, 실리콘 기판의 표면으로부터 0.2∼0.25μm 정도의 깊이까지 제거한다. 이때, 상술한 식각 공정에 의해서 제거된 부분은 후속하는 공정에서 소자 분리막이 형성될 부분이 된다. 또한, 상술한 식각 공정에 의해서 소자 분리막이 형성될 부분에 위치한 스트랩(170)은 완전히 제거되며, 그에 따라 이웃하는 소자 사이에서 기생 트랜지스터가 발생되는 것을 방지할 수 있을 것이다. 이후, 통상의 PR 스트리핑 공정을 사용하여, 감광막(PR)을 제거한다.
감광막(PR)이 제거되고 나면, 산화 공정, 열산화 공정 또는 화학적 기상 증착법을 사용해서 소정 두께의 산화막을 형성하여 상술한 식각 공정에 의해서 제거된 부분, 즉, 소자 분리막이 형성될 부분에 소자 분리막(180)을 형성한다. 이때, 산화막의 두께는 소자 분리막(180)이 형성될 부분의 기저면으로부터 실리콘 기판(110)의 표면까지를 매립할 정도로 충분히 두꺼워야만 한다.
이후, 화학적 기계 연마법을 사용해서 실리콘 기판(110)의 상부에 형성되어 있는 제 1 질화막(130), 제 1 산화막(120) 소자 분리막(180)의 형성시 제 1 질화막(130)의 상부에 적층된 산화막 등을 제거한다.
본 실시예에 따라 상술한 과정으로 형성되는 트렌치 캐패시터는 이후, 도 2i에 도시된 바와 같이 게이트 전극(192), 활성 영역(194), 게이트 산화막(196)을 포함하는 MOS 트랜지스터와 전기적으로 접속된다. 즉, MOS 트랜지스터의 소스 전극, 또는 드레인 전극으로 사용되는 활성 영역(194)과 트렌치 캐패시터의 내부 전극(160, 162)이 스트랩(170)을 통해서 전기적으로 접속된다.
이상, 상술한 본 실시예에 따르면 이웃하는 단위 셀(도시 생략함)에 구비되는 MOS 트랜지스터와의 사이에 위치한 스트랩(170)을 제거하고, 소자 분리막(180)에 의해서 이웃하는 셀과 절연시키며, 또한, 사이드월 스페이서를 제 3 산화막, 제 3 질화막(134) 및 캐패시터 절연막(150)으로 이루어진 3중 구조로 형성하므로써, 기생 트랜지스터의 발생을 방지할 수 있어 트렌치 캐패시터의 신뢰성을 증진시킬 수 있는 효과가 있다.
또한, 트렌치의 형성시 3 단계로 분할하여 형성하므로써, 서로 다른 공정, 또는 서로 다른 셀간의 트렌치 깊이를 균일하게 형성할 수 있어, 트렌치 캐패시터의 신뢰성을 증진시키는 효과가 있다.
[실시예 2]
먼저, 도 3을 참조하여 본 발명의 다른 실시예에 따른 캐패시터 형성 방법에 대하여 상세히 설명한다. 이때, 도 3은 본 발명의 다른 실시예에 따른 캐패시터 형성 방법을 도시한 순차 공정도 이다.
도 3a를 참조하면, 실리콘 기판(210)의 상부에 하드 마스크를 형성하는 바, 이에 대해서는 도 2a를 참조하여 [실시예 1]에서 충분히 설명하였으므로, 그에 대한 설명은 생략하기로 한다.
도 3b를 참조하면, 식각 공정을 이용하여 하드 마스크에 형성된 패턴을 따라 실리콘 기판(210)을 소정 깊이, 예를 들어, 2∼3μm 정도로 제거하여 제 1 트렌치(T'1)를 형성한다.
이후, 산화 공정 또는 열산화 공정으로 제 1 트렌치(T'1)의 내벽에 소정 두께, 예를 들어, 300∼500Å 두께 범위의 제 3 산화막(224)을 형성한다. 이때, 제 3 산화막(224)은 산화공정 또는 열산화 공정으로 형성하기 때문에 실리콘 기판이 노출된 제 1 트렌치(T'1)의 측벽에만 형성될 것이다.
이후, 화학 기상 증착법 또는 물리 기상 증착법을 사용하여 제 1 트렌치(T'1)의 측벽에 제 2 질화막(232)을 소정 두께, 예를 들어 50∼200Å의 두께 범위로 증착한다. 이때, 제 2 산화막(232)의 상부 전면 및 제 1 트렌치(T'1)의 기저면에도 제 2 질화막(232)이 형성될 것이므로, 제 1 트렌치(T'1)의 측벽에 형성된 제 2 질화막(232)을 제외한 나머지 제 2 질화막(232)을 이방성이 양호한 건식 식각 공정, 예를 들어, 반응성 이온 식각(RIE : reactive ion etching) 등으로 제거한다. 이때, 제 2 질화막(232)과 제 3 산화막(224)은 후속하는 공정에서 제 2 트렌치(T'2)를 형성하기 위한 하드 마스크로 작용할 것이다. 또한, 제 2 질화막(232)과 제 3 산화막(224)은 후속하는 공정에 의해서 형성되는 트렌치 캐패시터의 외부 전극과 MOS 트랜지스터의 활성 영역이 단락되는 것을 방지하기 위한 사이드월 스페이서로 이용될 것이다.
도 3c를 참조하면, 식각 공정을 이용하여 제 2 질화막(232)이 형성된 제 1 트렌치(T'1)의 패턴을 따라 실리콘 기판(210)을 실리콘 기판(210)의 표면으로부터 소정 깊이, 예를 들어, 실리콘 기판(210)의 표면으로부터 5∼9μm 정도의 깊이까지 제거하여 제 2 트렌치(T'2)를 형성한다.
도 3d를 참조하면, 화학적 기상 증착법 또는 물리적 기상 증착법을 사용하여 제 2 트렌치(T'2)의 내벽 및 제 2 질화막(232)의 상부 전면에 비소(As), 인(P), 붕소(B) 등의 불순물이 도핑된 제 4 산화막(226)을 소정 두께, 예를 들어, 500∼1,000Å 정도의 두께 범위로 성장시킨다. 다른 실시예에서는, 산화 공정 또는 열산화 공정을 이용하여 제 2 트렌치(T'2)의 내벽에만 불순물이 도핑된 산화막을 형성할 수도 있을 것이다.
이후, 화학적 기상 증착법 또는 물리적 기상 증착법을 사용하여 불순물이 도핑된 제 4 산화막(226)의 상부에 제 5 산화막(228)을 소정 두께, 예를 들어, 300∼800Å의 두께 범위로 형성한다. 이때, 제 4 산화막(226)은 후속하는 열공정에 의해서 트렌치 캐패시터의 외부 전극(240)을 형성하기위한 것이고, 제 5 산화막(228)은 후속하는 열공정시 제 4 산화막(226) 내에 도핑된 불순물이 외부로 확산되는 것을 방지하기 위한 것이다.
도 3e를 참조하면, 제 2 트렌치(T'2)의 내벽에 제 4 산화막(226) 및 제 5 산화막(228)이 형성된 상태에서, 고온, 예를 들어, 800∼1100℃의 온도 범위에서 어닐링(Anealing)과 같은 열공정을 수행하여 산화막에 도핑된 불순물을 제 2 트렌치(T'2)의 외부로 확산시키므로써, 트렌치의 외벽에 캐패시터의 외부 전극(240)을 형성한다.
트렌치 캐패시터의 외부 전극(240)이 형성되고 나면, 식각 공정을 사용하여 제 2 트렌치(T'2)의 내벽 및 제 2 질화막(232)의 상부에 형성된 제 4 산화막(226) 및 제 5 산화막(228)을 제거한다.
이하, 도 3f 내지 도 3l을 참조하는 후속 공정에 대한 설명은 상술한 [실시예 1]에서 도 2d 내지 도 2j를 참조하여 상세히 설명한 바 있으므로, 이에 대한 언급은 생략하기로 한다.
이상, 상술한 본 실시예에 따르면 이웃하는 단위 셀(도시 생략함)에 구비되는 MOS 트랜지스터와의 사이에 위치한 스트랩(170)을 제거하고, 소자 분리막(180)에 의해서 이웃하는 셀과 절연시키며, 또한, 사이드월 스페이서를 제 3 산화막, 제 2 질화막(134) 및 캐패시터 절연막(150)으로 이루어진 3중 구조로 형성하므로써, 기생 트랜지스터의 발생을 방지할 수 있어 트렌치 캐패시터의 신뢰성을 증진시킬 수 있는 효과가 있다.
또한, 트렌치의 형성시 2 단계로 분할하여 형성하므로써, 서로 다른 공정, 또는 서로 다른 셀간의 트렌치 깊이를 균일하게 형성할 수 있어, 트렌치 캐패시터의 신뢰성을 증진시키는 효과가 있다.
상술한 본 발명에 따르면, 이웃하는 트렌치 캐패시터간의 기생 트랜지스터에 의한 누설 전류 발생을 방지하고, 서로 다른 다수의 공정간 트렌치의 깊이를 일정하게 형성하여 트렌치 캐패시터의 신뢰성을 증진시키므로써, 트렌치 캐패시터 제조의 수율을 향상시킬 수 있는 효과가 있다.
Claims (21)
- 반도체 장치의 트렌치 캐패시터를 형성하는 방법에 있어서,실리콘 기판의 상부에 소정 형상의 하드 마스크를 형성하는 단계;상기 하드 마스크에 의거하여 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치의 측벽에 제 1 질화막을 형성하는 단계;상기 하드 마스크 및 상기 제 1 질화막을 마스크로 사용해서 상기 제 1 트렌치를 수직하방향으로 연장하여 제 2 트렌치를 형성하는 단계;상기 제 2 트렌치의 형성으로 인하여 상기 실리콘 기판이 노출된 부분에 산화막을 형성하는 단계;상기 제 2 트렌치의 내벽 및 상기 하드 마스크의 상부에 제 2 질화막을 형성하는 단계;상기 하드 마스크와 상기 제 2 질화막을 마스크로 사용해서 상기 제 2 트렌치를 수직하방향으로 연장하여 제 3 트렌치를 형성하는 단계;상기 제 3 트렌치에 외부 전극, 캐패시터 절연막, 제 1 내부 전극을 포함하는 캐패시터를 형성하는 단계;상기 캐패시터를 상기 실리콘 기판이 노출되는 소정 깊이까지 제거하는 단계;상기 캐패시터의 제거로 노출되는 상기 실리콘 기판에 스트랩을 형성하는 단계;상기 캐패시터가 제거된 부분에 도전성 물질을 매립하여 제 2 내부 전극을 형성하고, 상기 제 2 내부 전극을 실리콘 기판의 표면이하로 패터닝하는 단계;상기 제 2 내부 전극의 일부 및 상기 스트랩의 일측을 포함하는 소정 영역을 수직하방향으로 제거하고, 상기 제거된 부분에 소자 분리막을 형성하는 단계를 포함하여 이루어진 트렌치 캐패시터의 형성 방법.
- 제 1 항에 있어서, 상기 제 1 트렌치는 상기 실리콘 기판의 표면으로부터 0.08∼0.14μm의 깊이 범위로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 1 항에 있어서, 상기 제 2 트렌치는 상기 실리콘 기판의 표면으로 1.0∼1.6μm의 깊이 범위로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 1 항에 있어서, 상기 제 3 트렌치 캐패시터는 상기 실리콘 기판의 표면으로부터 5∼9μm의 깊이 범위로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 1 항 내지 4 항중 어느 한 항에 있어서, 상기 산화막은 산화 공정 또는 열산화 공정으로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 1 항 내지 4 항중 어느 한 항에 있어서, 상기 캐패시터를 형성하는 단계는,상기 제 3 트렌치의 형성으로 상기 실리콘 기판이 노출된 부분에 불순물이 도핑된 산화막을 형성하는 과정;상기 불순물이 도핑된 산화막에 열공정을 수행하여 외부 전극을 형성하는 과정;상기 외부 전극이 수행된 제 3 트렌치의 내벽에 고유전율 물질로 이루어진 캐패시터 절연막을 형성하는 과정;상기 제 3 트렌치를 도전성 물질로 매립하여 제 1 내부 전극을 형성하는 과정으로 이루어지는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 6 항에 있어서, 상기 캐패시터의 형성 단계는,상기 불순물이 열공정을 수행하기 이전에 불순물이 도핑된 산화막의 상부에 불순물이 도핑되지 않은 산화막을 형성하는 과정을 더 포함하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 6 항에 있어서, 상기 불순물이 도핑된 산화막을 형성하는 단계는, 산화 공정 또는 열 산화 공정에 의해서 이루어지는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 1 항 내지 4 항중 어느 한 항에 있어서, 상기 캐패시터를 실리콘 기판이 노출되도록 제거하는 단계는, 상기 실리콘 기판의 표면으로부터 0.08∼0.14μm의 깊이 범위까지 상기 캐패시터를 제거하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 1 항 내지 4 항중 어느 한 항에 있어서, 상기 제 2 내부 전극을 패터닝하는 단계는 상기 실리콘 기판의 표면으로부터 0.04∼0.07μm 정도의 깊이까지 제거하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 1 항 내지 4 항중 어느 한 항에 있어서, 상기 소자 분리막은, 상기 실리콘 기판의 표면으로부터 0.2∼0.25μm의 깊이 범위로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 반도체 장치의 트렌치 캐패시터를 형성하는 방법에 있어서,실리콘 기판의 상부에 하드 마스크를 형성하는 단계;상기 하드 마스크에 의거하여 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치의 측벽에 산화막을 형성하는 단계;상기 제 1 트렌치의 내벽 및 상기 하드 마스크의 상부에 질화막을 형성하는 단계;상기 산화막, 질화막 및 상기 하드마스크를 마스크로 사용해서 제 2 트렌치를 형성하는 단계;상기 제 2 트렌치에 외부 전극, 캐패시터 절연막 및 제 1 내부 전극을 포함하는 캐패시터를 형성하는 단계;상기 캐패시터를 상기 실리콘 기판이 노출되는 소정 깊이까지 제거하는 단계;상기 캐패시터의 제거로 노출되는 상기 실리콘 기판에 스트랩을 형성하는 단계;상기 캐패시터가 제거된 부분에 도전성 물질을 매립하여 제 2 내부 전극을 형성하고, 상기 제 2 내부 전극을 실리콘 기판의 표면이하로 패터닝하는 단계;상기 제 2 내부 전극의 일부 및 상기 스트랩의 일측을 포함하는 소정 영역을 수직하방향으로 제거하고, 상기 제거된 부분에 소자 분리막을 형성하는 단계를 포함하여 이루어진 트렌치 캐패시터의 형성 방법.
- 제 12 항에 있어서, 상기 제 1 트렌치는 상기 실리콘 기판의 표면으로부터 2∼3μm의 깊이 범위로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 12 항에 있어서, 상기 제 2 트렌치는, 상기 실리콘 기판의 표면으로부터 5∼9μm의 깊이 범위로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 12 항 내지 14항중 어느 한 항에 있어서, 상기 산화막은, 산화 공정 또는 열 산화 공정으로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 12 항 내지 14항 중 어느 한 항에 있어서, 상기 캐패시터를 형성하는 단계는,상기 제 3 트렌치의 형성으로 상기 실리콘 기판이 노출된 부분에 불순물이 도핑된 산화막을 형성하는 과정;상기 불순물이 도핑된 산화막에 열공정을 수행하여 외부 전극을 형성하는 과정;상기 외부 전극이 수행된 제 3 트렌치의 내벽에 고유전율 물질로 이루어진 캐패시터 절연막을 형성하는 과정;상기 제 3 트렌치를 도전성 물질로 매립하여 제 1 내부 전극을 형성하는 과정으로 이루어지는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 16 항에 있어서, 상기 캐패시터의 형성 단계는,상기 불순물이 열공정을 수행하기 이전에 불순물이 도핑된 산화막의 상부에 불순물이 도핑되지 않은 산화막을 형성하는 과정을 더 포함하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 16 항에 있어서, 상기 불순물이 도핑된 산화막을 형성하는 단계는, 산화 공정 또는 열 산화 공정에 의해서 이루어지는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 12 항 내지 14 항중 어느 한 항에 있어서, 상기 캐패시터를 실리콘 기판이 노출되도록 제거하는 단계는, 상기 실리콘 기판의 표면으로부터 0.08∼0.14μm의 깊이 범위까지 상기 캐패시터를 제거하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 12 항 내지 14 항중 어느 한 항에 있어서, 상기 제 2 내부 전극을 패터닝하는 단계는 상기 실리콘 기판의 표면으로부터 0.04∼0.07μm 정도의 깊이까지 제거하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
- 제 12 항 내지 14항중 어느 한 항에 있어서, 상기 소자 분리막은, 상기 실리콘 기판의 표면으로부터 0.2∼0.25μm의 깊이 범위로 형성하는 것을 특징으로 하는 트렌치 캐패시터의 형성 방법.
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- 1998-08-11 KR KR1019980032568A patent/KR100275599B1/ko not_active IP Right Cessation
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| KR20000013605A (ko) | 2000-03-06 |
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