KR920020675A - 다이나믹 랜덤 억세스 메모리 셀의 제조방법 - Google Patents

다이나믹 랜덤 억세스 메모리 셀의 제조방법 Download PDF

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KR920020675A
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조현진
양수길
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김광호
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

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Abstract

내용 없음

Description

다이나믹 랜덤 억세스 메모리 셀의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 단면도.
제2도는 본 발명에 따른 제조공정도.

Claims (5)

  1. 트렌치형 캐패시터를 구비하는 다이나믹 랜덤 억세스 메모리 셀의 제조방법에 있어서, 제1도전형의 반도체기판(10)내의 소정의 소자 분리영역을 식각하여 제1트렌치(12)를 형성한후 상기 트렌치(12) 내부에 제1절연물질(14)을 채우는 제1공정과, 상기 제1절연물질의 표면과 기판의 표면이 일치할때까지 에치백 공정을 실시한 후 상기 기판(10) 상면에 게이트 절연막(16)을 중간층으로 하는 게이트(18)와 상기 트렌치 분리영역 상면에 게이트(18)를 형성하는 제2공정과, 상기 기판(10) 상면에 제1절연막(22)을 형성한 후 소정의 게이트(l8) 사이에 해당하는 절연막을 상기 기판(10)의 표면이 노출될때까지 식각하여 상기 노출된 기판과 접촉하는 비트라인(24)을 형성하는 제3공정과, 상기 기판(10) 전면에 제2절연막(26)을 형성한 후 각각의 제1트렌치(12)에 인접하는 캐패시터 영역을 사진식각 공정으로 한정하여 상기 트렌치 분리영역보다 얕은 두께의 제2트렌치(30)를 형성하는 제4공정과, 상기 제2트렌치(30) 내벽 및 상기 제2트렌치(30)와 이웃하는 게이트 상부에 제1도전층(34)을 형성한 후 상기 제1도전층(34)을 감싸는 유전막(36)을 형성하는 제5공정과, 상기 기판(10) 전면에 제2도전층(38)을 형성하는 제6공정을 구비함을 특징으로 하는 다이나믹 랜덤 억세스 메모리셀의 제조 방법.
  2. 제1항에 있어서, 상기 유전막(36)이 산화막-질화막-산화막의 복합층으로 형성됨을 특징으로 하는 다이나믹 랜덤 억세스 메모리셀의 제조 방법.
  3. 제1항에 있어서, 상기 제1절연물질(14)이 실리콘 산화막임을 특징으로 하는 다이나믹 랜덤 억세스 메모리셀의 제조 방법.
  4. 제1항에 있어서, 상기 제1 및 제2도전층(34,38)이 다결정 실리콘임을 특징으로 하는 다이나믹 랜덤 억세스 메모리 셀의 제조 방법.
  5. 제1항에 있어서 상기 제3공정의 비트라인(24)을 형성하는 공정이 상기 제6공정후에 실시될 수 있음을 특징으로 하는 다이나믹 랜덤 억세스 메모리 셀의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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