KR940027149A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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KR940027149A
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세끼모또 다다히로
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Abstract

반도체 기억 장치에 있어서, 와이드선을 반도체 기판에 메운 것으로서 메모리 셀부와 주변 회로부의 단차를 작게 한 것으로 실리콘 기판(1)에 제1의 홈을 형성하고, 절연물(3)을 메운 소자 분리 영역을 형성한후, 다시 실리콘 기판(1)에 제1의 홈을 형성하고, 제2의 홈이 내부에 워드선(61, ....)을 메워 스위치 트랜지스터를 형성한후 다결정 실리콘의 제1의 전그(11, ...)을 형성하고, 용량 절연막(12)을 통하여 다결정 실리콘의 제2의 전극(13)을 형성하여 메모리 셀을 형성한다.

Description

반도체 기억 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예를 도시하 메모리 셀의 단면도.

Claims (2)

  1. 제1도전형 반도체 기판의 표면부에 형성된 제1의 홈 및 상기 제1의 홈을 메우는 절연물로 이루어지는 소자 분리 구조체와; 상기 소자 분리 구조체로 분리된 상기 제1도전형 반도체 기판 및 상기 소자분리 구조체에 설치된 제2의 홈과; 상기 제2의 홈의 표면에서 상기 반도체 기판에 피착된 게이트 절연막, 상기 제2의 홈의 바닥면에서 상기 게이트 절연막을 피복하는 게이트 전극 및 상기 제2의 홈의 적어도 측면을 포함하는 영역에 상기 홈을 끼고 형성된 한쌍의 제2도전형 확산층으로 이루어지는 절연 게이트 전계 효과 트랜지스터와; 상기 제1의 홈 및 제2의 홈을 덮고 형성된 제1의 층간 절연막을 선택적으로 피복하고 상기 제2도전형 확산층의 한편에 접속되는 비트선과; 상기 제1의 층간 절연막 및 비트선을 덮도록 형성된 제2의 층간 절연막을 선택적으로 피복하고, 상기 제2도전형 확산층의 다른편에 전송되는 제1의 전극, 상기 제1의 전극을 피복하는 용량 절연막 및 상기 용량 절연막을 덮는 제2의 전극으로 이루어지는 커패시터를 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1도전형 반도체 기판의 표면부에 제1의 홈을 형성하고 상기 제1의 홈에 절연물을 메운 소자 분리 구조체를 형성하는 공정과; 상기 소자 분리 구조체로 분리된 소자 형성 영역 및 상기 제1의 홈에 제2의 홈을 형성하는 공정과; 상기 제1의 홈 표면에 게이트 절연막을 형성하는 공정과; 상기 제2의 홈의 바닥면에 상기 게이트 절연막을 통하여 피착된 게이트 전극을 형성하는 공정과; 상기 제2의 홈의 측면주의 반도체 영역에 제2도전형 확산층을 형성하는 공정과; 제1의 층간 절연막을 퇴적시키고 상기 제2도전형 확산층의 한편에 도달하는 제1의 접촉 구멍을 형성한 후 제1의 도전막을 피착하고 형상화시켜 비트선을 형성하는 공정과; 제2의 층간 절연막을 퇴적시키고 상기 제2도전형 확산층의 다른편에 도달하는 제2의 접촉 구멍을 형성한후 제2의 도전막을 피착하고 형성화시켜 제1의 전극을 형성하고 용량 절연막을 형성하고, 제3의 도전막을 피착하고 형상화시켜 제2의 전극을 형성시킴으로서 커패시터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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