JP2830845B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
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Description
【発明の属する技術分野】本発明は半導体記憶装置用、
集積回路用の薄膜キャパシタおよび同一基板上に作製さ
れた抵抗測定装置に関するものである。
集積回路用の薄膜キャパシタおよび同一基板上に作製さ
れた抵抗測定装置に関するものである。
【０００１】
【従来の技術】従来よりダイナミックランダムアクセス
メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｉｅｓ（ＤＲＡＭ）に代表される半導体集
積回路の薄膜キャパシタは、ポリシリコンを上下電極と
するシリコン酸化膜およびシリコン窒化膜の積層構造が
主流であった。しかし近年のメモリセル面積の微細化に
伴う容量部の面積縮小のために１ＧｂＤＲＡＭ以降の要
求される容量密度を達成するためにはシリコン酸化膜換
算で１ｎｍ以下という極めて薄い膜厚が必要となる。そ
こで室温で３００近い誘電率を有するＳｒＴｉＯ3 やさ
らに大きな誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ3 に代
表される高誘電率の誘電体薄膜を容量絶縁膜として用
い、下部電極としてシリコンの拡散を抑制し高誘電率膜
の堆積中の酸化雰囲気中でも低誘電率の酸化物層を形成
しないＰｔ／ＴａやＲｕＯ2 ／ＴｉＮなどの多層バリア
メタル膜を用いることによって、要求される高い容量密
度を実現する方法が、例えば１９９４年インターナショ
ナル・エレクトロン・デバイセズ・ミーティング・テク
ニカル・ダイジェスト（１９９４ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）８３１
〜８３４頁に示されている。
メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｉｅｓ（ＤＲＡＭ）に代表される半導体集
積回路の薄膜キャパシタは、ポリシリコンを上下電極と
するシリコン酸化膜およびシリコン窒化膜の積層構造が
主流であった。しかし近年のメモリセル面積の微細化に
伴う容量部の面積縮小のために１ＧｂＤＲＡＭ以降の要
求される容量密度を達成するためにはシリコン酸化膜換
算で１ｎｍ以下という極めて薄い膜厚が必要となる。そ
こで室温で３００近い誘電率を有するＳｒＴｉＯ3 やさ
らに大きな誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ3 に代
表される高誘電率の誘電体薄膜を容量絶縁膜として用
い、下部電極としてシリコンの拡散を抑制し高誘電率膜
の堆積中の酸化雰囲気中でも低誘電率の酸化物層を形成
しないＰｔ／ＴａやＲｕＯ2 ／ＴｉＮなどの多層バリア
メタル膜を用いることによって、要求される高い容量密
度を実現する方法が、例えば１９９４年インターナショ
ナル・エレクトロン・デバイセズ・ミーティング・テク
ニカル・ダイジェスト（１９９４ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）８３１
〜８３４頁に示されている。
【０００２】この時、下部電極の第１層のＰｔやＲｕＯ
2 等の貴金属は高誘電率膜作製時の酸化雰囲気中でも導
電性を失わず低誘電率層を形成しないために高誘電率膜
に直接接触する電極材料として用いられ、第２層のＴｉ
Ｎ等の高融点金属はそのシリサイド化温度が６００℃以
上と高く高誘電率膜作製時の高基板温度においてもシリ
コンの拡散を抑制するため、ポリシリコンで形成された
コンタクトプラグに直接接触する電極材料として用いら
れている。
2 等の貴金属は高誘電率膜作製時の酸化雰囲気中でも導
電性を失わず低誘電率層を形成しないために高誘電率膜
に直接接触する電極材料として用いられ、第２層のＴｉ
Ｎ等の高融点金属はそのシリサイド化温度が６００℃以
上と高く高誘電率膜作製時の高基板温度においてもシリ
コンの拡散を抑制するため、ポリシリコンで形成された
コンタクトプラグに直接接触する電極材料として用いら
れている。
【０００３】ここで酸素の拡散を抑制し高誘電率膜作製
時の酸化雰囲気でも導電性を失わない特性と、高誘電率
膜作製時の高基板温度においてもシリコンの拡散を抑制
する特性を、同時に兼ね備えた導電性材料は現時点では
存在しない。なぜならば第１層の金属膜は耐酸化性は優
れているが、Ｐｔのようにシリコンとのシリサイド化温
度が低かったり、ＲｕＯ2 のようにシリコン直上に成膜
すると界面にＳｉＯ2のような低誘電率層を形成すると
いった問題があるからであり、第２層の金属膜は耐酸化
性に乏しいという問題があるためである。ゆえにバリア
メタル膜は必然的に２層以上の多層膜で形成せざるを得
ない。仮に下部電極の表面、あるいはそのいずれかの界
面において、低誘電率層ができたり、下部電極自身が酸
化して抵抗が増大した場合、そのキャパシタには必要な
電荷を蓄積することができず、ビットオープンなどの動
作不良を引き起こしてしまう。
時の酸化雰囲気でも導電性を失わない特性と、高誘電率
膜作製時の高基板温度においてもシリコンの拡散を抑制
する特性を、同時に兼ね備えた導電性材料は現時点では
存在しない。なぜならば第１層の金属膜は耐酸化性は優
れているが、Ｐｔのようにシリコンとのシリサイド化温
度が低かったり、ＲｕＯ2 のようにシリコン直上に成膜
すると界面にＳｉＯ2のような低誘電率層を形成すると
いった問題があるからであり、第２層の金属膜は耐酸化
性に乏しいという問題があるためである。ゆえにバリア
メタル膜は必然的に２層以上の多層膜で形成せざるを得
ない。仮に下部電極の表面、あるいはそのいずれかの界
面において、低誘電率層ができたり、下部電極自身が酸
化して抵抗が増大した場合、そのキャパシタには必要な
電荷を蓄積することができず、ビットオープンなどの動
作不良を引き起こしてしまう。
【０００４】一般に高誘電率膜の誘電率やリーク電流な
どの電気的特性は高誘電率材料の結晶性に大きく依存
し、酸化雰囲気中においてできるだけ高い温度で薄膜を
作製するほど結晶性は向上し、優れた電気的特性を示す
ことがわかっている。一方、このような酸化雰囲気中の
高温プロセスは容易に下部電極の抵抗値の増加を招く。
従って下部電極の導電性の確保と、高誘電率膜の特性向
上は相反する課題であり、下部電極の抵抗値を正確にモ
ニタしながら、できるだけ高い温度で高誘電率膜を作製
することが良好な特性を得るために必須となる。
どの電気的特性は高誘電率材料の結晶性に大きく依存
し、酸化雰囲気中においてできるだけ高い温度で薄膜を
作製するほど結晶性は向上し、優れた電気的特性を示す
ことがわかっている。一方、このような酸化雰囲気中の
高温プロセスは容易に下部電極の抵抗値の増加を招く。
従って下部電極の導電性の確保と、高誘電率膜の特性向
上は相反する課題であり、下部電極の抵抗値を正確にモ
ニタしながら、できるだけ高い温度で高誘電率膜を作製
することが良好な特性を得るために必須となる。
【０００５】そこで例えばＳ．Ｏｎｉｓｈｉ他は１９９
４年インターナショナル・エレクトロン・デバイセズ・
ミーティング・テクニカル・ダイジェスト（１９９４
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ ＭｅｅｔｉｎｇＴｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ）８４３〜８４６頁に記載されているように、
多層配線のバリアメタルのコンタクト抵抗測定用に一般
に用いられるコンタクトチェーンのパターンを用いて下
部電極Ｐｔ／ＴｉＮの抵抗値を評価している。この従来
のコンタクト抵抗測定用の素子を図６に示す。しかしな
がら、この方法を用いた場合、強誘電体であるＰＺＴ膜
の成膜中にＴｉＮが表面から酸化されてＰｔ／ＴｉＮ界
面に抵抗の大きなＴｉＯｘ層が形成されても、測定電流
は基板の低抵抗領域と、まだ導電性を有している下部電
極第２層のＴｉＮの下層を通して流れてしまい、見かけ
上得られた抵抗値は小さなものとなってしまう。しかし
実際にＰｔ／ＴｉＮを下部電極に用いた場合、Ｐｔ／Ｔ
ｉＮ界面のＴｉＯｘ層によって下部電極全体の縦方向の
抵抗値は増大してしまい、キャパシタは正常に動作しな
くなってしまう。これは前述のように、ＰＺＴなどの強
誘電体あるいは高誘電率薄膜を作製する際には活性酸素
の関与する酸化反応が避けられないことが理由であり、
Ｐｔの粒界や露出したＰｔ／ＴｉＮ側面の界面を通じて
ＴｉＮ表面が酸化されるというプロセスによるものであ
る。
４年インターナショナル・エレクトロン・デバイセズ・
ミーティング・テクニカル・ダイジェスト（１９９４
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ ＭｅｅｔｉｎｇＴｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ）８４３〜８４６頁に記載されているように、
多層配線のバリアメタルのコンタクト抵抗測定用に一般
に用いられるコンタクトチェーンのパターンを用いて下
部電極Ｐｔ／ＴｉＮの抵抗値を評価している。この従来
のコンタクト抵抗測定用の素子を図６に示す。しかしな
がら、この方法を用いた場合、強誘電体であるＰＺＴ膜
の成膜中にＴｉＮが表面から酸化されてＰｔ／ＴｉＮ界
面に抵抗の大きなＴｉＯｘ層が形成されても、測定電流
は基板の低抵抗領域と、まだ導電性を有している下部電
極第２層のＴｉＮの下層を通して流れてしまい、見かけ
上得られた抵抗値は小さなものとなってしまう。しかし
実際にＰｔ／ＴｉＮを下部電極に用いた場合、Ｐｔ／Ｔ
ｉＮ界面のＴｉＯｘ層によって下部電極全体の縦方向の
抵抗値は増大してしまい、キャパシタは正常に動作しな
くなってしまう。これは前述のように、ＰＺＴなどの強
誘電体あるいは高誘電率薄膜を作製する際には活性酸素
の関与する酸化反応が避けられないことが理由であり、
Ｐｔの粒界や露出したＰｔ／ＴｉＮ側面の界面を通じて
ＴｉＮ表面が酸化されるというプロセスによるものであ
る。
【０００６】Ｋ．Ｔａｋｅｍｕｒａ他は下部電極の抵抗
を定性的に評価することを目的として、要求されるキャ
パシタを実際の形状で作製し、その容量値と誘電損失の
周波数依存性を評価することによって、間接的に下部電
極の劣化を評価している。しかし、この評価方法では実
際に半導体装置の動作するＧｈｚオーダーの周波数まで
測定を行う必要があり、一般に高周波測定には特殊な測
定回路を必要とするために、実際に必要な素子構造にお
ける正確な抵抗値を測定できない。またこの方法では、
容量値の周波数分散の周波数から抵抗値を計算するため
に、周波数分散が観察されないような微妙な抵抗値の増
加はそもそも評価することができず、定量的に抵抗値を
見積もることができない。
を定性的に評価することを目的として、要求されるキャ
パシタを実際の形状で作製し、その容量値と誘電損失の
周波数依存性を評価することによって、間接的に下部電
極の劣化を評価している。しかし、この評価方法では実
際に半導体装置の動作するＧｈｚオーダーの周波数まで
測定を行う必要があり、一般に高周波測定には特殊な測
定回路を必要とするために、実際に必要な素子構造にお
ける正確な抵抗値を測定できない。またこの方法では、
容量値の周波数分散の周波数から抵抗値を計算するため
に、周波数分散が観察されないような微妙な抵抗値の増
加はそもそも評価することができず、定量的に抵抗値を
見積もることができない。
【０００７】また特開平４−３２４９５１号公報の図１
にあるような多層配線用のコンタクト抵抗測定装置では
各コンタクト内に埋設された配線材料間の接触抵抗は測
定できるが、キャパシタの下部電極全体としての抵抗値
を評価する事はできない。これは多層配線用の材料はそ
の抵抗率が成膜・エッチングプロセスを経ても一般的に
小さいままであり、従ってパターンを横方向へ引き出し
てもコンタクト内部の接触抵抗分を測定するのに影響を
与えないが、高誘電率膜を用いたキャパシタの下部電極
材料はプロセス中に酸化されて容易に抵抗率が上昇して
しまう可能性を有するため、実際のキャパシタ形状で評
価しないと下部電極としての正しい抵抗値が測定できな
いためである。特に下部電極の中でポリシリコンに接す
る下層材料は特開平４−３２４９５１号公報の図１
（ｃ）のように横方向へ引き出した場合、高誘電率膜堆
積時に容易に酸化されてしまい、本来薄膜キャパシタ作
製時に引き起こされる酸化状態とは異なる抵抗値となっ
てしまう。
にあるような多層配線用のコンタクト抵抗測定装置では
各コンタクト内に埋設された配線材料間の接触抵抗は測
定できるが、キャパシタの下部電極全体としての抵抗値
を評価する事はできない。これは多層配線用の材料はそ
の抵抗率が成膜・エッチングプロセスを経ても一般的に
小さいままであり、従ってパターンを横方向へ引き出し
てもコンタクト内部の接触抵抗分を測定するのに影響を
与えないが、高誘電率膜を用いたキャパシタの下部電極
材料はプロセス中に酸化されて容易に抵抗率が上昇して
しまう可能性を有するため、実際のキャパシタ形状で評
価しないと下部電極としての正しい抵抗値が測定できな
いためである。特に下部電極の中でポリシリコンに接す
る下層材料は特開平４−３２４９５１号公報の図１
（ｃ）のように横方向へ引き出した場合、高誘電率膜堆
積時に容易に酸化されてしまい、本来薄膜キャパシタ作
製時に引き起こされる酸化状態とは異なる抵抗値となっ
てしまう。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置ではキャパシタの下部電極の抵抗
値を正確に測定できないという問題点があった。この問
題は高誘電率膜や強誘電体薄膜の電気的特性を最大限に
引き出すための基板温度の上限や、キャパシタ形成後の
プロセス温度の上限値を設定できないという観点から致
命的な問題であると言える。また、半導体装置の品質や
歩留まり向上に対しても、キャパシタの下部電極の抵抗
値の評価は必須である。
従来の半導体記憶装置ではキャパシタの下部電極の抵抗
値を正確に測定できないという問題点があった。この問
題は高誘電率膜や強誘電体薄膜の電気的特性を最大限に
引き出すための基板温度の上限や、キャパシタ形成後の
プロセス温度の上限値を設定できないという観点から致
命的な問題であると言える。また、半導体装置の品質や
歩留まり向上に対しても、キャパシタの下部電極の抵抗
値の評価は必須である。
【０００９】本発明の目的は、高誘電率薄膜や強誘電体
薄膜を用いた薄膜キャパシタを有する半導体装置におい
て、複雑なプロセスを特に追加することなくキャパシタ
の下部電極の抵抗値を同一基板上で正確に測定すること
によって、高誘電率や強誘電特性といった薄膜キャパシ
タの性能を最大限に引き出すことにある。
薄膜を用いた薄膜キャパシタを有する半導体装置におい
て、複雑なプロセスを特に追加することなくキャパシタ
の下部電極の抵抗値を同一基板上で正確に測定すること
によって、高誘電率や強誘電特性といった薄膜キャパシ
タの性能を最大限に引き出すことにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上の層間絶縁膜、および該層間絶縁膜の
所望の位置に形成され基板と電気的に接続された複数の
コンタクト部の少なくとも１つの上に下部電極、高誘電
率の誘電体、上部電極が積層され、該下部電極が少なく
とも２層以上から成る薄膜キャパシタと、該層間絶縁
膜、および別の少なくとも１つのコンタクト部上に第１
の電極、該高誘電率の誘電体、第２の電極とが積層さ
れ、該第１電極、該第２の電極はそれぞれ該下部電極、
該上部電極と同一材料から成り、該高誘電率の誘電体の
一部に設けられた接続部によって該第１の電極の最上層
と該第２の電極が接続している抵抗測定装置を含むこと
を特徴としている。
は、半導体基板上の層間絶縁膜、および該層間絶縁膜の
所望の位置に形成され基板と電気的に接続された複数の
コンタクト部の少なくとも１つの上に下部電極、高誘電
率の誘電体、上部電極が積層され、該下部電極が少なく
とも２層以上から成る薄膜キャパシタと、該層間絶縁
膜、および別の少なくとも１つのコンタクト部上に第１
の電極、該高誘電率の誘電体、第２の電極とが積層さ
れ、該第１電極、該第２の電極はそれぞれ該下部電極、
該上部電極と同一材料から成り、該高誘電率の誘電体の
一部に設けられた接続部によって該第１の電極の最上層
と該第２の電極が接続している抵抗測定装置を含むこと
を特徴としている。
【００１１】また、さらに本発明の半導体記憶装置は、
半導体基板上の層間絶縁膜、および該層間絶縁膜の所望
の位置に形成され基板と電気的に接続された複数のコン
タクト部の少なくとも１つの上に下部電極、高誘電率の
誘電体、上部電極が積層され、該下部電極が少なくとも
２層以上から成る薄膜キャパシタと、該層間絶縁膜、お
よび別の少なくとも１つのコンタクト部上に第１の電
極、該高誘電率の誘電体、第２の電極とが積層され、該
第１の電極、該第２の電極はそれぞれ該下部電極、該上
部電極と同一材料から成り、該第１の電極が該下部電極
と同一形状を有し、該高誘電率の誘電体の一部に設けら
れた接続部によって該第１の電極の最上層と該第２の電
極が接続している抵抗測定装置を含むことを特徴として
いる。
半導体基板上の層間絶縁膜、および該層間絶縁膜の所望
の位置に形成され基板と電気的に接続された複数のコン
タクト部の少なくとも１つの上に下部電極、高誘電率の
誘電体、上部電極が積層され、該下部電極が少なくとも
２層以上から成る薄膜キャパシタと、該層間絶縁膜、お
よび別の少なくとも１つのコンタクト部上に第１の電
極、該高誘電率の誘電体、第２の電極とが積層され、該
第１の電極、該第２の電極はそれぞれ該下部電極、該上
部電極と同一材料から成り、該第１の電極が該下部電極
と同一形状を有し、該高誘電率の誘電体の一部に設けら
れた接続部によって該第１の電極の最上層と該第２の電
極が接続している抵抗測定装置を含むことを特徴として
いる。
【００１２】またさらに本発明の半導体記憶装置は、半
導体基板上の層間絶縁膜、および該層間絶縁膜の所望の
位置に形成され基板と電気的に接続された複数のコンタ
クト部の少なくとも１つの上に下部電極、高誘電率の誘
電体、上部電極が積層され、該下部電極が少なくとも２
層以上から成る薄膜キャパシタと、該層間絶縁膜、およ
び別の少なくとも１つのコンタクト部上に第１の電極、
該高誘電率の誘電体、第２の電極が積層され、該高誘電
率の誘電体の一部に設けられた接続部によって該第１の
電極の最上層と該第２の電極が接続された該薄膜キャパ
シタと同一材料からなり同一の寸法形状を有する抵抗測
定装置を含むことを特徴としている。
導体基板上の層間絶縁膜、および該層間絶縁膜の所望の
位置に形成され基板と電気的に接続された複数のコンタ
クト部の少なくとも１つの上に下部電極、高誘電率の誘
電体、上部電極が積層され、該下部電極が少なくとも２
層以上から成る薄膜キャパシタと、該層間絶縁膜、およ
び別の少なくとも１つのコンタクト部上に第１の電極、
該高誘電率の誘電体、第２の電極が積層され、該高誘電
率の誘電体の一部に設けられた接続部によって該第１の
電極の最上層と該第２の電極が接続された該薄膜キャパ
シタと同一材料からなり同一の寸法形状を有する抵抗測
定装置を含むことを特徴としている。
【００１３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１４】図１は本発明の第１の実施の形態の構成を
説明するための半導体装置の断面図である。抵抗率が
０．１Ω・ｃｍのｎ型シリコン基板１０１上の層間絶縁
膜ＳｉＯ2 （６００ｎｍ）１０２および層間絶縁膜１０
２の所望の位置に形成し、リンドープポリシリコンで埋
め込まれたコンタクト１０３上に、下部電極膜、高誘電
率膜（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 （１００ｎｍ）１０
６（以後ＢＳＴと略す）、上部電極膜Ａｌ（１μｍ）／
ＴｉＮ（１００ｎｍ）１０７が積層され、下部電極膜が
ＲｕＯ2 （５００ｎｍ）１０５とＴｉＮ（１００ｎｍ）
１０４の２層から成る薄膜キャパシタと、層間絶縁膜１
０２とコンタクト１１３上に第１の電極１０９と１０
８、高誘電率膜１０６、第２の電極１１０が積層されて
いて、高誘電率膜１０６の一部分に設けられた接続部１
１２によって第１の電極の最上層１０９と第２の電極１
１０が接続している点以外は薄膜キャパシタと同一材料
で同一寸法を有する抵抗測定装置を含む半導体記憶装置
である。つまり、抵抗測定装置は接続部１２によって第
１の電極と第２の電極が接続している点をのぞけば、薄
膜キャパシタと同一材料、同一寸法である。
説明するための半導体装置の断面図である。抵抗率が
０．１Ω・ｃｍのｎ型シリコン基板１０１上の層間絶縁
膜ＳｉＯ2 （６００ｎｍ）１０２および層間絶縁膜１０
２の所望の位置に形成し、リンドープポリシリコンで埋
め込まれたコンタクト１０３上に、下部電極膜、高誘電
率膜（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 （１００ｎｍ）１０
６（以後ＢＳＴと略す）、上部電極膜Ａｌ（１μｍ）／
ＴｉＮ（１００ｎｍ）１０７が積層され、下部電極膜が
ＲｕＯ2 （５００ｎｍ）１０５とＴｉＮ（１００ｎｍ）
１０４の２層から成る薄膜キャパシタと、層間絶縁膜１
０２とコンタクト１１３上に第１の電極１０９と１０
８、高誘電率膜１０６、第２の電極１１０が積層されて
いて、高誘電率膜１０６の一部分に設けられた接続部１
１２によって第１の電極の最上層１０９と第２の電極１
１０が接続している点以外は薄膜キャパシタと同一材料
で同一寸法を有する抵抗測定装置を含む半導体記憶装置
である。つまり、抵抗測定装置は接続部１２によって第
１の電極と第２の電極が接続している点をのぞけば、薄
膜キャパシタと同一材料、同一寸法である。
【００１５】ここで抵抗測定装置について説明する。第
１の電極１０９と１０８はそれぞれ薄膜キャパシタの下
部電極１０５と１０４と同一の材料から成っている。つ
まりＲｕＯ2 ／ＴｉＮという２層構造を有している。ま
たその寸法形状、即ち幅、厚さ等は薄膜キャパシタの下
部電極の寸法と等しい。また抵抗測定装置の第１の電極
１０９と１０８は高誘電率膜１０６に覆われているため
に実際の薄膜キャパシタの下部電極１０５と１０４とま
ったく等しい熱履歴、酸化雰囲気を経験することにな
り、薄膜キャパシタの下部電極の縦方向の抵抗値そのも
のを正しく測定することができる。さらに、特別に複雑
なプロセスを用いることなく、同一半導体基板上に記憶
素子としての薄膜キャパシタと、その薄膜キャパシタの
下部電極の抵抗値を測定することのできる抵抗測定装置
を容易に作製することができるために、この抵抗測定装
置をチェックパタンとして用いることによって半導体記
憶装置の信頼性を評価することができ、歩留まりの向上
に役立つ。
１の電極１０９と１０８はそれぞれ薄膜キャパシタの下
部電極１０５と１０４と同一の材料から成っている。つ
まりＲｕＯ2 ／ＴｉＮという２層構造を有している。ま
たその寸法形状、即ち幅、厚さ等は薄膜キャパシタの下
部電極の寸法と等しい。また抵抗測定装置の第１の電極
１０９と１０８は高誘電率膜１０６に覆われているため
に実際の薄膜キャパシタの下部電極１０５と１０４とま
ったく等しい熱履歴、酸化雰囲気を経験することにな
り、薄膜キャパシタの下部電極の縦方向の抵抗値そのも
のを正しく測定することができる。さらに、特別に複雑
なプロセスを用いることなく、同一半導体基板上に記憶
素子としての薄膜キャパシタと、その薄膜キャパシタの
下部電極の抵抗値を測定することのできる抵抗測定装置
を容易に作製することができるために、この抵抗測定装
置をチェックパタンとして用いることによって半導体記
憶装置の信頼性を評価することができ、歩留まりの向上
に役立つ。
【００１６】実際のＤＲＡＭなどの半導体記憶装置では
抵抗測定装置はチップとチップの間にあるスクライブ領
域などの空き領域に形成すれば良く、チップ面積を増大
させることがないので好ましい。
抵抗測定装置はチップとチップの間にあるスクライブ領
域などの空き領域に形成すれば良く、チップ面積を増大
させることがないので好ましい。
【００１７】図２は本発明の第２の実施の形態の構成を
説明するための半導体装置の断面図である。抵抗率が
０．１Ω・ｃｍのｎ型シリコン基板１０１上の層間絶縁
膜ＳｉＯ2 （６００ｎｍ）１０２および層間絶縁膜１０
２の所望の位置に形成し、リンドープポリシリコンで埋
め込まれたコンタクト１０３上に、下部電極膜、高誘電
率膜ＢＳＴ（１００ｎｍ）１０６、上部電極膜Ａｌ（１
μｍ）／ＴｉＮ（１００ｎｍ）１０７が積層され、かつ
下部電極膜がＲｕＯ2 （５００ｎｍ）１０５とＴｉＮ
（１００ｎｍ）１０４の２層から成る薄膜キャパシタが
形成されている。さらに層間絶縁膜１０２とコンタクト
１１３上に第１の電極１０８と１０９、高誘電率膜１０
６、第２の電極１１０が順次積層されていて、第１の電
極１０９と１０８、第２の電極１１０はそれぞれ薄膜キ
ャパシタの下部電極１０５と１０４、上部電極１０７と
同一材料から成り、さらに第１の電極１０９と１０８は
下部電極１０５と１０４とそれぞれ同一寸法を有し、高
誘電率膜１０６の一部分に設けられた接続部１１２によ
って第１の電極の最上層１０９と第２の電極１１０が接
続している抵抗測定装置が形成されている。
説明するための半導体装置の断面図である。抵抗率が
０．１Ω・ｃｍのｎ型シリコン基板１０１上の層間絶縁
膜ＳｉＯ2 （６００ｎｍ）１０２および層間絶縁膜１０
２の所望の位置に形成し、リンドープポリシリコンで埋
め込まれたコンタクト１０３上に、下部電極膜、高誘電
率膜ＢＳＴ（１００ｎｍ）１０６、上部電極膜Ａｌ（１
μｍ）／ＴｉＮ（１００ｎｍ）１０７が積層され、かつ
下部電極膜がＲｕＯ2 （５００ｎｍ）１０５とＴｉＮ
（１００ｎｍ）１０４の２層から成る薄膜キャパシタが
形成されている。さらに層間絶縁膜１０２とコンタクト
１１３上に第１の電極１０８と１０９、高誘電率膜１０
６、第２の電極１１０が順次積層されていて、第１の電
極１０９と１０８、第２の電極１１０はそれぞれ薄膜キ
ャパシタの下部電極１０５と１０４、上部電極１０７と
同一材料から成り、さらに第１の電極１０９と１０８は
下部電極１０５と１０４とそれぞれ同一寸法を有し、高
誘電率膜１０６の一部分に設けられた接続部１１２によ
って第１の電極の最上層１０９と第２の電極１１０が接
続している抵抗測定装置が形成されている。
【００１８】ここで抵抗測定装置について説明する。第
１の電極の最上層１０９は第２の電極１１０と接続部１
１２によって電気的に接続されているが、それ以外は第
２の層間絶縁膜１１１によって高誘電率膜１０６と絶縁
されている。この時の第２の層間絶縁膜としては低温で
容易に絶縁性の得られるｓｐｉｎ−ｏｎ−ｇｌａｓｓ
（ＳＯＧ）膜などが好ましい。この第２の層間絶縁膜１
１１を用いることによって薄膜キャパシタの下部電極に
よって生じる段差を低減し平坦化できるため、抵抗測定
装置の電極間の接続部１１２を開口するための露光やエ
ッチングプロセスが容易になる。従って抵抗測定装置自
身の歩留まりが向上し、チェックパタンとしての信頼性
が向上する。また、高誘電率膜が仮に短絡してもＳＯＧ
膜のような第２の層間絶縁膜によって抵抗測定装置とし
ては正常に動作するために、高誘電率膜の歩留まりに左
右されずに抵抗測定を行えるというメリットもある。
１の電極の最上層１０９は第２の電極１１０と接続部１
１２によって電気的に接続されているが、それ以外は第
２の層間絶縁膜１１１によって高誘電率膜１０６と絶縁
されている。この時の第２の層間絶縁膜としては低温で
容易に絶縁性の得られるｓｐｉｎ−ｏｎ−ｇｌａｓｓ
（ＳＯＧ）膜などが好ましい。この第２の層間絶縁膜１
１１を用いることによって薄膜キャパシタの下部電極に
よって生じる段差を低減し平坦化できるため、抵抗測定
装置の電極間の接続部１１２を開口するための露光やエ
ッチングプロセスが容易になる。従って抵抗測定装置自
身の歩留まりが向上し、チェックパタンとしての信頼性
が向上する。また、高誘電率膜が仮に短絡してもＳＯＧ
膜のような第２の層間絶縁膜によって抵抗測定装置とし
ては正常に動作するために、高誘電率膜の歩留まりに左
右されずに抵抗測定を行えるというメリットもある。
【００１９】図３は本発明の第３の実施の形態の構成を
説明するための半導体装置の断面図である。抵抗率が
０．１Ω・ｃｍのｎ型シリコン基板１０１上の層間絶縁
膜ＳｉＯ2 （６００ｎｍ）１０２および層間絶縁膜１０
２の所望の位置に形成し、リンドープポリシリコンで埋
め込まれたコンタクト１０３上に、下部電極膜、高誘電
率膜ＢＳＴ（１００ｎｍ）１０６、上部電極膜Ａｌ（１
μｍ）／ＴｉＮ（１００ｎｍ）１０７が積層され、かつ
下部電極膜がＲｕＯ2 （５００ｎｍ）１０５とＴｉＮ
（１００ｎｍ）１０４の２層から成る薄膜キャパシタが
形成されている。層間絶縁膜１０２とコンタクト１１３
上に第１の電極１０９と１０８、高誘電率膜１０６、第
２の電極１１０が積層されていて、第１の電極１０９と
１０８、第２の電極１１０はそれぞれ薄膜キャパシタの
下部電極１０５と１０４、上部電極１０７とそれぞれ同
一材料から成り、高誘電率膜１０６の一部分に設けられ
た接続部１１２によって第１の電極の最上層１０９と第
２の電極１１０が接続している抵抗測定装置が形成され
ている。
説明するための半導体装置の断面図である。抵抗率が
０．１Ω・ｃｍのｎ型シリコン基板１０１上の層間絶縁
膜ＳｉＯ2 （６００ｎｍ）１０２および層間絶縁膜１０
２の所望の位置に形成し、リンドープポリシリコンで埋
め込まれたコンタクト１０３上に、下部電極膜、高誘電
率膜ＢＳＴ（１００ｎｍ）１０６、上部電極膜Ａｌ（１
μｍ）／ＴｉＮ（１００ｎｍ）１０７が積層され、かつ
下部電極膜がＲｕＯ2 （５００ｎｍ）１０５とＴｉＮ
（１００ｎｍ）１０４の２層から成る薄膜キャパシタが
形成されている。層間絶縁膜１０２とコンタクト１１３
上に第１の電極１０９と１０８、高誘電率膜１０６、第
２の電極１１０が積層されていて、第１の電極１０９と
１０８、第２の電極１１０はそれぞれ薄膜キャパシタの
下部電極１０５と１０４、上部電極１０７とそれぞれ同
一材料から成り、高誘電率膜１０６の一部分に設けられ
た接続部１１２によって第１の電極の最上層１０９と第
２の電極１１０が接続している抵抗測定装置が形成され
ている。
【００２０】ここで抵抗測定装置の第１の電極の最上層
１０９は第２の電極１１０と接続部１１２によって電気
的に接続されているが、第１の電極自身の横方向の寸法
は薄膜キャパシタの下部電極よりも小さくなっている。
一般に半導体記憶装置を作製する際に、薄膜キャパシタ
の下部電極の大きさは露光エッチングプロセスのばらつ
きによって場所によって異なってしまうものであり、そ
の横方向の寸法によってプロセス温度マージンに違いが
生じてくる。特にＢＳＴなどの高誘電率膜を形成する際
には、下部電極であるＲｕＯ2 ／ＴｉＮの界面からの酸
化が抵抗増加の主要因であるために、下部電極の大きさ
が小さいほど酸化の影響を受け易い。従って半導体記憶
装置にチェックパタンとして抵抗測定装置を設ける際に
は、薄膜キャパシタの下部電極の大きさと異なる電極を
複数種作製することによりプロセス温度の上限をより正
確に評価することができる。温度マージンの上限を決定
するためには、実際の薄膜キャパシタの下部電極よりも
小さな寸法の第１の電極を有する抵抗測定装置を作成す
ることが望ましい。
１０９は第２の電極１１０と接続部１１２によって電気
的に接続されているが、第１の電極自身の横方向の寸法
は薄膜キャパシタの下部電極よりも小さくなっている。
一般に半導体記憶装置を作製する際に、薄膜キャパシタ
の下部電極の大きさは露光エッチングプロセスのばらつ
きによって場所によって異なってしまうものであり、そ
の横方向の寸法によってプロセス温度マージンに違いが
生じてくる。特にＢＳＴなどの高誘電率膜を形成する際
には、下部電極であるＲｕＯ2 ／ＴｉＮの界面からの酸
化が抵抗増加の主要因であるために、下部電極の大きさ
が小さいほど酸化の影響を受け易い。従って半導体記憶
装置にチェックパタンとして抵抗測定装置を設ける際に
は、薄膜キャパシタの下部電極の大きさと異なる電極を
複数種作製することによりプロセス温度の上限をより正
確に評価することができる。温度マージンの上限を決定
するためには、実際の薄膜キャパシタの下部電極よりも
小さな寸法の第１の電極を有する抵抗測定装置を作成す
ることが望ましい。
【００２１】図４と図５は本発明の一実施例を説明する
ための半導体装置の各製造プロセスにおける断面図であ
る。図４（ａ）に示すように０．１Ω・ｃｍのｎ型シリ
コン基板１０１上に熱酸化によりＳｉＯ2 層間絶縁膜１
０２を６００ｎｍ形成した後、所望の位置にコンタクト
ホールを開口し、ＣＶＤ法によりポリシリコン１０３を
１μｍ堆積しリン拡散を行って低抵抗化した。続いてＣ
ｌ2 ガスを用いた反応性エッチングによって層間絶縁膜
上のポリシリコンをエッチバック除去した。次に、図４
（ｂ）に示すように、ＴｉＮ１０４とＲｕＯ2 １０５を
金属ターゲットを用いた反応性ＤＣスパッタ法により順
に堆積し、ＳＯＧ膜をハードマスクとして塗布し２００
℃、１時間のベークを行った後、レジストをパターニン
グし、Ｃｌ2 とＯ2 ガスを用いた電子サイクロトロン共
鳴（ＥＣＲ）プラズマエッチング法によりＲｕＯ2 ／Ｔ
ｉＮを所望の大きさに加工した。この時、抵抗測定装置
の第１の電極となる部分の寸法は薄膜キャパシタとなる
下部電極の大きさと等しく設計しても良いし、それより
も小さく設計しても良い。次に図４（ｃ）に示すよう
に、Ｂａ（ＤＰＭ）2 とＳｒ（ＤＰＭ）2 とＴｉ（ｉ−
ＯＣ3 Ｈ7 ）と酸素ガスを原料に用いたＥＣＲ−ＭＯＣ
ＶＤ法により基板温度４５０℃、ガス圧７ｍＴｏｒｒで
高誘電率膜ＢＳＴ（１００ｎｍ）１０６を堆積した。さ
らに必要ならば図５（ａ）に示すようにＳＯＧ膜を塗布
し、２００℃、１時間のベークを行った後、薄膜キャパ
シタや抵抗測定装置においてＳＯＧ膜が不必要な部分が
露出するようにレジストをパターニングした後、ＣＨＦ
3 ガスを用いてドライエッチングを行っても良い。次
に、図５（ｂ）に示すように抵抗測定装置において第１
の電極と第２の電極の接続のために、ＢＳＴ膜の所望の
部位が露出するようにレジストをパターニングし、Ｃｌ
2 ガスを用いたＥＣＲプラズマエッチング法によりＢＳ
Ｔ膜をエッチングした。最後に図５（ｃ）に示すように
金属ターゲットを用いたＤＣスパッタ法により上部電極
膜Ａｌ（１μｍ）／ＴｉＮ（５０ｎｍ）１０７を成膜し
Ｃｌ2 ガスを用いた反応性イオンエッチング（ＲＩＥ）
法により所望の大きさに加工した。
ための半導体装置の各製造プロセスにおける断面図であ
る。図４（ａ）に示すように０．１Ω・ｃｍのｎ型シリ
コン基板１０１上に熱酸化によりＳｉＯ2 層間絶縁膜１
０２を６００ｎｍ形成した後、所望の位置にコンタクト
ホールを開口し、ＣＶＤ法によりポリシリコン１０３を
１μｍ堆積しリン拡散を行って低抵抗化した。続いてＣ
ｌ2 ガスを用いた反応性エッチングによって層間絶縁膜
上のポリシリコンをエッチバック除去した。次に、図４
（ｂ）に示すように、ＴｉＮ１０４とＲｕＯ2 １０５を
金属ターゲットを用いた反応性ＤＣスパッタ法により順
に堆積し、ＳＯＧ膜をハードマスクとして塗布し２００
℃、１時間のベークを行った後、レジストをパターニン
グし、Ｃｌ2 とＯ2 ガスを用いた電子サイクロトロン共
鳴（ＥＣＲ）プラズマエッチング法によりＲｕＯ2 ／Ｔ
ｉＮを所望の大きさに加工した。この時、抵抗測定装置
の第１の電極となる部分の寸法は薄膜キャパシタとなる
下部電極の大きさと等しく設計しても良いし、それより
も小さく設計しても良い。次に図４（ｃ）に示すよう
に、Ｂａ（ＤＰＭ）2 とＳｒ（ＤＰＭ）2 とＴｉ（ｉ−
ＯＣ3 Ｈ7 ）と酸素ガスを原料に用いたＥＣＲ−ＭＯＣ
ＶＤ法により基板温度４５０℃、ガス圧７ｍＴｏｒｒで
高誘電率膜ＢＳＴ（１００ｎｍ）１０６を堆積した。さ
らに必要ならば図５（ａ）に示すようにＳＯＧ膜を塗布
し、２００℃、１時間のベークを行った後、薄膜キャパ
シタや抵抗測定装置においてＳＯＧ膜が不必要な部分が
露出するようにレジストをパターニングした後、ＣＨＦ
3 ガスを用いてドライエッチングを行っても良い。次
に、図５（ｂ）に示すように抵抗測定装置において第１
の電極と第２の電極の接続のために、ＢＳＴ膜の所望の
部位が露出するようにレジストをパターニングし、Ｃｌ
2 ガスを用いたＥＣＲプラズマエッチング法によりＢＳ
Ｔ膜をエッチングした。最後に図５（ｃ）に示すように
金属ターゲットを用いたＤＣスパッタ法により上部電極
膜Ａｌ（１μｍ）／ＴｉＮ（５０ｎｍ）１０７を成膜し
Ｃｌ2 ガスを用いた反応性イオンエッチング（ＲＩＥ）
法により所望の大きさに加工した。
【００２２】以上の製造プロセスによって、必要な薄膜
キャパシタと同時に抵抗測定装置を同一基板上に作製で
き、下部電極、および第１の電極が１μｍ角の場合にお
いて、それぞれキャパシタ容量２５ｆＦ／μｍ2 、コン
タクト抵抗値１ｋΩが得られ、薄膜キャパシタとその下
部電極の抵抗値が同時に評価できることが確認された。
また、抵抗測定装置において第１の電極が０．５μｍ角
まで小さくなっても、１００ｋΩ以下の抵抗値が得られ
たため、４５０℃の高誘電率ＢＳＴ膜作製プロセスはこ
の大きさの下部電極まで問題がないことも同時に確認さ
れた。
キャパシタと同時に抵抗測定装置を同一基板上に作製で
き、下部電極、および第１の電極が１μｍ角の場合にお
いて、それぞれキャパシタ容量２５ｆＦ／μｍ2 、コン
タクト抵抗値１ｋΩが得られ、薄膜キャパシタとその下
部電極の抵抗値が同時に評価できることが確認された。
また、抵抗測定装置において第１の電極が０．５μｍ角
まで小さくなっても、１００ｋΩ以下の抵抗値が得られ
たため、４５０℃の高誘電率ＢＳＴ膜作製プロセスはこ
の大きさの下部電極まで問題がないことも同時に確認さ
れた。
【００２３】ここで上記第１から第３の実施の形態およ
び実施例の説明のなかで下部電極の下層１０４としてＴ
ｉＮの例を述べたが、シリコンとシリサイド反応を起こ
す温度が高誘電率膜の成膜温度よりも高い性質を持つも
のなら何でもよい。なかでもＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｃ
ｏ、Ｎｉの少なくとも１つ以上の金属、またはそれらの
窒化膜、またはそれらに窒素を含有せしめた膜、または
シリサイド膜は現在のＬＳＩプロセスで容易に作成でき
生産性に優れる点が好ましい。
び実施例の説明のなかで下部電極の下層１０４としてＴ
ｉＮの例を述べたが、シリコンとシリサイド反応を起こ
す温度が高誘電率膜の成膜温度よりも高い性質を持つも
のなら何でもよい。なかでもＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｃ
ｏ、Ｎｉの少なくとも１つ以上の金属、またはそれらの
窒化膜、またはそれらに窒素を含有せしめた膜、または
シリサイド膜は現在のＬＳＩプロセスで容易に作成でき
生産性に優れる点が好ましい。
【００２４】また上記第１から第３の実施の形態および
実施例の説明のなかで下部電極の最上層膜としてＲｕＯ
2 の例を述べたが、高誘電率膜作製時の酸化雰囲気でも
導電性を失わず低誘電率層を形成しないで、かつ酸素の
拡散を防止できるものであればなんでもよい。例えば筆
者らと出願人を同じくする松原らの発明（特開平３−１
０１２６０、特開平３−２５７８５８号公報）に示され
ているように、Ｒｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの金属、
あるいはそれらの酸化物、シリサイド化合物の中から選
ばれた少なくとも１種以上の材料、またはＰｔ、Ｐｄ、
Ｒｈの中から選ばれた少なくとも１種以上の材料を用い
ても有効である。なかでもＲｕＯ2 やＲｕはＣｌ2 とＯ
2 ガスによって超微細加工できる点が優れている。
実施例の説明のなかで下部電極の最上層膜としてＲｕＯ
2 の例を述べたが、高誘電率膜作製時の酸化雰囲気でも
導電性を失わず低誘電率層を形成しないで、かつ酸素の
拡散を防止できるものであればなんでもよい。例えば筆
者らと出願人を同じくする松原らの発明（特開平３−１
０１２６０、特開平３−２５７８５８号公報）に示され
ているように、Ｒｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの金属、
あるいはそれらの酸化物、シリサイド化合物の中から選
ばれた少なくとも１種以上の材料、またはＰｔ、Ｐｄ、
Ｒｈの中から選ばれた少なくとも１種以上の材料を用い
ても有効である。なかでもＲｕＯ2 やＲｕはＣｌ2 とＯ
2 ガスによって超微細加工できる点が優れている。
【００２５】また上記第１から第３の実施の形態および
実施例の説明においては、高誘電率膜として（Ｂａ0.5
Ｓｒ0.5 ）ＴｉＯ3 の例を述べたが、本発明は、高誘電
率膜が化学式ＡＢＯ3 で表され、それぞれＡとしてＢ
ａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくと
も１種以上、Ｂとして、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍ
ｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を
含むもの、例えば、ＳｒＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
3 、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、
Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ
3 、ＫＴａＯ3 ，ＫＮｂＯ3 など、あるいは化学式（Ｂ
ｉ2 Ｏ2 ）（Ａm-1 Ｂm Ｏ3m+1）（ｍ＝１，２，３，
４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐ
ｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１種以上、Ｂとし
て、Ｎｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１種以上を含む
もの、例えば、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ
9 、ＳｒＢｉ2 Ｎｂ2 Ｏ9 、あるいはそれ以外の化学式
のＴａ2 Ｏ5 などを用いても同様の効果が得られる。
実施例の説明においては、高誘電率膜として（Ｂａ0.5
Ｓｒ0.5 ）ＴｉＯ3 の例を述べたが、本発明は、高誘電
率膜が化学式ＡＢＯ3 で表され、それぞれＡとしてＢ
ａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくと
も１種以上、Ｂとして、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍ
ｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を
含むもの、例えば、ＳｒＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
3 、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、
Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ
3 、ＫＴａＯ3 ，ＫＮｂＯ3 など、あるいは化学式（Ｂ
ｉ2 Ｏ2 ）（Ａm-1 Ｂm Ｏ3m+1）（ｍ＝１，２，３，
４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐ
ｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１種以上、Ｂとし
て、Ｎｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１種以上を含む
もの、例えば、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ
9 、ＳｒＢｉ2 Ｎｂ2 Ｏ9 、あるいはそれ以外の化学式
のＴａ2 Ｏ5 などを用いても同様の効果が得られる。
【００２６】
【発明の効果】以上説明したように、本発明による半導
体記憶装置における第１の効果は、高誘電率膜を用いた
薄膜キャパシタ作製後の下部電極の抵抗値を同一基板上
において複雑な構造を用いることなく正確に測定できる
ことである。
体記憶装置における第１の効果は、高誘電率膜を用いた
薄膜キャパシタ作製後の下部電極の抵抗値を同一基板上
において複雑な構造を用いることなく正確に測定できる
ことである。
【００２７】その理由は、薄膜キャパシタの下部電極と
同一材料、同一寸法からなる第１の電極を有し、高誘電
率膜の一部に設けられた接続部によって第２の電極と接
続されている抵抗測定装置を同一基板上に有しているか
らである。
同一材料、同一寸法からなる第１の電極を有し、高誘電
率膜の一部に設けられた接続部によって第２の電極と接
続されている抵抗測定装置を同一基板上に有しているか
らである。
【００２８】第２の効果は薄膜キャパシタの絶縁膜の特
性に左右されずに、下部電極の抵抗値を測定でき、半導
体記憶装置の信頼性を向上できる点である。
性に左右されずに、下部電極の抵抗値を測定でき、半導
体記憶装置の信頼性を向上できる点である。
【００２９】その理由は抵抗測定装置において高誘電率
膜作製後に第２の層間絶縁膜を用いて第１の電極と第２
の電極の必要な部位の絶縁性を確保でき、薄膜キャパシ
タの特性とは独立に、安定して抵抗測定装置を作成でき
るからである。
膜作製後に第２の層間絶縁膜を用いて第１の電極と第２
の電極の必要な部位の絶縁性を確保でき、薄膜キャパシ
タの特性とは独立に、安定して抵抗測定装置を作成でき
るからである。
【００３０】第３の効果は薄膜キャパシタの性能を引き
出せるプロセス温度の上限を正確に決定でき、半導体記
憶装置の特性を向上できる点である。
出せるプロセス温度の上限を正確に決定でき、半導体記
憶装置の特性を向上できる点である。
【００３１】その理由は薄膜キャパシタの下部電極より
も小さな寸法の第１の電極を有する抵抗測定装置によっ
て、実際の記憶素子よりも厳しい状況で抵抗値の上昇を
観測できるためである。
も小さな寸法の第１の電極を有する抵抗測定装置によっ
て、実際の記憶素子よりも厳しい状況で抵抗値の上昇を
観測できるためである。
【図１】本発明の第１の実施の形態の構成を説明するた
めの薄膜キャパシタの断面図。
めの薄膜キャパシタの断面図。
【図２】本発明の第２の実施の形態の構成を説明するた
めの薄膜キャパシタの断面図。
めの薄膜キャパシタの断面図。
【図３】本発明の第３の実施の形態の構成を説明するた
めの薄膜キャパシタの断面図。
めの薄膜キャパシタの断面図。
【図４】本発明の一実施例を説明するための半導体記憶
装置の製造工程における断面図。
装置の製造工程における断面図。
【図５】本発明の一実施例を説明するための半導体記憶
装置の製造工程における断面図。
装置の製造工程における断面図。
【図６】従来の抵抗測定装置の構造を説明するための断
面図。
面図。
１０１ シリコン基板 １０２ 層間絶縁膜ＳｉＯ2 １０３，１１３ ポリシリコンコンタクト １０４ 下部電極下層膜ＴｉＮ １０５ 下部電極最上層ＲｕＯ2 １０６ 高誘電率膜（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 １０７ 上部電極膜Ａｌ／ＴｉＮ １０８ 下部電極下層／ＴｉＮ １０９ 下部電極上層ＲｕＯ2 １１０ 第２の電極Ａｌ／ＴｉＮ １１１ 第２の層間絶縁膜ＳＯＧ １１２ 接続部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/66 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (4)
- 【請求項１】 半導体基板上の層間絶縁膜、および該層
間絶縁膜の所望の位置に形成された複数のコンタクト部
の少なくとも１つの上に下部電極と高誘電率の誘電体と
上部電極とが積層され、かつ該下部電極が少なくとも２
層以上から成る薄膜キャパシタを有し、該層間絶縁膜、
および該少なくとも１つのコンタクト部とは別のコンタ
クト部上に第１の電極と該高誘電率の誘電体と第２の電
極とが積層され、該第１および該第２の電極はそれぞれ
該下部電極、該上部電極と同一材料から成り、該高誘電
率の誘電体の一部に設けられた接続部によって該第１の
電極の最上層と該第２の電極が接続されている抵抗測定
装置を含む半導体記憶装置。 - 【請求項２】 半導体基板上の層間絶縁膜、および該層
間絶縁膜の所望の位置に形成された複数のコンタクト部
の少なくとも１つの上に下部電極と高誘電率の誘電体と
上部電極とが積層され、かつ該下部電極が少なくとも２
層以上から成る薄膜キャパシタを有し、該層間絶縁膜、
および該少なくとも１つのコンタクト部とは別のコンタ
クト部上に第１の電極と該高誘電率の誘電体と第２の電
極とが積層され、該第１および該第２の電極はそれぞれ
該下部電極、該上部電極と同一材料から成り、該第１の
電極が該下部電極と同一寸法を有し、該高誘電率の誘電
体の一部に設けられた接続部によって該第１の電極の最
上層と該第２の電極が接続している抵抗測定装置を含む
半導体記憶装置。 - 【請求項３】 半導体基板上の層間絶縁膜、および該層
間絶縁膜の所望の位置に形成された複数のコンタクト部
の少なくとも１つの上に下部電極と高誘電率の誘電体と
上部電極とが積層され、かつ該下部電極が少なくとも２
層以上から成る薄膜キャパシタを有し、該層間絶縁膜、
および該少なくとも１つのコンタクト部とは別のコンタ
クト部上に第１の電極と該高誘電率の誘電体と第２の電
極とが積層され、該高誘電率の誘電体の一部に設けられ
た接続部によって該第１の電極の最上層と該第２の電極
が接続された該薄膜キャパシタと同一の材料からなり同
一の寸法形状を有する抵抗測定装置を含む半導体記憶装
置。 - 【請求項４】 前記抵抗測定装置の第１の電極は横方向
の寸法が前記下部電極よりも小さいことを特徴とする請
求項１に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166050A JP2830845B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体記憶装置 |
| EP97110423A EP0817259B1 (en) | 1996-06-26 | 1997-06-25 | Thin film capacitor with resistance measuring element |
| DE69715108T DE69715108T2 (de) | 1996-06-26 | 1997-06-25 | Dünnschichtkondensator mit Element zur Widerstandsmessung |
| US08/883,334 US5847423A (en) | 1996-06-26 | 1997-06-26 | Semiconductor device having a thin film capacitor and a resistance measuring element |
| KR1019970031026A KR100260986B1 (ko) | 1996-06-26 | 1997-07-04 | 박막 캐패시터를 갖는 반도체 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166050A JP2830845B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012843A JPH1012843A (ja) | 1998-01-16 |
| JP2830845B2 true JP2830845B2 (ja) | 1998-12-02 |
Family
ID=15824040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8166050A Expired - Fee Related JP2830845B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5847423A (ja) |
| EP (1) | EP0817259B1 (ja) |
| JP (1) | JP2830845B2 (ja) |
| KR (1) | KR100260986B1 (ja) |
| DE (1) | DE69715108T2 (ja) |
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| US6906370B1 (en) * | 1998-04-09 | 2005-06-14 | Infineon Technologies Ag | Semiconductor component having a material reinforced contact area |
| JP2000058786A (ja) * | 1998-08-11 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置と半導体装置の製造方法およびそれに用いるレジストパターン形成方法 |
| US6720604B1 (en) * | 1999-01-13 | 2004-04-13 | Agere Systems Inc. | Capacitor for an integrated circuit |
| US6114865A (en) * | 1999-04-21 | 2000-09-05 | Semiconductor Diagnostics, Inc. | Device for electrically contacting a floating semiconductor wafer having an insulating film |
| US6407004B1 (en) * | 1999-05-12 | 2002-06-18 | Matsushita Electric Industrial Co., Ltd. | Thin film device and method for manufacturing thin film device |
| US6498362B1 (en) | 1999-08-26 | 2002-12-24 | Micron Technology, Inc. | Weak ferroelectric transistor |
| TW501270B (en) * | 1999-11-30 | 2002-09-01 | Hitachi Ltd | Semiconductor device and its manufacturing method |
| US6261967B1 (en) * | 2000-02-09 | 2001-07-17 | Infineon Technologies North America Corp. | Easy to remove hard mask layer for semiconductor device fabrication |
| US7023021B2 (en) * | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001235493A (ja) * | 2000-02-22 | 2001-08-31 | Japan Organo Co Ltd | 電気伝導度測定装置 |
| SG99939A1 (en) * | 2000-08-11 | 2003-11-27 | Casio Computer Co Ltd | Semiconductor device |
| US6586792B2 (en) * | 2001-03-15 | 2003-07-01 | Micron Technology, Inc. | Structures, methods, and systems for ferroelectric memory transistors |
| US6503765B1 (en) * | 2001-07-31 | 2003-01-07 | Xilinx, Inc. | Testing vias and contacts in integrated circuit fabrication |
| KR100632645B1 (ko) * | 2005-08-03 | 2006-10-11 | 주식회사 하이닉스반도체 | 바저항 측정패턴을 갖는 플래쉬 메모리 소자 및 그의형성방법 |
| JP4920335B2 (ja) * | 2006-08-07 | 2012-04-18 | 新光電気工業株式会社 | キャパシタ内蔵インターポーザ及びその製造方法と電子部品装置 |
| JP4783692B2 (ja) * | 2006-08-10 | 2011-09-28 | 新光電気工業株式会社 | キャパシタ内蔵基板及びその製造方法と電子部品装置 |
| US7511939B2 (en) * | 2006-08-24 | 2009-03-31 | Analog Devices, Inc. | Layered capacitor architecture and fabrication method |
| JP2009212299A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN101894776B (zh) * | 2009-05-21 | 2012-01-04 | 中芯国际集成电路制造(上海)有限公司 | 测量电阻变化检测氮掺杂浓度的方法 |
| CN113969424B (zh) * | 2020-07-24 | 2022-10-14 | 中国科学院福建物质结构研究所 | NaZnCO3(OH)化合物及其晶体的制备方法和应用 |
| CN112979311B (zh) * | 2021-04-30 | 2022-10-14 | 昆明理工大学 | 一种超低温烧结制备纳米晶a4b2o9型钽酸盐陶瓷及其方法 |
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|---|---|---|---|---|
| JPH04324952A (ja) * | 1991-04-25 | 1992-11-13 | Sanyo Electric Co Ltd | 半導体装置の評価方法 |
| JPH04324951A (ja) * | 1991-04-25 | 1992-11-13 | Nec Corp | 半導体装置 |
| JPH06318680A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPH07161832A (ja) * | 1993-12-08 | 1995-06-23 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| WO1996010845A2 (en) * | 1994-10-04 | 1996-04-11 | Philips Electronics N.V. | Semiconductor device comprising a ferroelectric memory element with a lower electrode provided with an oxygen barrier |
-
1996
- 1996-06-26 JP JP8166050A patent/JP2830845B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-25 EP EP97110423A patent/EP0817259B1/en not_active Expired - Lifetime
- 1997-06-25 DE DE69715108T patent/DE69715108T2/de not_active Expired - Fee Related
- 1997-06-26 US US08/883,334 patent/US5847423A/en not_active Expired - Lifetime
- 1997-07-04 KR KR1019970031026A patent/KR100260986B1/ko not_active IP Right Cessation
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|---|
| １９９４ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．８４３−８４６ |
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| KR980005987A (ko) | 1998-03-30 |
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| EP0817259A2 (en) | 1998-01-07 |
| EP0817259B1 (en) | 2002-09-04 |
| US5847423A (en) | 1998-12-08 |
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| EP0817259A3 (en) | 1999-12-22 |
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