JP2000058786A - 半導体装置と半導体装置の製造方法およびそれに用いるレジストパターン形成方法 - Google Patents

半導体装置と半導体装置の製造方法およびそれに用いるレジストパターン形成方法

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JP2000058786A
JP2000058786A JP10226790A JP22679098A JP2000058786A JP 2000058786 A JP2000058786 A JP 2000058786A JP 10226790 A JP10226790 A JP 10226790A JP 22679098 A JP22679098 A JP 22679098A JP 2000058786 A JP2000058786 A JP 2000058786A
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photoresist film
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Abstract

(57)【要約】 【課題】 溝を有する下地膜と、この溝の内部に形成さ
れた導電体膜とを備え、高い信頼性を有する半導体装置
とその製造方法およびその製造方法において用いるレジ
ストパターン形成方法を提供する。 【解決手段】 上部表面と溝３０ａ、３０ｂとを有する
下地膜２３を形成する。上部表面上と溝３０ａ、３０ｂ
の内部とに導電体膜１９、２０を形成する。下地膜２３
の上部表面上と溝３０ａ、３０ｂの内部とに位置する導
電体膜１９、２０上にフォトレジスト膜２７を形成す
る。溝３０ａ、３０ｂの内部にフォトレジスト膜２７を
残存させ、溝３０ａ、３０ｂの内部以外に位置するフォ
トレジスト膜２７を現像処理し除去する。溝３０ａ、３
０ｂの内部に残存させたフォトレジスト膜２７をマスク
として用いて、エッチングにより下地膜２３の上部表面
上に位置する導電体膜１９、２０を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置と半導
体装置の製造方法およびそれに用いるレジストパターン
形成方法に関し、より特定的には、溝の内部に形成され
た導電体膜を備える半導体装置とその製造方法およびそ
れに用いるレジストパターン形成方法に関する。
【０００２】
【従来の技術】従来、半導体装置の１つとしてＤＲＡＭ
（Dynamic Random Access Memory）が知られている。そ
して、このＤＲＡＭにおいては、その大容量化、微細化
が進められている。このような大容量化、微細化が進め
られるに従って、ＤＲＡＭの構成要素の１つであるキャ
パシタセルについて、限られた半導体基板上の面積で必
要な容量を確保するため、トレンチ、スタックトなどの
３次元セルが開発されてきている。特に、スタックトキ
ャパシタセルにおいては、円筒型、厚膜型などの垂直方
向に高い形状を有するキャパシタセルが主流となってき
ている。
【０００３】図１７〜１９は、従来の円筒型スタックト
キャパシタセルの、キャパシタ下部電極の製造工程を説
明するための部分断面図である。図１７〜１９を参照し
て、従来の円筒型スタックトキャパシタセルのキャパシ
タ下部電極の製造工程を説明する。
【０００４】図１７を参照して、半導体基板（図示せ
ず）上に第１の層間絶縁膜１１５が形成されている。第
１の層間絶縁膜１１５には、開口部１１６ａ、１１６ｂ
が形成されている。開口部１１６ａ、１１６ｂの内部に
は、キャパシタ下部電極と半導体基板の主表面の導電領
域とを電気的に接続するためのプラグ１１７ａ、１１７
ｂが形成されている。第１の層間絶縁膜１１５上には、
第２の層間絶縁膜１２３が形成されている。第２の層間
絶縁膜１２３には、プラグ１１７ａ、１１７ｂ上に位置
する領域に溝１３０ａ、１３０ｂが形成されている。第
２の層間絶縁膜１２３上と溝１３０ａ、１３０ｂの内部
とにはポリシリコン膜１１９が形成されている。ポリシ
リコン膜１１９上には粗面化ポリシリコン膜１２０が形
成されている。粗面化ポリシリコン膜１２０上に、レジ
スト１２７が形成されている。
【０００５】次に、レジスト１２７を反応性イオンエッ
チング（Reactive Ion Etching：以下ＲＩＥという）に
よりエッチバックすることにより、図１８に示すよう
に、溝１３０ａ、１３０ｂの内部にレジスト１２７ａ、
１２７ｂを残存させ、他の領域に位置するレジスト１２
７（図１７参照）を除去する。ここで、第２の層間絶縁
膜１２３上に位置する粗面化ポリシリコン膜１２０の上
部表面とレジスト１２７ａ、１２７ｂの上部表面との高
さの差Ｌ１をリセス量と呼ぶ。後で示すように、レジス
ト１２７ａ、１２７ｂは、第２の層間絶縁膜１２３上に
位置するポリシリコン膜１１９と粗面化ポリシリコン膜
１２０とを除去する際のマスクとして用いるので、この
リセス量Ｌ１は高い精度で制御する必要がある。これ
は、たとえばリセス量Ｌ１が小さすぎ、レジスト１２７
ａ、１２７ｂの上部表面の高さが、第２の層間絶縁膜１
２３の上部表面の高さよりも高くなった場合には、第２
の層間絶縁膜１２３の上部表面上に位置するポリシリコ
ン膜１１９と粗面化ポリシリコン膜１２０とを除去する
エッチングの際に、エッチング残りが発生するなどの問
題が発生するためである。
【０００６】次に、レジスト１２７ａ、１２７ｂをマス
クとして、第２の層間絶縁膜１２３の上部表面上に位置
するポリシリコン膜１１９と粗面化ポリシリコン膜１２
０とをエッチングにより除去する。これにより、図１９
に示すように、溝１３０ａの内部には、ポリシリコン膜
１１９ａと粗面化ポリシリコン膜１２０ａとからなるキ
ャパシタ下部電極が形成され、かつ、溝１３０ｂの内部
にも、ポリシリコン膜１１９ｂと粗面化ポリシリコン膜
１２０ｂとからなるキャパシタ下部電極が形成されてい
る。
【０００７】この後、レジスト１２７ａ、１２７ｂを除
去し、キャパシタ下部電極上に誘電体膜およびキャパシ
タ上部電極などを形成する。このようにして、円筒型の
スタックトキャパシタセルが形成される。
【０００８】
【発明が解決しようとする課題】しかし、図１７〜１９
に示した工程には、以下のような問題がある。つまり、
図１８に示すように、レジスト１２７ａ、１２７ｂを溝
１３０ａ、１３０ｂの内部にのみ残るようにＲＩＥによ
ってエッチバックする際、このＲＩＥに起因して、第２
の層間絶縁膜１２３の上部表面上に位置する粗面化ポリ
シリコン膜１２０表面に酸化膜などが部分的に形成され
る場合がある。そして、このようにしてＲＩＥ工程に起
因して形成された酸化膜は、キャパシタ下部電極を溝ご
とに分離するためのポリシリコン膜１１９と粗面化ポリ
シリコン膜１２０とのエッチングの際にマスクとして作
用する。このため、第２の層間絶縁膜１２３の上部表面
上に部分的にポリシリコン膜１１９や粗面化ポリシリコ
ン膜１２０が残存する場合がある。
【０００９】このように、第２の層間絶縁膜１２３の上
部表面上にポリシリコン膜１１９などが残存した場合に
は、キャパシタ下部電極の分離が不十分となり、キャパ
シタ下部電極が短絡するなどの問題の原因となってい
た。この結果、ＤＲＡＭが動作不良を起こし、その信頼
性が低下するなどの問題が発生していた。
【００１０】また、レジスト１２７ａ、１２７ｂを溝１
３０ａ、１３０ｂの内部に残存させるため、溝１３０
ａ、１３０ｂの内部以外の領域に位置するレジスト１２
７（図１７参照）を除去する工程としてＣＭＰ（Chemic
al Mechanical Polishing ）を用いることも考えられ
る。しかしこの場合にも、ＣＭＰにおいて用いられるス
ラリーが溝１３０ａ、１３０ｂの内部などに残留し、そ
の後のプロセスにおいて悪影響を及ぼすなどの問題があ
る。そして、このように溝１３０ａ、１３０ｂの内部に
残留するスラリーは、やはりＤＲＡＭなどの半導体装置
の動作不良の原因となり、半導体装置の信頼性低下の原
因となっていた。
【００１１】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
溝の内部に形成された導電体膜を有し、高い信頼性を有
する半導体装置を提供することである。
【００１２】この発明のもう１つの目的は、溝の内部に
形成された導電体膜を有し、高い信頼性を有する半導体
装置の製造方法を提供することである。
【００１３】この発明のもう１つの目的は、溝の内部に
形成された導電体膜を有し、高い信頼性を有する半導体
装置の製造方法において用いることのできるレジストパ
ターン形成方法を提供することである。
【００１４】
【課題を解決するための手段】この発明の一の局面にお
ける半導体装置の製造方法では、上部表面と溝とを有す
る下地膜を形成する。上部表面上と溝の内部とに導電体
膜を形成する。下地膜の上部表面上と溝の内部とに位置
する導電体膜上にフォトレジスト膜を形成する。溝の内
部にフォトレジスト膜を残存させ、溝の内部以外の領域
に位置するフォトレジスト膜を現像処理し、除去する。
溝の内部に残存させたフォトレジスト膜をマスクとして
用いて、エッチングにより下地膜の上部表面上に位置す
る導電体膜を除去する（請求項１）。
【００１５】このため、溝の内部にフォトレジスト膜を
残存させ、溝の内部以外の領域に位置するフォトレジス
ト膜を除去する工程において、従来のようにＲＩＥなど
のエッチング処理を使用しないので、これらのエッチン
グ処理に起因して導電体膜上に酸化膜が形成されること
を防止できる。そのため、下地膜の上部表面上に位置す
る導電体膜を除去する工程において、上記酸化膜が存在
することに起因して下地膜の上部表面上に導電体膜の一
部が残存することを防止できる。この結果、これらの残
存した導電体膜に起因する短絡などの不良の発生を防止
し、高い信頼性を有する半導体装置を得ることができ
る。
【００１６】また、溝の内部にフォトレジスト膜を残存
させる工程において現像処理を利用するので、現像処理
の時間を制御することにより、除去されるフォトレジス
ト膜の膜厚を制御し、溝の内部に残存させるフォトレジ
スト膜の上部表面の位置を精度よく制御することができ
る。
【００１７】上記一の局面における半導体装置の製造方
法では、現像処理に先立ち、溝の内部以外の領域に位置
するフォトレジスト膜を露光してもよい（請求項２）。
【００１８】このため、ポジ型のフォトレジスト膜を用
いた場合、溝の内部以外に位置するフォトレジスト膜を
除去する工程において除去される、露光されたフォトレ
ジスト膜の膜厚をこの露光エネルギー量により制御する
ことができる。この結果、溝の内部に残存させるフォト
レジスト膜の上部表面の位置をより確実に制御すること
ができる。
【００１９】上記一の局面における半導体装置の製造方
法では、フォトレジスト膜を露光する工程において、溝
の内部以外の領域に位置するフォトレジスト膜は完全に
露光されてもよく、溝の内部に残存させるフォトレジス
ト膜は露光されなくてもよい（請求項３）。
【００２０】このため、ポジ型のフォトレジスト膜を用
いた場合、溝の内部のフォトレジスト膜は露光されない
ことから、現像処理後に溝の内部に必ずフォトレジスト
膜を残存させることができる。
【００２１】上記一の局面における半導体装置の製造方
法では、フォトレジスト膜を露光する工程において、露
光に用いる光は下地膜の上部表面に対して斜めに照射さ
れてもよい（請求項４）。
【００２２】このため、露光に用いる光が下地膜の上部
表面に対して垂直方向から照射されないので溝の底部に
まで光が到達することを防止できる。このため、溝の底
部に位置するフォトレジスト膜が露光されることを確実
に防止できる。この結果、溝の内部にフォトレジスト膜
を確実に残存させることが可能となる。
【００２３】上記一の局面における半導体装置の製造方
法では、フォトレジスト膜を露光する工程において、露
光に用いる光の下地膜の上部表面に対する入射角は、露
光に用いる光が溝の内部に残存させるフォトレジスト膜
に到達しないように調節されていてもよい（請求項
５）。
【００２４】このため、溝の内部に残存させるフォトレ
ジスト膜が露光されることをより確実に防止することが
でき、溝の内部に確実にフォトレジスト膜を残存させる
ことができる。また、露光に用いる光の下地膜の上部表
面に対する入射角を調節することにより、溝の内部にお
ける光の到達位置を調整することができる。この結果、
溝の内部に残存させるフォトレジスト膜の上部表面の位
置を精度よく制御することができる。
【００２５】上記一の局面における半導体装置の製造方
法では、下地膜を形成する工程が、上部表面が平坦な下
地膜を形成する工程と、上部表面上にパターン形成用フ
ォトレジスト膜を用いて溝を形成するためのレジストパ
ターンを形成する工程と、レジストパターンをマスクと
して、下地膜を除去することにより溝を形成する工程と
を含んでいてもよく、フォトレジスト膜は、パターン形
成用フォトレジスト膜よりも光に対する感度が鈍くても
よい（請求項６）。
【００２６】このため、フォトレジスト膜を露光する際
の露光エネルギーが変動するような場合にも、フォトレ
ジスト膜の露光された部分の膜厚の変動をパターン形成
用フォトレジスト膜を用いた場合よりも小さくすること
ができる。その結果、溝の内部に残存させるフォトレジ
スト膜の上部表面の位置の変動を従来より小さくするこ
とができる。
【００２７】上記一の局面における半導体装置の製造方
法では、フォトレジスト膜を形成する工程が、フォトレ
ジスト膜を露光する工程において露光エネルギー量を大
きくしても、溝の内部に残存させるフォトレジスト膜の
膜厚分の未露光部が残存するようなフォトレジスト膜を
形成する工程を含んでいてもよい（請求項７）。
【００２８】このため、フォトレジスト膜の露光部の膜
厚を調整し、溝の内部にフォトレジスト膜の未露光部を
必要な膜厚だけ残存させるために、フォトレジスト膜の
露光工程における露光エネルギー量を細かく制御する必
要がない。つまり、露光エネルギー量が変動するような
場合にも、一定値以上の露光エネルギーをフォトレジス
ト膜に与えれば、所定の膜厚の未露光部を形成でき、確
実に溝の内部に所定の膜厚のフォトレジスト膜を残存さ
せることができる。
【００２９】また、露光部の膜厚は、フォトレジスト膜
の化学組成により決定することができるので、露光エネ
ルギー量を調整することにより露光された部分の膜厚を
制御する場合よりも、フォトレジスト膜の未露光部の膜
厚を精度よく制御することができる。この結果、溝の内
部に残存させるフォトレジスト膜の上部表面の位置をよ
り精度よく制御することが可能となる。
【００３０】上記一の局面における半導体装置の製造方
法では、フォトレジスト膜下に、フォトレジスト膜を露
光する工程において用いる光を吸収する光吸収体膜を形
成する工程をさらに備えていてもよい（請求項８）。
【００３１】このため、光吸収体膜が存在することによ
り下地膜の内部に光が到達することを防止できる。その
ため、フォトレジスト膜を露光する工程において用いる
光が、フォトレジスト膜下の下地膜の内部にまで侵入し
散乱することに起因し、溝の内部に位置するフォトレジ
スト膜の側面などが露光されることを防止できる。この
結果、溝の内部にフォトレジスト膜を確実に残存させる
ことができる。
【００３２】この発明の他の局面における半導体装置の
製造方法では、上部表面と溝とを有する下地膜を形成す
る。上部表面上と溝の内部とに導電体膜を形成する。溝
の内部に位置する導電体膜上に上面を有するフォトレジ
スト膜を形成する。フォトレジスト膜をキュア処理する
ことにより、フォトレジスト膜の上面の位置を、下地膜
の上部表面の位置よりも低くする。キュア処理したフォ
トレジスト膜をマスクとして用いて、エッチングにより
下地膜の上部表面上に位置する導電体膜を除去する（請
求項９）。
【００３３】ここで、キュア処理とは、フォトレジスト
膜に紫外線（ＤｅｅｐＵＶ）の照射や熱処理を加えるこ
とにより、フォトレジスト膜を硬化収縮させる処理をい
う。また、キュア処理の時間を一定時間以上とすると、
フォトレジスト膜の体積収縮量は一定の限界値を示す。
【００３４】このため、フォトレジスト膜のキュア処理
前の膜厚を調節し、キュア処理時間を一定時間以上とす
れば、フォトレジスト膜の体積収縮量が一定の限界値を
示すことから、キュア処理後のフォトレジスト膜の上部
表面の高さを正確に制御することができる。
【００３５】また、フォトレジスト膜の上面の位置を下
地膜の上部表面の位置より低くする工程において、ＲＩ
Ｅ処理などを用いないため、導電体膜上に酸化膜が形成
されることを防止できる。このため、下地膜の上部表面
上に位置する導電体膜を除去する工程において、上記酸
化膜が存在することに起因して下地膜の上部表面上に導
電体膜の一部が残存することを防止できる。この結果、
これらの残存した導電体膜に起因する短絡などの不良の
発生を防止し、高い信頼性を有する半導体装置を得るこ
とができる。
【００３６】この発明の別の局面におけるレジストパタ
ーン形成方法は、上部表面と、段差部側壁を介して上部
表面と隣接し、上部表面より低い高さを有する下方上部
表面とを有する下地膜上におけるレジストパターン形成
方法であって、上部表面と段差部側壁と下方上部表面と
の上にフォトレジスト膜を形成する。上部表面に対して
斜めに照射される光により、段差部側壁の下部以外の領
域に形成されたフォトレジスト膜を露光する。段差部側
壁の下部に露光されなかったフォトレジスト膜を残存さ
せ、露光されたフォトレジスト膜を現像処理により除去
する（請求項１０）。
【００３７】このため、上部表面に対して斜めに照射さ
れる光をフォトレジスト膜の露光工程に用いることによ
り、段差部側壁の下部に位置するフォトレジスト膜が露
光されることを確実に防止できる。この結果、段差部側
壁の下部にフォトレジスト膜の溝露光部を確実に残存さ
せることができる。
【００３８】また、露光に用いる光の上部表面に対する
角度を調節することにより、段差部側壁の下部に残存さ
せるフォトレジスト膜の量を調節することができる。
【００３９】この発明のもう１つの局面における半導体
装置は、溝を有する下地膜と、溝の内部に形成された導
電体膜と、導電体膜上に形成され、導電体膜を形成する
ための写真製版加工工程において用いる光を吸収する光
吸収体膜とを備える（請求項１１）。
【００４０】このため、溝の内部に導電体膜を形成する
工程において、溝の内部と溝以外の領域における下地膜
上とにフォトレジスト膜を形成し、溝以外の領域におけ
るフォトレジスト膜を露光現像処理により除去するよう
な場合にも、この露光現像処理に用いる光が光吸収体膜
に吸収されるため、この光が下地膜や導電体膜にまで到
達することを防止できる。そのため、この光が下地膜や
導電体膜の内部において散乱されることにより、溝の内
部に位置するフォトレジスト膜の側面や底面が露光され
ることを防止できる。この結果、溝内部に確実にフォト
レジスト膜を残存させることができ、溝の内部に導電体
膜を形成する工程において、溝内部で部分的にフォトレ
ジスト膜が存在しないことに起因して、溝の内部に残存
させるべき導電体膜が除去されるなどといった欠陥が発
生することを防止できる。
【００４１】上記もう１つの局面における半導体装置で
は、導電体膜はキャパシタ下部電極であってもよく、キ
ャパシタ下部電極上に形成された誘電体膜と、誘電体膜
上に形成されたキャパシタ上部電極とをさらに備えてい
てもよい（請求項１２）。
【００４２】上記もう１つの局面における半導体装置で
は、光吸収体膜がシリコン酸化窒化膜であってもよい
（請求項１３）。
【００４３】
【発明の実施の形態】以下図面に基づいて本発明の実施
の形態を説明する。
【００４４】（実施の形態１）図１は、本発明による半
導体装置の実施の形態１を示す断面図である。図１を参
照して、半導体装置を説明する。
【００４５】図１を参照して、半導体装置は、半導体基
板１上に形成された電界効果型トランジスタとキャパシ
タとを備える。半導体基板１の主表面には、トレンチ分
離酸化膜２が形成されている。トレンチ分離酸化膜２に
よって分離された活性領域における半導体基板１の主表
面上と、トレンチ分離酸化膜２上とには、ゲート絶縁膜
３ａ〜３ｃが形成されている。ゲート絶縁膜３ａ〜３ｃ
上には、ポリシリコン膜５ａ〜５ｃが形成されている。
ポリシリコン膜５ａ〜５ｃ上には高融点金属シリサイド
膜６ａ〜６ｃが形成されている。このポリシリコン膜５
ａ〜５ｃと高融点金属シリサイド膜６ａ〜６ｃとから、
ゲート電極７ａ〜７ｃが構成されている。このゲート電
極７ａ〜７ｃの間に位置する領域における半導体基板１
の主表面には、電界効果型トランジスタのソース／ドレ
イン領域４ａ〜４ｃが形成されている。ゲート電極７ａ
〜７ｃとゲート絶縁膜３ａ〜３ｃとの上には絶縁膜８ａ
〜８ｃが形成されている。絶縁膜８ａ〜８ｃ上には、第
１の層間絶縁膜１３が形成されている。
【００４６】ソース／ドレイン領域４ｂ上に位置する領
域において、第１の層間絶縁膜１３には開口部９が形成
されている。第１の層間絶縁膜１３の上部表面上と開口
部９の内部とにはポリシリコン膜１０が形成されてい
る。ポリシリコン膜１０上には高融点金属シリサイド膜
１１が形成されている。このポリシリコン膜１０と高融
点金属シリサイド膜１１とから、配線１２が構成されて
いる。配線１２上には、絶縁膜１４が形成されている。
第１の層間絶縁膜１３と絶縁膜１４との上には、第２の
層間絶縁膜１５が形成されている。
【００４７】半導体基板１の主表面におけるソース／ド
レイン領域４ａ、４ｃ上に位置する領域においては、第
１の層間絶縁膜１３と第２の層間絶縁膜１５との一部を
除去することにより、開口部１６ａ、１６ｂが形成され
ている。開口部１６ａ、１６ｂの内部には、導電体から
なるプラグ１７ａ、１７ｂが形成されている。
【００４８】第２の層間絶縁膜１５上には、第３の層間
絶縁膜２３が形成されている。第３の層間絶縁膜２３
の、プラグ１７ａ、１７ｂ上に位置する領域において
は、溝３０ａ、３０ｂが形成されている。溝３０ａ、３
０ｂの内部には、ポリシリコン膜１９ａ、１９ｂが形成
されている。ポリシリコン膜１９ａ、１９ｂ上には、粗
面化ポリシリコン膜２０ａ、２０ｂが形成されている。
このポリシリコン膜１９ａ、１９ｂと粗面化ポリシリコ
ン膜２０ａ、２０ｂとから、キャパシタの下部電極３１
ａ、３１ｂが構成されている。粗面化ポリシリコン膜２
０ａ、２０ｂ上と第３の層間絶縁膜２３の上部表面上と
には誘電体膜２１が形成されている。誘電体膜２１上に
はキャパシタの上部電極２２が形成されている。上部電
極２２上には第４の層間絶縁膜１８が形成されている。
【００４９】第４の層間絶縁膜１８の上部表面上には、
所定の間隔を隔ててＴｉＮ膜２４ａ〜２４ｃが形成され
ている。ＴｉＮ膜２４ａ〜２４ｃ上には、アルミニウム
配線２５ａ〜２５ｃが形成されている。アルミニウム配
線２５ａ〜２５ｃ上には、ＴｉＮ膜２４ｄ〜２４ｆが形
成されている。ＴｉＮ膜２４ｄ〜２４ｆ上と第４の層間
絶縁膜１８上とには、第５の層間絶縁膜２６が形成され
ている。
【００５０】図２〜６は、図１に示した半導体装置の製
造工程を説明するための部分断面図である。図２〜６を
参照して、半導体装置の製造工程を説明する。
【００５１】まず、図２を参照して、第３の層間絶縁膜
２３には、プラグ１７ａ、１７ｂ上に位置する領域に溝
３０ａ、３０ｂを形成する。溝３０ａ、３０ｂの内部と
第３の層間絶縁膜２３の上部表面上とにキャパシタ下部
電極となるポリシリコン膜１９を形成する。ポリシリコ
ン膜１９上に粗面化ポリシリコン膜２０を形成する。こ
こで、第３の層間絶縁膜２３より下に位置する配線１２
（図１参照）や電界効果型トランジスタなどは、従来と
同様の製造工程により形成されている。
【００５２】次に、図３を参照して、粗面化ポリシリコ
ン膜２０上にフォトレジスト膜２７を形成する。
【００５３】次に、図４に示すように、フォトレジスト
膜２７に光２８を照射することにより、露光処理を行な
う。ここで、フォトレジスト膜２７は、ポジ型のフォト
レジスト膜である。
【００５４】次に、フォトレジスト膜２７を現像処理す
ることにより、図５に示すように、溝３０ａ、３０ｂの
内部にフォトレジスト膜２７ａ、２７ｂを残存させると
同時に、第３の層間絶縁膜２３の上部表面上など、溝３
０ａ、３０ｂの内部以外の領域に位置するフォトレジス
ト膜２７（図４参照）を除去する。この際、リセス量Ｌ
１および残存させたフォトレジスト膜２７ａ、２７ｂの
膜厚Ｌ２の値を精度よく制御する必要がある。これは、
たとえばリセス量Ｌ１が所定の値よりも小さすぎる場合
には、第３の層間絶縁膜２３の上部表面上に位置するポ
リシリコン膜１９および粗面化ポリシリコン膜２０を除
去する際に、第３の層間絶縁膜２３の上部表面上から完
全にこれらのポリシリコン膜１９などを除去できない場
合が発生するためである。このように、第３の層間絶縁
膜２３の上部表面上にポリシリコン膜１９などが残存す
ると、キャパシタの下部電極３１ａ、３１ｂの間が短絡
するなどの欠陥が発生し、半導体装置が動作不良を起こ
すなどの問題が発生する。また、リセス量Ｌ１が大きす
ぎる場合には、キャパシタ下部電極３１ａ、３１ｂの大
きさが小さくなり、所定のキャパシタ容量が確保できな
いなどという問題が発生する。
【００５５】このため、本発明による半導体装置の製造
工程では、図７に示すように、通常の溝３０ａ、３０ｂ
（図５参照）を形成するために用いるレジストとは、特
性の異なるレジストを使用している。図７は、本発明の
実施の形態１において用いたレジストと通常の溝３０
ａ、３０ｂを形成するための写真製版加工工程において
用いられるレジストとの露光エネルギーとレジスト膜厚
との関係を示すグラフである。
【００５６】図７を参照して、通常の写真製版加工工程
において用いられるレジストについては、露光エネルギ
ーの変化に対するレジスト膜厚の変化の割合は極力大き
なものが求められている。つまり、θ1 はなるべく大き
いものが使用され、通常ｔａｎθ1 ＝４．７程度の値と
なる。一方、本発明の実施の形態１において、キャパシ
タ下部電極３１ａ、３１ｂ（図１参照）を形成するため
に用いるレジストについては、露光エネルギーの変化に
対するレジスト膜厚の変化の割合（θ2 の大きさ）は通
常のレジストよりも小さいものが用いられている。ここ
で、ｔａｎθ1＝２程度である。
【００５７】このように、露光エネルギーの変化に対す
るレジスト膜厚の変化が通常のレジストよりも小さいレ
ジストを用いることにより、露光に用いる光の露光エネ
ルギーが変動するような場合にも、この光によって感光
されるフォトレジスト膜２７（図４参照）の膜厚の変動
を通常レジストを用いた場合よりも小さくすることがで
きる。この結果、リセス量Ｌ１（図５参照）の変動を小
さくすることができる。
【００５８】また、ここで、溝３０ａ、３０ｂの内部に
フォトレジスト膜２７ａ、２７ｂを残存させる工程にお
いて、露光、現像処理を用いているので、従来のように
ＲＩＥ処理を用いた場合のようにＲＩＥ工程に起因する
酸化膜などの発生を防止できる。このため、これらの酸
化膜の存在に起因して、第３の層間絶縁膜２３上に位置
するポリシリコン膜１９および粗面化ポリシリコン膜２
０をエッチングにより除去する工程において、第３の層
間絶縁膜２３上にこれらのポリシリコン膜１９および粗
面化ポリシリコン膜２０の一部が残存することを防止で
きる。この結果、これらの残存したポリシリコン膜１９
などに起因してキャパシタ下部電極３１ａ、３１ｂが短
絡するといった不良の発生を防止でき、信頼性の高い半
導体装置を得ることができる。
【００５９】また、リセス量Ｌ１を、露光に用いる光２
８（図４参照）の露光エネルギーにより制御することが
できるので、リセス量Ｌ１（残存させるフォトレジスト
膜２７ａ、２７ｂの膜厚Ｌ２）を精度よく制御すること
が可能となる。
【００６０】次に、図５に示した工程に続き、フォトレ
ジスト膜２７ａ、２７ｂをマスクとして、エッチングに
より第３の層間絶縁膜２３の上部表面上に位置するポリ
シリコン膜１９と粗面化ポリシリコン膜２０とを除去す
る。このようにして、図６に示すような構造を得る。
【００６１】この後、フォトレジスト膜２７ａ、２７ｂ
を除去し、誘電体膜２１（図１参照）、上部電極２２
（図１参照）などを形成することにより、図１に示すよ
うな半導体装置を得ることができる。
【００６２】なお、ここでは、キャパシタ下部電極３１
ａ、３１ｂを形成する場合について述べたが、ダマシン
配線などの半導体装置の他の構造を形成する工程におい
て本発明の実施の形態１に示す製造工程を適用しても同
様な効果が得られる。また、フォトレジスト膜（図３参
照）の下には、ポリシリコン膜１９および粗面化ポリシ
リコン膜２０が形成されているが、ポリシリコン膜以外
の他の導電体膜、たとえば銀、アルミ、銅もしくはこれ
らの合金、あるいはモリブデン、ニッケル、パラジウ
ム、白金、ロジウム、タンタル、チタンおよびタングス
テンもしくはこれらのシリサイド、窒化物からなる群か
ら選択される少なくとも１つを含む膜であってもよい。
【００６３】また、本発明の実施の形態１では、溝３０
ａ、３０ｂの内部にフォトレジスト膜２７ａ、２７ｂを
残存させるため、露光、現像処理を用いたが、この露
光、現像処理に代えて、キュア処理（紫外線の照射およ
び熱処理）を用いてもよい。図８を参照して、フォトレ
ジスト膜にキュア処理を行なうと、フォトレジスト膜は
収縮する。ここで、図８は、フォトレジスト膜をキュア
処理した場合のキュア処理時間とレジスト膜厚との関係
を示すグラフである。図８を参照して、キュア処理時間
を長くすれば、レジストの収縮が進み、レジスト膜厚が
小さくなっているが、キュア処理時間を一定値以上にす
ると、レジストの収縮は一定値以上進行しなくなること
がわかる。このため、溝３０ａ、３０ｂの内部に残存さ
せるフォトレジスト膜２７ａ、２７ｂの膜厚Ｌ２（図５
参照）と、このフォトレジスト膜の収縮膜厚Ｌ３とか
ら、フォトレジスト膜２７の初期の膜厚を決定すれば、
キュア処理により所定のリセス量Ｌ１を得ることができ
る。また、キュア処理によるフォトレジスト膜の収縮量
のばらつきが、従来のＲＩＥなどを用いた場合のリセス
量のばらつきよりも小さいため、リセス量Ｌ１の精度を
従来よりも向上させることができる。
【００６４】（実施の形態２）本発明による半導体装置
の製造方法の実施の形態２は、基本的には図２〜６に示
した本発明の実施の形態１と同様の工程を備えるが、ポ
ジ型のフォトレジスト膜の代わりに、ノボラック樹脂の
みからなるレジスト膜あるいはネガ型のフォトレジスト
膜を用いる。そして、露光処理を行なわず、現像処理の
みを行ない、この現像処理の時間を制御することによ
り、溝３０ａ、３０ｂ（図５参照）の内部にレジスト膜
２７ａ、２７ｂを残存させ、リセス量Ｌ１を制御する。
【００６５】このように、レジスト膜２７ａ、２７ｂを
溝３０ａ、３０ｂの内部に残存させる工程において、従
来のようにＲＩＥ処理を行なわないので、本発明の実施
の形態１と同様の効果を得ることができる。
【００６６】また、露光エネルギーを制御する代わり
に、現像処理の時間によってリセス量Ｌ１を制御するの
で、露光エネルギーのばらつきなどを考慮する必要がな
く、リセス量Ｌ１をより精度よく制御することができ
る。
【００６７】（実施の形態３）本発明による半導体装置
の製造方法の実施の形態３は、基本的には図２〜６に示
した本発明の実施の形態１による半導体装置の製造工程
と同様の工程を備える。ただし、この実施の形態３にお
いては、図９に示すような露光エネルギーが一定値以上
になってもＬ４だけの膜厚のレジスト膜が残存するよう
なフォトレジスト膜を用いる。ここで、図９は、露光エ
ネルギーとレジスト膜厚との関係を示すグラフである。
【００６８】図９を参照して、通常の写真製版加工工程
において用いられるレジストは、露光エネルギーを大き
くしていけば、残存するレジストの膜厚はほぼ０とな
る。しかし、本発明の実施の形態３においてキャパシタ
下部電極３１ａ、３１ｂ（図６参照）を形成するために
用いるフォトレジスト膜２７ａ、２７ｂは、図９で示す
ように、露光エネルギーを大きくしていっても、一定の
膜厚Ｌ４だけのフォトレジスト膜が残存するような特性
を有する。このため、露光エネルギーを大きくした場合
に残存するフォトレジスト膜の膜厚Ｌ４を、溝３０ａ、
３０ｂの内部に残存させるフォトレジスト膜２７ａ、２
７ｂ（図５参照）の膜厚Ｌ２と適合するようにフォトレ
ジスト膜２７（図３参照）の成分を調整することによ
り、露光エネルギーを一定値以上とすれば、露光に用い
る光の露光エネルギーがばらつくような場合にも、その
ようなばらつきに関係なく、安定した膜厚を有するフォ
トレジスト膜２７ａ、２７ｂを得ることができる。この
ため、リセス量Ｌ１を精度よく制御することができる。
【００６９】また、フォトレジスト膜２７の化学組成を
調整することにより、露光エネルギーを大きくした場合
にも残存するフォトレジスト膜２７ａ、２７ｂの膜厚Ｌ
４を調節することができる。この結果、フォトレジスト
膜２７の化学成分を調整することで、溝３０ａ、３０ｂ
の内部に残存するフォトレジスト膜２７ａ、２７ｂの膜
厚Ｌ２を調節でき、その結果、リセス量Ｌ１を調節する
ことが可能となる。
【００７０】ここで、フォトレジスト膜２７の組成とし
ては、ノボラック樹脂に感光剤としてヒドロキシベンゾ
フェノンあるいは１，２−ナフトキノンジアジドスルホ
ニル基を感光基として含む化学物質などを配合したもの
を用いることができる。
【００７１】（実施の形態４）図１０は、本発明による
半導体装置の実施の形態４を示す断面図である。図１０
を参照して、半導体装置を説明する。
【００７２】図１０を参照して、半導体装置は、基本的
には図１に示した本発明の実施の形態１による半導体装
置と同様の構造を備える。ただし、図１０に示した半導
体装置では、粗面化ポリシリコン膜２０ａ、２０ｂ上
に、キャパシタ下部電極３１ａ、３１ｂを形成する際の
露光工程において用いる光を吸収する光吸収体膜２９
ａ、２９ｂが形成されている。
【００７３】このため、後述する製造工程における、溝
３０ａ、３０ｂの内部にマスクとして使用するフォトレ
ジスト膜２７ａ、２７ｂ（図１４参照）を形成するため
の露光工程において、露光に用いた光がこの光吸収体膜
２９ａ、２９ｂにより吸収されるため、これらの光がこ
の光吸収体膜２９ａ、２９ｂの下に位置する絶縁膜１４
や配線１２などにまで到達することを防止できる。この
ため、露光に用いる光が配線１２などの下部構造により
乱反射され、溝３０ａ、３０ｂの内部に位置するフォト
レジスト膜２７ａ、２７ｂの側面あるいは下面から照射
されることによって、本来溝３０ａ、３０ｂの内部に残
存させるべきフォトレジスト膜２７ａ、２７ｂが部分的
に感光され、除去されるというようなことを防止でき
る。このため、溝３０ａ、３０ｂの内部にフォトレジス
ト膜２７ａ、２７ｂを確実に残存させることができる。
【００７４】図１１〜１４は、図１０に示した半導体装
置の製造工程を説明するための部分断面図である。な
お、これら図１１〜１４は、本発明の実施の形態１によ
る半導体装置の製造工程を示す図２〜５に対応してい
る。図１１〜１４を参照して、半導体装置の製造工程を
説明する。
【００７５】まず、図２に示した半導体装置の製造工程
と同様の工程を実施した後、粗面化ポリシリコン膜２０
上にシリコン酸化窒化膜からなる光吸収体膜２９を形成
する。このようにして、図１１に示すような構造を得
る。
【００７６】次に、図１２に示すように、光吸収体膜２
９上にフォトレジスト膜２７を形成する。このフォトレ
ジスト膜２７は、本発明の実施の形態１と同様にポジ型
のフォトレジスト膜を用いる。
【００７７】次に、図１３に示すように、光８をフォト
レジスト膜２７に照射することにより、溝３０ａ、３０
ｂの内部に残存させるフォトレジスト膜２７ａ、２７ｂ
（図１４参照）以外の領域に位置するフォトレジスト膜
２７を露光処理する。このとき、光吸収体膜２９が存在
するため、この露光に用いる光２８が光吸収体膜２９下
に位置する第３の層間絶縁膜２３やポリシリコン膜１９
などに到達することを防止できる。このため、この第３
の層間絶縁膜２３などにまで到達した光が乱反射され、
本来露光されずに残存させるべき溝３０ａ、３０ｂの内
部のフォトレジスト膜２７にまでこれらの光が到達する
といったことを防止できる。次に、図１４に示すよう
に、フォトレジスト膜２７に対して現像処理を行なうこ
とにより、溝３０ａ、３０ｂの内部にフォトレジスト膜
２７ａ、２７ｂを残存させると同時に、溝３０ａ、３０
ｂ以外の領域に位置するフォトレジスト膜２７を除去す
る。ここで、リセス量Ｌ１の制御は、本発明の実施の形
態１と同様に露光に用いる光２８の露光エネルギーを調
節することにより制御する。
【００７８】この後、図６に示した本発明の実施の形態
１による半導体装置の製造工程と同様の工程を行なうこ
とにより、図１０に示したような半導体装置を得ること
ができる。
【００７９】（実施の形態５）図１５は、本発明による
半導体装置の製造方法の実施の形態５を説明するための
部分断面図である。図１５に示した製造工程は、基本的
には図４に示した本発明の実施の形態１による半導体装
置の製造工程に対応している。ただし、図１５に示すよ
うに、本発明の実施の形態５では、フォトレジスト膜２
７を露光するための光２８は、第３の層間絶縁膜２３の
上部表面に対してθだけの傾斜角を有するように斜めか
ら照射されている。
【００８０】このように、露光に用いる光２８を斜めか
ら照射することにより、従来のように光２８を垂直方向
から照射した場合に比べて、光２８が溝３０ａ、３０ｂ
の内部の底部に位置するフォトレジスト膜２７にまで到
達することを防止できる。このため、溝３０ａ、３０ｂ
の内部の底部に位置するフォトレジスト膜２７が感光さ
れることを防止できる。このため、図３０ａ、３０ｂの
内部により確実にフォトレジスト膜２７ａ、２７ｂ（図
５参照）を残存させることができる。
【００８１】また、光２８の傾斜角θを調節することに
より、溝３０ａ、３０ｂの内部に残存させるフォトレジ
スト膜２７ａ、２７ｂの上部表面の位置より下には光２
８が到達しないように調節することができる。この結
果、残存させるべきフォトレジスト膜２７ａ、２７ｂと
なるフォトレジスト膜２７の部分に確実に光が当たらな
いようにすることができる。また、この光２８の傾斜角
θを調節することで、リセス量Ｌ１を制御することがで
きる。
【００８２】また、リセス量Ｌ１を、光２８の傾斜角θ
により調整するので、光２８のエネルギーのばらつきな
どを考慮する必要がなく、リセス量Ｌ１の精度を向上さ
せることができる。
【００８３】この後、図５および図６に示した本発明の
実施の形態１による半導体装置の製造工程と同様の工程
を行なうことにより、図１に示したような半導体装置を
得ることができる。
【００８４】図１６は、図１５に示した半導体装置の製
造工程の変形例を示す部分断面図である。図１６を参照
して、本発明の実施の形態５による半導体装置の製造工
程の変形例は、基本的に図１５に示した半導体装置の製
造工程と同様であるが、粗面化ポリシリコン膜２０上に
光吸収体膜２９が形成されている。
【００８５】このように、光吸収体膜２９が形成されて
いるので、光２８がポリシリコン膜１９などへと透過す
ることを防止できる。このため、光２８がポリシリコン
膜１９などへと透過し乱反射することによって、溝３０
ａ、３０ｂの内部の底部に位置するフォトレジスト膜２
７に光２８が到達することを防止できる。この結果、溝
３０ａ、３０ｂの内部にフォトレジスト膜２７ａ、２７
ｂ（図１４参照）を確実に残存させることができる。
【００８６】この図１６に示した製造工程の後、図１４
に示した本発明の実施の形態４による半導体装置の製造
工程を実施することにより、図１０に示すような半導体
装置を得ることができる。
【００８７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００８８】
【発明の効果】以上のように、請求項１〜１３の発明に
よれば、露光現像工程を用いて、溝の内部にマスクとし
て用いるフォトレジスト膜を形成することができるの
で、従来のようにＲＩＥ処理などを用いる必要がない。
この結果、溝の内部に形成された導電体膜が他の領域の
導電体膜などと短絡するなどの問題の発生を防止でき
る。このため、高い信頼性を有する半導体装置を得るこ
とができる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１を示
す断面図である。
【図２】 図１に示した半導体装置の製造工程の第１工
程を説明するための部分断面図である。
【図３】 図１に示した半導体装置の製造工程の第２工
程を説明するための部分断面図である。
【図４】 図１に示した半導体装置の製造工程の第３工
程を説明するための部分断面図である。
【図５】 図１に示した半導体装置の製造工程の第４工
程を説明するための部分断面図である。
【図６】 図１に示した半導体装置の製造工程の第５工
程を説明するための部分断面図である。
【図７】 図１に示した半導体装置の製造工程において
用いるレジストと通常の写真製版加工工程において用い
るレジストとの露光エネルギーとレジスト膜厚との関係
を示すグラフである。
【図８】 本発明による半導体装置の製造工程の実施の
形態１の変形例において用いるレジストのキュア処理時
間とレジスト膜厚との関係を示すグラフである。
【図９】 本発明による半導体装置の製造方法の実施の
形態３において用いるレジストと通常の写真製版加工工
程において用いるレジストとの露光エネルギーとレジス
ト膜厚との関係を示すグラフである。
【図１０】 本発明による半導体装置の実施の形態４を
示す断面図である。
【図１１】 図１０に示した半導体装置の製造工程の第
１工程を説明するための部分断面図である。
【図１２】 図１０に示した半導体装置の製造工程の第
２工程を説明するための部分断面図である。
【図１３】 図１０に示した半導体装置の製造工程の第
３工程を説明するための部分断面図である。
【図１４】 図１０に示した半導体装置の製造工程の第
４工程を説明するための部分断面図である。
【図１５】 本発明による半導体装置の製造方法の実施
の形態５を説明するための部分断面図である。
【図１６】 本発明による半導体装置の製造方法の実施
の形態５の変形例を説明するための部分断面図である。
【図１７】 従来の半導体装置の製造工程の第１工程を
説明するための部分断面図である。
【図１８】 従来の半導体装置の製造工程の第２工程を
説明するための部分断面図である。
【図１９】 従来の半導体装置の製造工程の第３工程を
説明するための部分断面図である。
【符号の説明】
１ 半導体基板、２ トレンチ分離酸化膜、３ａ〜３ｃ
ゲート絶縁膜、４ａ〜４ｃ ソース／ドレイン領域、
５ａ〜５ｃ，１０，１９，１９ａ，１９ｂ ポリシリコ
ン膜、６ａ〜６ｃ，１１ 高融点金属シリサイド膜、７
ａ〜７ｃ ゲート電極、８ａ〜８ｃ，１４ 絶縁膜、
９，１６ａ，１６ｂ 開口部、１２ 配線、１３，１
５，１８，２３，２６ 層間絶縁膜、１７ａ，１７ｂ
プラグ、２０，２０ａ，２０ｂ 粗面化ポリシリコン
膜、２１ 誘電体膜、２２ 上部電極、２４ａ〜２４ｆ
ＴｉＮ膜、２５ａ〜２５ｃ アルミニウム配線、２
７，２７ａ，２７ｂ フォトレジスト膜、２８ 光、２
９，２９ａ，２９ｂ 光吸収体膜、３０ａ，３０ｂ
溝、３１ａ，３１ｂ 下部電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 DB02 DB03 DB07 EA01 EA27 EB02 5F046 AA25 DA02 DA29 HA07 JA22 LA13 LA14 PA01 5F083 AD24 AD48 AD49 AD62 JA35 JA36 JA40 JA53 KA20 MA06 MA17 PR01

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 上部表面と溝とを有する下地膜を形成す
    る工程と、 前記上部表面上と前記溝の内部とに導電体膜を形成する
    工程と、 前記下地膜の上部表面上と前記溝の内部とに位置する前
    記導電体膜上にフォトレジスト膜を形成する工程と、 前記溝の内部にフォトレジスト膜を残存させ、前記溝の
    内部以外の領域に位置する前記フォトレジスト膜を現像
    処理し、除去する工程と、 前記溝の内部に残存させた前記フォトレジスト膜をマス
    クとして用いて、エッチングにより前記下地膜の上部表
    面上に位置する前記導電体膜を除去する工程とを備え
    る、半導体装置の製造方法。
  2. 【請求項２】 前記現像処理に先立ち、前記溝の内部以
    外の領域に位置する前記フォトレジスト膜を露光する工
    程を備える、請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記フォトレジスト膜を露光する工程に
    おいて、前記溝の内部以外の領域に位置する前記フォト
    レジスト膜は完全に露光され、前記溝の内部に残存させ
    た前記フォトレジスト膜は露光されない、請求項２に記
    載の半導体装置の製造方法。
  4. 【請求項４】 前記フォトレジスト膜を露光する工程に
    おいて、露光に用いる光は前記下地膜の上部表面に対し
    て斜めに照射される、請求項２または３に記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記フォトレジスト膜を露光する工程に
    おいて、前記露光に用いる光の前記下地膜の上部表面に
    対する入射角は、前記露光に用いる光が前記溝の内部に
    残存させる前記フォトレジスト膜に到達しないように調
    節されている、請求項４に記載の半導体装置の製造方
    法。
  6. 【請求項６】 前記下地膜を形成する工程は、 前記上部表面が平坦な下地膜を形成する工程と、 前記上部表面上にパターン形成用フォトレジスト膜を用
    いて前記溝を形成するためのレジストパターンを形成す
    る工程と、 前記レジストパターンをマスクとして、前記下地膜を除
    去することにより前記溝を形成する工程とを含み、 前記フォトレジスト膜は、前記パターン形成用フォトレ
    ジスト膜よりも光に対する感度が鈍い、請求項２〜請求
    項５のいずれか１項に記載の半導体装置の製造方法。
  7. 【請求項７】 前記フォトレジスト膜を形成する工程
    は、前記フォトレジスト膜を露光する工程において露光
    エネルギー量を大きくしても、前記溝の内部に残存させ
    る前記フォトレジスト膜の膜厚分の未露光部が残存する
    ようなフォトレジスト膜を形成する工程を含む、請求項
    ２〜５のいずれか１項に記載の半導体装置の製造方法。
  8. 【請求項８】 前記フォトレジスト膜下に、前記フォト
    レジスト膜を露光する工程において用いる光を吸収する
    光吸収体膜を形成する工程をさらに備える、請求項２〜
    ７のいずれか１項に記載の半導体装置の製造方法。
  9. 【請求項９】 上部表面と溝とを有する下地膜を形成す
    る工程と、 前記上部表面上と前記溝の内部とに導電体膜を形成する
    工程と、 前記溝の内部に位置する前記導電体膜上に上面を有する
    フォトレジスト膜を形成する工程と、 前記フォトレジスト膜をキュア処理することにより、前
    記フォトレジスト膜の前記上面の位置を、前記下地膜の
    上部表面の位置よりも低くする工程と、 キュア処理した前記フォトレジスト膜をマスクとして用
    いて、エッチングにより前記下地膜の上部表面上に位置
    する前記導電体膜を除去する工程とを備える、半導体装
    置の製造方法。
  10. 【請求項１０】 上部表面と、段差部側壁を介して前記
    上部表面と隣接し、前記上部表面より低い高さを有する
    下方上部表面とを有する下地膜上におけるレジストパタ
    ーン形成方法であって、 前記上部表面と前記段差部側壁と前記下方上部表面との
    上にフォトレジスト膜を形成する工程と、 前記上部表面に対して斜めに照射される光により、前記
    段差部側壁の下部以外の領域に形成された前記フォトレ
    ジスト膜を露光する工程と、 前記段差部側壁の下部に露光されなかった前記フォトレ
    ジスト膜を残存させ、露光された前記フォトレジスト膜
    を現像処理により除去する工程とを備える、レジストパ
    ターン形成方法。
  11. 【請求項１１】 溝を有する下地膜と、 前記溝の内部に形成された導電体膜と、 前記導電体膜上に形成され、前記導電体膜を形成するた
    めの写真製版加工工程において用いる光を吸収する光吸
    収体膜とを備える、半導体装置。
  12. 【請求項１２】 前記導電体膜はキャパシタ下部電極で
    あり、 前記キャパシタ下部電極上に形成された誘電体膜と、 前記誘電体膜上に形成されたキャパシタ上部電極とをさ
    らに備える、請求項１１に記載の半導体装置。
  13. 【請求項１３】 前記光吸収体膜は、シリコン酸化窒化
    膜である、請求項１１または１２に記載の半導体装置。
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