JPH081905B2 - 自己整合パターン形成方法 - Google Patents
自己整合パターン形成方法Info
- Publication number
- JPH081905B2 JPH081905B2 JP2048788A JP2048788A JPH081905B2 JP H081905 B2 JPH081905 B2 JP H081905B2 JP 2048788 A JP2048788 A JP 2048788A JP 2048788 A JP2048788 A JP 2048788A JP H081905 B2 JPH081905 B2 JP H081905B2
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- Japan
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- thin film
- self
- photoresist
- pattern forming
- forming method
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- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造時に用いる自己整合パター
ン形成方法に関する。
ン形成方法に関する。
従来の技術 従来においては、あるパターンの上面の一部に異種材
料のパターンを少し寸法を小さく形成しようとすれば、
リソグラフィーを用いる以外に方法がなかった。
料のパターンを少し寸法を小さく形成しようとすれば、
リソグラフィーを用いる以外に方法がなかった。
発明が解決しようとする課題 リソグラフィーを用いれば第１のパターンと第２のパ
ターン間の寸法差はマスク合せ精度（現状0.2μｍ程
度）のばらつきを生じる。従って、マスク合せ精度以下
の微細な寸法差を再現性よく形成することは事実上不可
能という問題があった。
ターン間の寸法差はマスク合せ精度（現状0.2μｍ程
度）のばらつきを生じる。従って、マスク合せ精度以下
の微細な寸法差を再現性よく形成することは事実上不可
能という問題があった。
課題を解決するための手段 本発明の方法は、半導体基板上に所望形状の開孔部を
有する第１の薄膜を形成し、その上に第２、第３の薄膜
を順次積層状に堆積せしめ、その上にさらにフォトレジ
ストを塗布し、フォトレジストのみおよび第３の薄膜の
みを順次選択的にエッチオフし、次に第２、第３の薄膜
がほぼ同じ速度でエッチオフする。開孔部内に第３の薄
膜が残存しているうちにエッチングを終了するものであ
る。
有する第１の薄膜を形成し、その上に第２、第３の薄膜
を順次積層状に堆積せしめ、その上にさらにフォトレジ
ストを塗布し、フォトレジストのみおよび第３の薄膜の
みを順次選択的にエッチオフし、次に第２、第３の薄膜
がほぼ同じ速度でエッチオフする。開孔部内に第３の薄
膜が残存しているうちにエッチングを終了するものであ
る。
作用 このような本発明方法では、第３の薄膜は開孔部端か
ら第２の薄膜の膜厚分離れて堆積される。はじめにフォ
トレジストのみをエッチングオフして開孔部内の第３の
薄膜のみがフォトレジストに覆われる。フォトレジスト
のみ、第３の薄膜のみと順次選択的にエッチオフするこ
とでそれらの膜厚むやらエッチレートの不均一性が下方
にある第２の薄膜のエッチングへ転写されるのを防止し
ている。すなわちエッチングの不均一性を累積すること
なく、第２の薄膜がエッチされ、その上面にはレジスト
に保護されて第３の薄膜が形成される。
ら第２の薄膜の膜厚分離れて堆積される。はじめにフォ
トレジストのみをエッチングオフして開孔部内の第３の
薄膜のみがフォトレジストに覆われる。フォトレジスト
のみ、第３の薄膜のみと順次選択的にエッチオフするこ
とでそれらの膜厚むやらエッチレートの不均一性が下方
にある第２の薄膜のエッチングへ転写されるのを防止し
ている。すなわちエッチングの不均一性を累積すること
なく、第２の薄膜がエッチされ、その上面にはレジスト
に保護されて第３の薄膜が形成される。
実施例 第１図〜第４図に沿って本発明の一実施例を説明す
る。
る。
〔第１図〕 半導体基板１の一主面上に第１の薄膜とし
ての高温気相成長膜２を堆積し、開孔６を設けたのち、
第２の薄膜としてのポリSi3と第３の薄膜としてのSi3N4
４を順次積層状に堆積し、さらにその上にフォトレジス
ト５を塗布する。
ての高温気相成長膜２を堆積し、開孔６を設けたのち、
第２の薄膜としてのポリSi3と第３の薄膜としてのSi3N4
４を順次積層状に堆積し、さらにその上にフォトレジス
ト５を塗布する。
このとき、ポリSi3はその厚さｔがほぼ一様なので、S
i3N4４と開孔６端部からの距離ｌ≒ｔとなる。すなわち
距離ｌは第２の薄膜の膜厚で制御される。
i3N4４と開孔６端部からの距離ｌ≒ｔとなる。すなわち
距離ｌは第２の薄膜の膜厚で制御される。
〔第２図〕 フォトレジスト５のみを選択的にエッチし
て凹部内にフォトレジスト51が残存せしめる。
て凹部内にフォトレジスト51が残存せしめる。
〔第３図〕 Si3N4のみを選択的にエッチして、凹部内
にのみSi3N441を残存せしめる。
にのみSi3N441を残存せしめる。
〔第４図〕 ポリSi3とSi3N441とほぼ同じ速度でエッチ
オフして開孔６内にのみポリSi31を残存せしめる。かく
して、第２の薄膜であるポリSi31の上面の一部にその端
部から所定の寸法差ｌをもって第３の薄膜であるSi3N44
1が形成された。この実施例は、ポリシリコン31の上面
の微細な一部をSi3N441をマスクとして選択酸化し、後
にSi3N4を除去すればそこにポリシリコンに対するコン
タクト開孔が自己整合的に形成されることに応用され
る。
オフして開孔６内にのみポリSi31を残存せしめる。かく
して、第２の薄膜であるポリSi31の上面の一部にその端
部から所定の寸法差ｌをもって第３の薄膜であるSi3N44
1が形成された。この実施例は、ポリシリコン31の上面
の微細な一部をSi3N441をマスクとして選択酸化し、後
にSi3N4を除去すればそこにポリシリコンに対するコン
タクト開孔が自己整合的に形成されることに応用され
る。
他の実施例は、第２の薄膜をMOS型半導体装置のゲー
トとしてのポリSiとし、第３の薄膜をゲート配線抵抗を
低下させるためのTiSi2とした場合である。ポリSiゲー
トの上面中央部にのみTiSi2が形成されるため、ポリSi
側面が直接Tiに触れない。このためTiがゲート酸化膜へ
侵入する確率が低下しゲートの絶縁膜破壊が防止され
る。
トとしてのポリSiとし、第３の薄膜をゲート配線抵抗を
低下させるためのTiSi2とした場合である。ポリSiゲー
トの上面中央部にのみTiSi2が形成されるため、ポリSi
側面が直接Tiに触れない。このためTiがゲート酸化膜へ
侵入する確率が低下しゲートの絶縁膜破壊が防止され
る。
発明の効果 以上のように、本発明によれば、膜厚程度の微細な寸
法差をもって、あるパターンの上面の一部に異種材料の
パターンが形成される。すなわちふたつのパターンの寸
法差は、対象とする薄膜の膜厚範囲（通常、数十mmから
数μｍ）に於て高精度に制御される。
法差をもって、あるパターンの上面の一部に異種材料の
パターンが形成される。すなわちふたつのパターンの寸
法差は、対象とする薄膜の膜厚範囲（通常、数十mmから
数μｍ）に於て高精度に制御される。
本発明により、従来以上の微細なパターンの形成が可
能となった。
能となった。
第１図〜第４図は本発明の一実施例方法を示す工程図で
ある。 １……基板、2,3,4……第1,第2,第３薄膜。
ある。 １……基板、2,3,4……第1,第2,第３薄膜。
Claims (1)
- 【請求項１】半導体基板の一主面上に第１の薄膜を形成
した後上記第１の薄膜に所望形状の開孔部を設ける工程
と、上記開孔部内及び第１の薄膜上に第２、第３の薄膜
を順次積層状に積せしめる工程と、さらにその上にその
上面が平坦となる様にフォトレジストを塗布する工程
と、上記フォトレジストのみを選択的に除去する工程
と、第３の薄膜のみを選択的に除去する工程と、第２、
第３の薄膜がほぼ同速度でエッチオフされる工程と、フ
ォトレジストのみを除去、洗浄する工程とを含み、第２
の薄膜上面の一部に第３の薄膜を自己整合的に形成する
自己整合パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048788A JPH081905B2 (ja) | 1988-01-29 | 1988-01-29 | 自己整合パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048788A JPH081905B2 (ja) | 1988-01-29 | 1988-01-29 | 自己整合パターン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194424A JPH01194424A (ja) | 1989-08-04 |
| JPH081905B2 true JPH081905B2 (ja) | 1996-01-10 |
Family
ID=12028500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048788A Expired - Fee Related JPH081905B2 (ja) | 1988-01-29 | 1988-01-29 | 自己整合パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081905B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000058786A (ja) | 1998-08-11 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置と半導体装置の製造方法およびそれに用いるレジストパターン形成方法 |
-
1988
- 1988-01-29 JP JP2048788A patent/JPH081905B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01194424A (ja) | 1989-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |