JPH05110099A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05110099A JPH05110099A JP29764891A JP29764891A JPH05110099A JP H05110099 A JPH05110099 A JP H05110099A JP 29764891 A JP29764891 A JP 29764891A JP 29764891 A JP29764891 A JP 29764891A JP H05110099 A JPH05110099 A JP H05110099A
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- Japan
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- protrusion
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Abstract
(57)【要約】
【目的】 電気移動度が大きく応答性の良い薄膜トラン
ジスタを得る。 【構成】 絶縁基板１上に突起３を形成し、この突起３
を含む絶縁基板１上に半導体層４をほぼ一定の厚さに形
成する。次に、半導体層４上に、ＳＯＧをその上面が平
坦となるように塗布することにより、上面が平坦なＳＯ
Ｇ膜５を形成する。次に、ＳＯＧ膜５上にフォトレジス
ト膜６をパターン形成し、このフォトレジスト膜６をマ
スクとしてイオンを注入し、突起３の両側における半導
体層４にソース領域７およびドレイン領域８を形成する
と共に、突起３上における半導体層４によってチャネル
領域９を形成する。次に、フォトレジスト膜６を除去し
た後、ＳＯＧ膜５と半導体層４とを同じエッチング速度
でエッチングすると、半導体層４の上面全体が平坦化さ
れる。この状態では、チャネル領域９の膜厚はソース領
域７およびドレイン領域８の膜厚よりも突起３の高さの
分だけ薄くなる。
ジスタを得る。 【構成】 絶縁基板１上に突起３を形成し、この突起３
を含む絶縁基板１上に半導体層４をほぼ一定の厚さに形
成する。次に、半導体層４上に、ＳＯＧをその上面が平
坦となるように塗布することにより、上面が平坦なＳＯ
Ｇ膜５を形成する。次に、ＳＯＧ膜５上にフォトレジス
ト膜６をパターン形成し、このフォトレジスト膜６をマ
スクとしてイオンを注入し、突起３の両側における半導
体層４にソース領域７およびドレイン領域８を形成する
と共に、突起３上における半導体層４によってチャネル
領域９を形成する。次に、フォトレジスト膜６を除去し
た後、ＳＯＧ膜５と半導体層４とを同じエッチング速度
でエッチングすると、半導体層４の上面全体が平坦化さ
れる。この状態では、チャネル領域９の膜厚はソース領
域７およびドレイン領域８の膜厚よりも突起３の高さの
分だけ薄くなる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタには、ガラスやセラミ
ック等からなる絶縁基板の上面にシリコン等からなる半
導体層を均一の膜厚でパターン形成し、この半導体層を
ゲート絶縁膜で覆い、半導体層のチャネル領域に対応す
る部分のゲート絶縁膜の上面にゲート電極をパターン形
成し、このゲート電極をマスクとして半導体層にイオン
を注入することにより、半導体層のチャネル領域の両側
にソース領域およびドレイン領域を形成し、このソース
領域およびドレイン領域に対応する部分のゲート絶縁膜
にコンタクトホールを形成し、各コンタクトホールを介
してソース領域およびドレイン領域と接続されるアルミ
ニウムからなるソース電極およびドレイン電極をゲート
絶縁膜の上面にパターン形成してなるものがある。
ック等からなる絶縁基板の上面にシリコン等からなる半
導体層を均一の膜厚でパターン形成し、この半導体層を
ゲート絶縁膜で覆い、半導体層のチャネル領域に対応す
る部分のゲート絶縁膜の上面にゲート電極をパターン形
成し、このゲート電極をマスクとして半導体層にイオン
を注入することにより、半導体層のチャネル領域の両側
にソース領域およびドレイン領域を形成し、このソース
領域およびドレイン領域に対応する部分のゲート絶縁膜
にコンタクトホールを形成し、各コンタクトホールを介
してソース領域およびドレイン領域と接続されるアルミ
ニウムからなるソース電極およびドレイン電極をゲート
絶縁膜の上面にパターン形成してなるものがある。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、半導体層が均一の膜
厚で１０００〜３０００Å程度と厚く形成されているの
で、チャネル領域における電気移動度が小さく、応答性
が悪いという問題があった。なお、仮に半導体層を１０
００Å以下の薄い膜厚に形成した場合には、チャネル領
域における電気移動度が大きくなるが、ソース領域・ド
レイン領域のシート抵抗およびソース電極・ドレイン電
極とのコンタクト抵抗が高くなり、したがってこの場合
もトランジスタとしての動作速度が遅くなるという問題
がある。そこで、ソース領域およびドレイン領域の膜厚
のみを厚くするかあるいはチャネル領域の膜厚のみを薄
くすることが考えられるが、このように膜厚の異なる半
導体層を絶縁基板の平坦な上面に形成することは極めて
困難であるという問題がある。この発明の目的は、電気
移動度を大きくして応答性も良くすることができる上、
容易に製造することのできる薄膜トランジスタの製造方
法を提供することにある。
このような薄膜トランジスタでは、半導体層が均一の膜
厚で１０００〜３０００Å程度と厚く形成されているの
で、チャネル領域における電気移動度が小さく、応答性
が悪いという問題があった。なお、仮に半導体層を１０
００Å以下の薄い膜厚に形成した場合には、チャネル領
域における電気移動度が大きくなるが、ソース領域・ド
レイン領域のシート抵抗およびソース電極・ドレイン電
極とのコンタクト抵抗が高くなり、したがってこの場合
もトランジスタとしての動作速度が遅くなるという問題
がある。そこで、ソース領域およびドレイン領域の膜厚
のみを厚くするかあるいはチャネル領域の膜厚のみを薄
くすることが考えられるが、このように膜厚の異なる半
導体層を絶縁基板の平坦な上面に形成することは極めて
困難であるという問題がある。この発明の目的は、電気
移動度を大きくして応答性も良くすることができる上、
容易に製造することのできる薄膜トランジスタの製造方
法を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、絶縁基板上
のチャネル形成領域に対応する箇所に突起を形成し、該
突起を含む前記絶縁基板上に半導体層を所定の厚さに堆
積して前記突起に対応する部分を隆起状に形成し、該半
導体層上に表面が平坦な絶縁膜を形成し、該絶縁膜をマ
スクとしてイオンを注入することにより前記突起の両側
における前記半導体層にソース領域およびドレイン領域
を形成し、前記絶縁膜および前記半導体層の隆起状部分
の上層部をエッチングすることにより前記半導体層の表
面を平坦化し、これにより前記突起上に形成されたチャ
ネル領域の膜厚を前記突起の両側に形成されたソース領
域およびドレイン領域の膜厚よりも薄くしたものであ
る。
のチャネル形成領域に対応する箇所に突起を形成し、該
突起を含む前記絶縁基板上に半導体層を所定の厚さに堆
積して前記突起に対応する部分を隆起状に形成し、該半
導体層上に表面が平坦な絶縁膜を形成し、該絶縁膜をマ
スクとしてイオンを注入することにより前記突起の両側
における前記半導体層にソース領域およびドレイン領域
を形成し、前記絶縁膜および前記半導体層の隆起状部分
の上層部をエッチングすることにより前記半導体層の表
面を平坦化し、これにより前記突起上に形成されたチャ
ネル領域の膜厚を前記突起の両側に形成されたソース領
域およびドレイン領域の膜厚よりも薄くしたものであ
る。
【０００５】
【作用】この発明によれば、チャネル領域の膜厚をソー
ス領域およびドレイン領域の膜厚よりも薄くすることが
できるので、チャネル領域における電気移動度が大きく
なり、かつソース領域およびドレイン領域のシート抵抗
やコンタクト抵抗を小さく抑えることができ、したがっ
て電気移動度が大きく応答性の良い薄膜トランジスタを
得ることができる。また、絶縁膜および半導体層の隆起
状部分の上層部を同時にエッチングして半導体層の表面
を平坦化することにより、突起上に形成されたチャネル
領域の膜厚を突起の両側に形成されたソース領域および
ドレイン領域の膜厚よりも薄くしているので、絶縁基板
の平坦な上面に膜厚の異なる半導体層を形成する場合と
比較して、容易に製造することができる。
ス領域およびドレイン領域の膜厚よりも薄くすることが
できるので、チャネル領域における電気移動度が大きく
なり、かつソース領域およびドレイン領域のシート抵抗
やコンタクト抵抗を小さく抑えることができ、したがっ
て電気移動度が大きく応答性の良い薄膜トランジスタを
得ることができる。また、絶縁膜および半導体層の隆起
状部分の上層部を同時にエッチングして半導体層の表面
を平坦化することにより、突起上に形成されたチャネル
領域の膜厚を突起の両側に形成されたソース領域および
ドレイン領域の膜厚よりも薄くしているので、絶縁基板
の平坦な上面に膜厚の異なる半導体層を形成する場合と
比較して、容易に製造することができる。
【０００６】
【実施例】図１〜図７はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、薄膜トラ
ンジスタの製造方法について説明する。
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、薄膜トラ
ンジスタの製造方法について説明する。
【０００７】まず、図１に示すように、ガラス等からな
る絶縁基板１の上面のチャネル形成領域２に対応する箇
所に、それ以外の部分をフォトリソグラフィ技術により
エッチングして除去することにより、突起３を形成す
る。次に、図２に示すように、突起３を含む絶縁基板１
の上面にシリコン等からなる半導体層４を堆積する。こ
の場合、半導体層４は絶縁基板１の突起３に対応する部
分が隆起状に形成される。また、以下の説明で明らかな
如く、半導体層４の膜厚は突起３の高さに形成すべきチ
ャネル領域の膜厚を加えた値と同じかそれ以上となるよ
うにすることが能率的である。次に、図３に示すよう
に、半導体層４の上面に、酸化シリコン等の絶縁材をス
ピンコート法によりその上面が平坦となるように塗布し
た後熱処理を施すことにより、上面が平坦なＳＯＧ（絶
縁）膜５を形成する。このＳＯＧ膜５は、次工程のイオ
ン注入工程におけるマスクとしての役割等を果たすもの
であるので、その膜厚は注入イオンが突き抜けることが
できる程度の膜厚となるようにする。
る絶縁基板１の上面のチャネル形成領域２に対応する箇
所に、それ以外の部分をフォトリソグラフィ技術により
エッチングして除去することにより、突起３を形成す
る。次に、図２に示すように、突起３を含む絶縁基板１
の上面にシリコン等からなる半導体層４を堆積する。こ
の場合、半導体層４は絶縁基板１の突起３に対応する部
分が隆起状に形成される。また、以下の説明で明らかな
如く、半導体層４の膜厚は突起３の高さに形成すべきチ
ャネル領域の膜厚を加えた値と同じかそれ以上となるよ
うにすることが能率的である。次に、図３に示すよう
に、半導体層４の上面に、酸化シリコン等の絶縁材をス
ピンコート法によりその上面が平坦となるように塗布し
た後熱処理を施すことにより、上面が平坦なＳＯＧ（絶
縁）膜５を形成する。このＳＯＧ膜５は、次工程のイオ
ン注入工程におけるマスクとしての役割等を果たすもの
であるので、その膜厚は注入イオンが突き抜けることが
できる程度の膜厚となるようにする。
【０００８】次に、図４に示すように、突起３に対応す
る部分におけるＳＯＧ膜５の上面にフォトレジスト膜６
をパターン形成する。次に、フォトレジスト膜６をマス
クとして突起３の両側における半導体層４にイオン注入
装置によりリンイオン等のイオンを注入し、次いで熱処
理を施して注入イオンを活性化することにより、突起３
の両側における半導体層４にソース領域７およびドレイ
ン領域８を形成すると共に、突起３上における半導体層
４によってチャネル領域９を形成する。この後、フォト
レジスト膜６をエッチングして除去する。
る部分におけるＳＯＧ膜５の上面にフォトレジスト膜６
をパターン形成する。次に、フォトレジスト膜６をマス
クとして突起３の両側における半導体層４にイオン注入
装置によりリンイオン等のイオンを注入し、次いで熱処
理を施して注入イオンを活性化することにより、突起３
の両側における半導体層４にソース領域７およびドレイ
ン領域８を形成すると共に、突起３上における半導体層
４によってチャネル領域９を形成する。この後、フォト
レジスト膜６をエッチングして除去する。
【０００９】次に、ＳＦ6とＣＨＦ3との混合ガス雰囲気
中でプラズマエッチングする。この場合、ＳＯＧ膜５と
半導体層４とは同じエッチング速度でエッチングされる
から、ＳＯＧ膜５の上面の平坦性が維持されたままエッ
チングが進行する。そして、半導体層４の隆起状部分の
うち少なくとも例えば図２において周囲より上方に突出
している部分が完全に除去される位置までエッチングを
行う。すると、図５に示すように、半導体層４の上面全
体が平坦化される。この状態では、チャネル領域９の膜
厚は、絶縁基板１上に形成された突起３の高さの分だ
け、ソース領域７およびドレイン領域８の膜厚よりも薄
くなっている。
中でプラズマエッチングする。この場合、ＳＯＧ膜５と
半導体層４とは同じエッチング速度でエッチングされる
から、ＳＯＧ膜５の上面の平坦性が維持されたままエッ
チングが進行する。そして、半導体層４の隆起状部分の
うち少なくとも例えば図２において周囲より上方に突出
している部分が完全に除去される位置までエッチングを
行う。すると、図５に示すように、半導体層４の上面全
体が平坦化される。この状態では、チャネル領域９の膜
厚は、絶縁基板１上に形成された突起３の高さの分だ
け、ソース領域７およびドレイン領域８の膜厚よりも薄
くなっている。
【００１０】次に、図６に示すように、半導体層４の上
面に酸化シリコンや窒化シリコン等からなるゲート絶縁
膜１０を形成する。次に、ゲート絶縁膜１０をエッチン
グしてソース領域７およびドレイン領域８と対応する部
分にコンタクトホール１１、１２を形成する。次に、図
７に示すように、コンタクトホール１１、１２を介して
ソース領域７およびドレイン領域８と接続されるアルミ
ニウムからなるソース電極１３およびドレイン電極１４
をゲート絶縁膜１０の上面にパターン形成すると共に、
同じくアルミニウムからなるゲート電極１５をゲート絶
縁膜１０の上面にパターン形成する。かくして、薄膜ト
ランジスタが製造される。
面に酸化シリコンや窒化シリコン等からなるゲート絶縁
膜１０を形成する。次に、ゲート絶縁膜１０をエッチン
グしてソース領域７およびドレイン領域８と対応する部
分にコンタクトホール１１、１２を形成する。次に、図
７に示すように、コンタクトホール１１、１２を介して
ソース領域７およびドレイン領域８と接続されるアルミ
ニウムからなるソース電極１３およびドレイン電極１４
をゲート絶縁膜１０の上面にパターン形成すると共に、
同じくアルミニウムからなるゲート電極１５をゲート絶
縁膜１０の上面にパターン形成する。かくして、薄膜ト
ランジスタが製造される。
【００１１】このようにして製造された薄膜トランジス
タでは、チャネル領域９の膜厚がソース領域７およびド
レイン領域８の膜厚よりも突起３の高さの分だけ薄くな
っているので、突起３の高さを制御することにより、一
例として、チャネル領域９の膜厚を数百Å程度とし、ソ
ース領域７およびドレイン領域８の膜厚を２千数百〜３
千数百Å程度とすることができる。したがって、チャネ
ル領域９における電気移動度が大きくなり、かつソース
領域７およびドレイン領域８のシート抵抗やコンタクト
抵抗を小さく抑えることができ、ひいては電気移動度が
大きく応答性の良い薄膜トランジスタを得ることができ
る。また、ＳＯＧ膜５および半導体層４の隆起状部分の
上層部を同時にエッチングして半導体層４の表面を平坦
化することにより、突起３上に形成されたチャネル領域
９の膜厚を突起３の両側に形成されたソース領域７およ
びドレイン領域８の膜厚よりも薄くしているので、絶縁
基板の平坦な上面に膜厚の異なる半導体層を形成する場
合と比較して、容易に製造することができる。
タでは、チャネル領域９の膜厚がソース領域７およびド
レイン領域８の膜厚よりも突起３の高さの分だけ薄くな
っているので、突起３の高さを制御することにより、一
例として、チャネル領域９の膜厚を数百Å程度とし、ソ
ース領域７およびドレイン領域８の膜厚を２千数百〜３
千数百Å程度とすることができる。したがって、チャネ
ル領域９における電気移動度が大きくなり、かつソース
領域７およびドレイン領域８のシート抵抗やコンタクト
抵抗を小さく抑えることができ、ひいては電気移動度が
大きく応答性の良い薄膜トランジスタを得ることができ
る。また、ＳＯＧ膜５および半導体層４の隆起状部分の
上層部を同時にエッチングして半導体層４の表面を平坦
化することにより、突起３上に形成されたチャネル領域
９の膜厚を突起３の両側に形成されたソース領域７およ
びドレイン領域８の膜厚よりも薄くしているので、絶縁
基板の平坦な上面に膜厚の異なる半導体層を形成する場
合と比較して、容易に製造することができる。
【００１２】なお、上記実施例では、例えば図１に示す
ように、絶縁基板１の上面のチャネル形成領域２に対応
する箇所に、それ以外の部分をフォトリソグラフィ技術
によりエッチングして除去することにより、突起３を形
成しているが、これに限定されるものではない。例え
ば、図８に示すように、絶縁基板２１の上面に酸化シリ
コンや窒化シリコン等からなる絶縁膜２２を形成し、次
いでチャネル形成領域２３に対応する部分以外の不要な
部分の絶縁膜２２をエッチングして除去することによ
り、図９に示すように、絶縁基板２１の上面のチャネル
形成領域２３に対応する箇所に突起２４を形成するよう
にしてもよい。この場合、絶縁基板２１自体をエッチン
グしていないので、絶縁基板２１としてエッチング加工
の困難なものを使用することもでき、またエッチングを
途中で止める必要もないので、突起２４の高さを正確に
制御することができる。
ように、絶縁基板１の上面のチャネル形成領域２に対応
する箇所に、それ以外の部分をフォトリソグラフィ技術
によりエッチングして除去することにより、突起３を形
成しているが、これに限定されるものではない。例え
ば、図８に示すように、絶縁基板２１の上面に酸化シリ
コンや窒化シリコン等からなる絶縁膜２２を形成し、次
いでチャネル形成領域２３に対応する部分以外の不要な
部分の絶縁膜２２をエッチングして除去することによ
り、図９に示すように、絶縁基板２１の上面のチャネル
形成領域２３に対応する箇所に突起２４を形成するよう
にしてもよい。この場合、絶縁基板２１自体をエッチン
グしていないので、絶縁基板２１としてエッチング加工
の困難なものを使用することもでき、またエッチングを
途中で止める必要もないので、突起２４の高さを正確に
制御することができる。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、チャネル領域の膜厚をソース領域およびドレイン領
域の膜厚よりも薄くすることができるので、チャネル領
域における電気移動度が大きくなり、かつソース領域お
よびドレイン領域のシート抵抗やコンタクト抵抗を小さ
く抑えることができ、したがって電気移動度が大きく応
答性の良い薄膜トランジスタを得ることができ、しかも
絶縁基板の平坦な上面に膜厚の異なる半導体層を形成す
る場合と比較して、容易に製造することができる。
ば、チャネル領域の膜厚をソース領域およびドレイン領
域の膜厚よりも薄くすることができるので、チャネル領
域における電気移動度が大きくなり、かつソース領域お
よびドレイン領域のシート抵抗やコンタクト抵抗を小さ
く抑えることができ、したがって電気移動度が大きく応
答性の良い薄膜トランジスタを得ることができ、しかも
絶縁基板の平坦な上面に膜厚の異なる半導体層を形成す
る場合と比較して、容易に製造することができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面に突起を形成した状態の
断面図。
の製造に際し、絶縁基板の上面に突起を形成した状態の
断面図。
【図２】同薄膜トランジスタの製造に際し、突起を含む
絶縁基板の上面に半導体層を形成した状態の断面図。
絶縁基板の上面に半導体層を形成した状態の断面図。
【図３】同薄膜トランジスタの製造に際し、半導体層の
上面にＳＯＧ膜を形成した状態の断面図。
上面にＳＯＧ膜を形成した状態の断面図。
【図４】同薄膜トランジスタの製造に際し、フォトレジ
スト膜を形成した後このフォトレジスト膜をマスクとし
てイオンを注入した状態の断面図。
スト膜を形成した後このフォトレジスト膜をマスクとし
てイオンを注入した状態の断面図。
【図５】同薄膜トランジスタの製造に際し、プラズマエ
ッチングにより半導体層の上面を平坦化した状態の断面
図。
ッチングにより半導体層の上面を平坦化した状態の断面
図。
【図６】同薄膜トランジスタの製造に際し、ゲート絶縁
膜およびコンタクトホールを形成した状態の断面図。
膜およびコンタクトホールを形成した状態の断面図。
【図７】同薄膜トランジスタの製造に際し、ソース電
極、ドレイン電極およびゲート電極を形成した状態の断
面図。
極、ドレイン電極およびゲート電極を形成した状態の断
面図。
【図８】この発明の他の実施例における薄膜トランジス
タの製造に際し、絶縁基板の上面に絶縁膜を形成した状
態の断面図。
タの製造に際し、絶縁基板の上面に絶縁膜を形成した状
態の断面図。
【図９】同薄膜トランジスタの製造に際し、絶縁膜の不
要な部分を除去して突起を形成した状態の断面図。
要な部分を除去して突起を形成した状態の断面図。
１、２１ 絶縁基板 ３、２４ 突起 ４ 半導体層 ５ ＳＯＧ（絶縁）膜 ６ フォトレジスト膜 ７ ソース領域 ８ ドレイン領域 ９ チャネル領域
Claims (3)
- 【請求項１】 絶縁基板上のチャネル形成領域に対応す
る箇所に突起を形成し、該突起を含む前記絶縁基板上に
半導体層を所定の厚さに堆積して前記突起に対応する部
分を隆起状に形成し、該半導体層上に表面が平坦な絶縁
膜を形成し、該絶縁膜をマスクとしてイオンを注入する
ことにより前記突起の両側における前記半導体層にソー
ス領域およびドレイン領域を形成し、前記絶縁膜および
前記半導体層の隆起状部分の上層部をエッチングするこ
とにより前記半導体層の表面を平坦化し、これにより前
記突起上に形成されたチャネル領域の膜厚を前記突起の
両側に形成されたソース領域およびドレイン領域の膜厚
よりも薄くしたことを特徴とする薄膜トランジスタの製
造方法。 - 【請求項２】 絶縁基板の上面をエッチングすることに
より前記突起を形成したことを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項３】 絶縁基板の上面に形成した絶縁膜によっ
て前記突起を形成したことを特徴とする請求項１記載の
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29764891A JPH05110099A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29764891A JPH05110099A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110099A true JPH05110099A (ja) | 1993-04-30 |
Family
ID=17849310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29764891A Pending JPH05110099A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110099A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1968111A2 (en) | 2007-03-08 | 2008-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7772054B2 (en) | 2007-06-15 | 2010-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8034674B2 (en) | 2007-06-29 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, and electronic appliance |
| US8048749B2 (en) | 2007-07-26 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8227302B2 (en) | 2008-04-25 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and manufacturing method thereof |
-
1991
- 1991-10-18 JP JP29764891A patent/JPH05110099A/ja active Pending
Cited By (10)
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