JPH0613355A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0613355A JPH0613355A JP16786792A JP16786792A JPH0613355A JP H0613355 A JPH0613355 A JP H0613355A JP 16786792 A JP16786792 A JP 16786792A JP 16786792 A JP16786792 A JP 16786792A JP H0613355 A JPH0613355 A JP H0613355A
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Abstract
(57)【要約】
【構成】第１の配線層上と第２の配線層上に形成された
ホールの面積が異なり、前記ホール面積の大きさが前記
配線層の材質で異なることを特徴とする半導体装置。ま
た、前記ホールを形成するドライエッチング方法におい
て、前記エッチングガスに一般式がＣXＦYで表わされる
ガスと一般式がＣXＨYＦZで表わされるガスを用いるこ
とを特徴とする製造方法。 【効果】対絶縁膜との選択比が小さい第２の配線層への
ホール面積を第１の配線層へのホール面積より小さくす
ることで、エッチング量を減らすことができるため、第
２の配線層を抜けてしまうホール形成を防止することが
できる。また、従来シリコン酸化膜をエッチングしてい
るエッチングガスや装置でホール形成を行うことができ
る。
ホールの面積が異なり、前記ホール面積の大きさが前記
配線層の材質で異なることを特徴とする半導体装置。ま
た、前記ホールを形成するドライエッチング方法におい
て、前記エッチングガスに一般式がＣXＦYで表わされる
ガスと一般式がＣXＨYＦZで表わされるガスを用いるこ
とを特徴とする製造方法。 【効果】対絶縁膜との選択比が小さい第２の配線層への
ホール面積を第１の配線層へのホール面積より小さくす
ることで、エッチング量を減らすことができるため、第
２の配線層を抜けてしまうホール形成を防止することが
できる。また、従来シリコン酸化膜をエッチングしてい
るエッチングガスや装置でホール形成を行うことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置において配
線上のホール面積が配線材料に関するものとその半導体
装置の製造方法においてエッチングガスに関するもので
ある。
線上のホール面積が配線材料に関するものとその半導体
装置の製造方法においてエッチングガスに関するもので
ある。
【０００２】
【従来の技術】従来の半導体装置とその製造方法は、図
７、図２のようであった。図７において、７０１は第１
の配線層、７０２は第１の絶縁膜、７０３は第２の配線
層、７０４は第２の絶縁膜、７０５はレジストである。
図２は、反応室にガスを導入し、平行に置かれた電極の
間に高周波を印加してガスをプラズマ化し、エッチング
を行うＲＩＥ型（トライオード）ドライエッチング装置
であり、２０１は印加電極、２０２は接地電極、２０３
はウエハ、２０４はＲＦ電源である。
７、図２のようであった。図７において、７０１は第１
の配線層、７０２は第１の絶縁膜、７０３は第２の配線
層、７０４は第２の絶縁膜、７０５はレジストである。
図２は、反応室にガスを導入し、平行に置かれた電極の
間に高周波を印加してガスをプラズマ化し、エッチング
を行うＲＩＥ型（トライオード）ドライエッチング装置
であり、２０１は印加電極、２０２は接地電極、２０３
はウエハ、２０４はＲＦ電源である。
【０００３】図７において、Ｓｉ基板の上方に前記第１
の配線層７０１を例えばポリＳｉ配線層の上にモリブデ
ンシリサイドを形成したポリサイド配線層を形成する。
その上に第１の絶縁膜７０２（例えばモノシランと酸素
を用いた化学気相成長法による二酸化珪素膜）を介在し
て、前記第２の配線層７０３を例えばポリＳｉ配線層で
形成する。その上に第２の絶縁膜７０４（例えばモノシ
ランと酸素とホスフィンを用いた化学気相成長法による
リン・シリケート・ガラス）を形成する。その上に前記
レジスト７０５を例えばホール径が０．８μｍの大きさ
で前記第１の配線層７０１上と前記第２の配線層７０３
上にパターニングする。パターニングした前記レジスト
７０５をマスクとして異方性エッチングによりホールを
形成する。
の配線層７０１を例えばポリＳｉ配線層の上にモリブデ
ンシリサイドを形成したポリサイド配線層を形成する。
その上に第１の絶縁膜７０２（例えばモノシランと酸素
を用いた化学気相成長法による二酸化珪素膜）を介在し
て、前記第２の配線層７０３を例えばポリＳｉ配線層で
形成する。その上に第２の絶縁膜７０４（例えばモノシ
ランと酸素とホスフィンを用いた化学気相成長法による
リン・シリケート・ガラス）を形成する。その上に前記
レジスト７０５を例えばホール径が０．８μｍの大きさ
で前記第１の配線層７０１上と前記第２の配線層７０３
上にパターニングする。パターニングした前記レジスト
７０５をマスクとして異方性エッチングによりホールを
形成する。
【０００４】図２において、前記ホールの形成を装置内
の圧力を例えば９０ｍＴｏｒｒ、印加ＲＦパワーの大き
さを例えば９００Ｗ（上部バイアス／下部バイアス＝１
０／９０％）、エッチングプロセスガスを例えばＣ2Ｆ6
１０ｓｃｃｍとＣＨＦ3９０ｓｃｃｍ、チャンバー温
度を例えば１５℃の条件でエッチングを行うと、ホール
面積が例えば０．６４μｍ2のとき、エッチング速度が
８５３０．４∂／ｍｉｎ、均一性が１０．７％、対ポリ
Ｓｉとの選択比が１４．５７、対ポリサイドとの選択比
が３０．８２であった。
の圧力を例えば９０ｍＴｏｒｒ、印加ＲＦパワーの大き
さを例えば９００Ｗ（上部バイアス／下部バイアス＝１
０／９０％）、エッチングプロセスガスを例えばＣ2Ｆ6
１０ｓｃｃｍとＣＨＦ3９０ｓｃｃｍ、チャンバー温
度を例えば１５℃の条件でエッチングを行うと、ホール
面積が例えば０．６４μｍ2のとき、エッチング速度が
８５３０．４∂／ｍｉｎ、均一性が１０．７％、対ポリ
Ｓｉとの選択比が１４．５７、対ポリサイドとの選択比
が３０．８２であった。
【０００５】
【発明が解決しようとする課題】しかしながら、上記第
１のポリサイド配線層７０１と比べて第２のポリＳｉ配
線層７０３に第１の絶縁膜７０２の厚さ分のエッチング
量が多く加わり、オーバーエッチング量の差ができる。
さらに、前記第１のポリサイド配線層７０１上と前記第
２のポリＳｉ配線層７０３上に同じ面積のホールを同時
に形成すると、前記第１のポリサイド配線層７０１の対
絶縁膜との選択比と比べて前記第２のポリＳｉ配線層７
０３の選択比が小さいため、同じオーバーエッチング量
のエッチングを行っても配線層のエッチング量に差がで
きる。例えば、前記第１の絶縁膜７０２の膜厚を０．２
μｍ、前記第２の絶縁膜７０４の膜厚を１．２μｍのと
き、前記第１のポリサイド配線層７０１上に形成するホ
ールのオーバーエッチング量を３０％とすると、前記第
２のポリＳｉ配線層７０３上に形成するホールのオーバ
ーエッチング量は４４％となり、前記第１のポリサイド
配線層７０１のオーバーエッチング量より大きくなる。
また、前記第１のポリサイド配線層７０１のエッチング
量が１３６∂、前記第２のポリＳｉ配線層７０３のエッ
チング量が４２３∂となり、前記第１のポリサイド配線
層７０１のエッチング量より大きくなる。このため、前
記第２のポリＳｉ配線層７０３が薄膜（例えば４００）
で、対絶縁膜との選択比が小さい（例えば１４．５７）
場合は、前記第１のポリサイド配線層７０１上に形成す
るホールのオーバーエッチング量を３０％とすると、前
記第２のポリＳｉ配線層７０３を抜けてしまうおそれが
ある。
１のポリサイド配線層７０１と比べて第２のポリＳｉ配
線層７０３に第１の絶縁膜７０２の厚さ分のエッチング
量が多く加わり、オーバーエッチング量の差ができる。
さらに、前記第１のポリサイド配線層７０１上と前記第
２のポリＳｉ配線層７０３上に同じ面積のホールを同時
に形成すると、前記第１のポリサイド配線層７０１の対
絶縁膜との選択比と比べて前記第２のポリＳｉ配線層７
０３の選択比が小さいため、同じオーバーエッチング量
のエッチングを行っても配線層のエッチング量に差がで
きる。例えば、前記第１の絶縁膜７０２の膜厚を０．２
μｍ、前記第２の絶縁膜７０４の膜厚を１．２μｍのと
き、前記第１のポリサイド配線層７０１上に形成するホ
ールのオーバーエッチング量を３０％とすると、前記第
２のポリＳｉ配線層７０３上に形成するホールのオーバ
ーエッチング量は４４％となり、前記第１のポリサイド
配線層７０１のオーバーエッチング量より大きくなる。
また、前記第１のポリサイド配線層７０１のエッチング
量が１３６∂、前記第２のポリＳｉ配線層７０３のエッ
チング量が４２３∂となり、前記第１のポリサイド配線
層７０１のエッチング量より大きくなる。このため、前
記第２のポリＳｉ配線層７０３が薄膜（例えば４００）
で、対絶縁膜との選択比が小さい（例えば１４．５７）
場合は、前記第１のポリサイド配線層７０１上に形成す
るホールのオーバーエッチング量を３０％とすると、前
記第２のポリＳｉ配線層７０３を抜けてしまうおそれが
ある。
【０００６】この前記第２のポリＳｉ配線層７０２を抜
けてしまうホール形成を防止するためには、前記第１の
ポリサイド配線層７０１上のホール形成と前記第２のポ
リＳｉ配線層７０２上のホール形成を別々に行えばよ
い。しかし、その場合、レジストをパターニングして、
異方性エッチングを行いレジストを剥離するホール形成
の工程を２度行うことになり煩雑である。
けてしまうホール形成を防止するためには、前記第１の
ポリサイド配線層７０１上のホール形成と前記第２のポ
リＳｉ配線層７０２上のホール形成を別々に行えばよ
い。しかし、その場合、レジストをパターニングして、
異方性エッチングを行いレジストを剥離するホール形成
の工程を２度行うことになり煩雑である。
【０００７】そこで、本発明は従来のこのような問題点
を解決するもので、その目的とするところは、配線層上
のホール面積を配線層の材質で異なる大きさにすること
で、エッチング速度を制御し、オーバーエッチングによ
るエッチング量を小さくすることにある。
を解決するもので、その目的とするところは、配線層上
のホール面積を配線層の材質で異なる大きさにすること
で、エッチング速度を制御し、オーバーエッチングによ
るエッチング量を小さくすることにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された第１の配線層、前記第１の配
線層上に形成された第１の絶縁膜、前記第１の絶縁膜の
上に形成された第２の配線層、前記第２の配線層上に形
成された第２の絶縁膜、前記第１の配線層上と前記第２
の配線層上に形成されたホール、前記第１の配線層上と
前記第２の配線層上に形成されたホールの面積が異な
り、前記ホール面積の大きさが前記配線層の材質で異な
ることを特徴とする。また、本発明の半導体装置の製造
方法は、反応室にガスを導入し、ガスをプラズマ化し、
シリコン酸化膜のエッチングを行うドライエッチング方
法において、前記エッチングガスに一般式がＣXＦYで表
わされるガスと一般式がＣXＨYＦZで表わされるガスを
用いることを特徴とする。
半導体基板上に形成された第１の配線層、前記第１の配
線層上に形成された第１の絶縁膜、前記第１の絶縁膜の
上に形成された第２の配線層、前記第２の配線層上に形
成された第２の絶縁膜、前記第１の配線層上と前記第２
の配線層上に形成されたホール、前記第１の配線層上と
前記第２の配線層上に形成されたホールの面積が異な
り、前記ホール面積の大きさが前記配線層の材質で異な
ることを特徴とする。また、本発明の半導体装置の製造
方法は、反応室にガスを導入し、ガスをプラズマ化し、
シリコン酸化膜のエッチングを行うドライエッチング方
法において、前記エッチングガスに一般式がＣXＦYで表
わされるガスと一般式がＣXＨYＦZで表わされるガスを
用いることを特徴とする。
【０００９】
【作用】上記のように構成されたホールについてホール
面積を１．０μｍ2以下に小さくすることでエッチング
速度を遅くすることができる。図６においてホール面積
とエッチング速度の関係のグラフを示す。図６において
縦軸はエッチングレート、横軸はホール面積である。図
６において、ホール面積が２．２５μｍ2（ホール径
１．５μｍ）、１．０μｍ2（ホール径０．５μｍ）、
０．２５μｍ2（ホール径０．５μｍ）と小さくなる
と、エッチング速度は９０３５．４Å／ｍｉｎ、８９９
１．０Å／ｍｉｎ、７６２２．３Å／ｍｉｎとなり、ホ
ール面積が１．０μｍ2以下に小さくなると急激にエッ
チング速度が遅くなる。このため、対絶縁膜との選択比
が小さい前記第２の配線層へのホール面積を第１の配線
層へのホール面積より小さくすることで、エッチング速
度を遅くしてオーバーエッチングに対するエッチング量
を減らすことができる。
面積を１．０μｍ2以下に小さくすることでエッチング
速度を遅くすることができる。図６においてホール面積
とエッチング速度の関係のグラフを示す。図６において
縦軸はエッチングレート、横軸はホール面積である。図
６において、ホール面積が２．２５μｍ2（ホール径
１．５μｍ）、１．０μｍ2（ホール径０．５μｍ）、
０．２５μｍ2（ホール径０．５μｍ）と小さくなる
と、エッチング速度は９０３５．４Å／ｍｉｎ、８９９
１．０Å／ｍｉｎ、７６２２．３Å／ｍｉｎとなり、ホ
ール面積が１．０μｍ2以下に小さくなると急激にエッ
チング速度が遅くなる。このため、対絶縁膜との選択比
が小さい前記第２の配線層へのホール面積を第１の配線
層へのホール面積より小さくすることで、エッチング速
度を遅くしてオーバーエッチングに対するエッチング量
を減らすことができる。
【００１０】また、従来シリコン酸化膜をエッチングし
ているエッチングガスや装置でホール形成を行うことが
できる。
ているエッチングガスや装置でホール形成を行うことが
できる。
【００１１】
【実施例】以下に本発明の実施例を図面に基づいて説明
する。図１は、本発明の半導体装置の実施例を示す要部
の断面図であり、１０１は第１の配線層、１０２は第１
の絶縁膜、１０３は第２の配線層、１０４は第２の絶縁
膜、１０５はレジストである。図２は、本発明の半導体
装置の実施例を示す要部の断面図であり、反応室にガス
を導入し、平行に置かれた電極間に高周波を印加してガ
スをプラズマ化し、エッチングを行うＲＩＥ型（トライ
オード）ドライエッチング装置である。２０１は印加電
極、２０２は接地電極、２０３はウエハ、２０４はＲＦ
電源である。図１において、Ｓｉ基板の上方に前記第１
の配線層１０１を例えばポリＳｉ配線層の上にモリブデ
ンシリサイドを形成したポリサイド配線層を形成する。
その上に第１の絶縁膜１０２（例えばモノシランと酸素
を用いた化学気相成長法による二酸化珪素膜）、その膜
厚を例えば０．２μｍを介在して、前記第２の配線層１
０３を例えばポリＳｉ配線層、その膜厚を例えば０．０
４μｍで形成する。その上に前記第２の絶縁膜１０４
（例えばモノシランと酸素とホスフィンを用いた化学気
相成長法によるリン・シリケート・ガラス）、その膜厚
を例えば１．２μｍで形成する。その上に前記レジスト
１０５を例えば前記第１の配線層１０１上にホール面積
１．０μｍ2（ホール径１．０μｍ）のホールと前記第
２の配線層１０３上にホール面積０．２５μｍ2（ホー
ル径０．５μｍ）のホールをパターニングする。パター
ニングした前記レジスト１０５をマスクとして異方性エ
ッチングによりホールを形成する。
する。図１は、本発明の半導体装置の実施例を示す要部
の断面図であり、１０１は第１の配線層、１０２は第１
の絶縁膜、１０３は第２の配線層、１０４は第２の絶縁
膜、１０５はレジストである。図２は、本発明の半導体
装置の実施例を示す要部の断面図であり、反応室にガス
を導入し、平行に置かれた電極間に高周波を印加してガ
スをプラズマ化し、エッチングを行うＲＩＥ型（トライ
オード）ドライエッチング装置である。２０１は印加電
極、２０２は接地電極、２０３はウエハ、２０４はＲＦ
電源である。図１において、Ｓｉ基板の上方に前記第１
の配線層１０１を例えばポリＳｉ配線層の上にモリブデ
ンシリサイドを形成したポリサイド配線層を形成する。
その上に第１の絶縁膜１０２（例えばモノシランと酸素
を用いた化学気相成長法による二酸化珪素膜）、その膜
厚を例えば０．２μｍを介在して、前記第２の配線層１
０３を例えばポリＳｉ配線層、その膜厚を例えば０．０
４μｍで形成する。その上に前記第２の絶縁膜１０４
（例えばモノシランと酸素とホスフィンを用いた化学気
相成長法によるリン・シリケート・ガラス）、その膜厚
を例えば１．２μｍで形成する。その上に前記レジスト
１０５を例えば前記第１の配線層１０１上にホール面積
１．０μｍ2（ホール径１．０μｍ）のホールと前記第
２の配線層１０３上にホール面積０．２５μｍ2（ホー
ル径０．５μｍ）のホールをパターニングする。パター
ニングした前記レジスト１０５をマスクとして異方性エ
ッチングによりホールを形成する。
【００１２】図２において、前記ホールの形成を装置内
の圧力を９０ｍＴｏｒｒ、印加ＲＦパワーの大きさを９
００Ｗ（上部バイアス／下部バイアス＝１０／９０
％）、エッチングプロセスガスをＣ2Ｆ6 １０ｓｃｃｍ
とＣＨＦ3 ９０ｓｃｃｍ、チャンバー温度を１５℃の
条件でエッチングを行うと、エッチング速度が８９９
１．０Å／ｍｉｎ（ホール面積が１．０μｍ2）と７６
２２．３Å／ｍｉｎ（ホール面積が０．２５μｍ2）、
均一性が１０．７％、対ポリＳｉとの選択比が１４．５
７、対ポリサイドとの選択比が３０．８２であった。
の圧力を９０ｍＴｏｒｒ、印加ＲＦパワーの大きさを９
００Ｗ（上部バイアス／下部バイアス＝１０／９０
％）、エッチングプロセスガスをＣ2Ｆ6 １０ｓｃｃｍ
とＣＨＦ3 ９０ｓｃｃｍ、チャンバー温度を１５℃の
条件でエッチングを行うと、エッチング速度が８９９
１．０Å／ｍｉｎ（ホール面積が１．０μｍ2）と７６
２２．３Å／ｍｉｎ（ホール面積が０．２５μｍ2）、
均一性が１０．７％、対ポリＳｉとの選択比が１４．５
７、対ポリサイドとの選択比が３０．８２であった。
【００１３】ここで、上記ホール面積を１．０μｍ2と
０．２５μｍ2にしたことから、エッチング速度が８９
９１．０Å／ｍｉｎと７６２２．３Å／ｍｉｎの差がで
き、前記第１のポリサイド配線層１０１上に形成するホ
ールのオーバーエッチング量を例えば３０％とすると、
前記第２のポリＳｉ配線層１０３上に形成するホールの
オーバーエッチング量は２５％となり、ホール面積が
０．６４μｍ2で同じ時のオーバーエッチング量の４４
％と比べると差が小さくなった。また、前記第１のポリ
サイド配線層１０１のエッチング量が１３６∂、前記第
２のポリＳｉ配線層１０３のエッチング量が２４０Åと
なり、ホール面積が０．６４μｍ2で同じ時のエッチン
グ量の４２３Åと比べると小さくなった。このため、対
絶縁膜との選択比が小さい前記第２の配線層へのホール
面積を第１の配線層へのホール面積より小さくすること
で、エッチング速度を遅くしてオーバーエッチングに対
するエッチング量を減らすことができるため、第２の配
線層を抜けてしまうホール形成を防止することができ
る。また、従来シリコン酸化膜をエッチングしているエ
ッチングガスや装置でホール形成を行うことができる。
０．２５μｍ2にしたことから、エッチング速度が８９
９１．０Å／ｍｉｎと７６２２．３Å／ｍｉｎの差がで
き、前記第１のポリサイド配線層１０１上に形成するホ
ールのオーバーエッチング量を例えば３０％とすると、
前記第２のポリＳｉ配線層１０３上に形成するホールの
オーバーエッチング量は２５％となり、ホール面積が
０．６４μｍ2で同じ時のオーバーエッチング量の４４
％と比べると差が小さくなった。また、前記第１のポリ
サイド配線層１０１のエッチング量が１３６∂、前記第
２のポリＳｉ配線層１０３のエッチング量が２４０Åと
なり、ホール面積が０．６４μｍ2で同じ時のエッチン
グ量の４２３Åと比べると小さくなった。このため、対
絶縁膜との選択比が小さい前記第２の配線層へのホール
面積を第１の配線層へのホール面積より小さくすること
で、エッチング速度を遅くしてオーバーエッチングに対
するエッチング量を減らすことができるため、第２の配
線層を抜けてしまうホール形成を防止することができ
る。また、従来シリコン酸化膜をエッチングしているエ
ッチングガスや装置でホール形成を行うことができる。
【００１４】以上を実施例１の説明とする。
【００１５】図３は、本発明の半導体装置の実施例を示
す要部の断面図であり、３０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳと
略す）、３０２は酸化膜、３０３は第１の配線層、３０
４はソース・ドレイン領域、３０５は第１の絶縁膜、３
０６は第２の配線層、３０７は第２の絶縁膜、３０８は
レジストである。図４は、本発明の半導体装置の実施例
を示す要部の断面図であり、反応室にガスを導入し、平
行に置かれた電極間に高周波を印加してガスをプラズマ
化し、エッチングを行うＲＩＥ型ドライエッチング装置
である。４０１は印加電極、４０２は接地電極、４０３
はウエハ、４０４はＲＦ電源である。
す要部の断面図であり、３０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳと
略す）、３０２は酸化膜、３０３は第１の配線層、３０
４はソース・ドレイン領域、３０５は第１の絶縁膜、３
０６は第２の配線層、３０７は第２の絶縁膜、３０８は
レジストである。図４は、本発明の半導体装置の実施例
を示す要部の断面図であり、反応室にガスを導入し、平
行に置かれた電極間に高周波を印加してガスをプラズマ
化し、エッチングを行うＲＩＥ型ドライエッチング装置
である。４０１は印加電極、４０２は接地電極、４０３
はウエハ、４０４はＲＦ電源である。
【００１６】図３において、Ｓｉ基板にＬＯＣＯＳ３０
１を形成した後に全面に酸化膜３０２を形成する。その
上にゲート電極として、第１の配線層３０３を例えばポ
リＳｉ配線層の上にモリブデンシリサイドを形成したポ
リサイド配線層で形成する。その構造で、第１の配線層
３０３をマスクとして、イオンを打ち込みソース・ドレ
イン領域３０４を形成し、第１の配線層以外の酸化膜３
０２をフッ酸エッチングで取り除く。その上に第１の絶
縁膜３０５（例えばモノシランと酸素を用いた化学気相
成長法による二酸化珪素膜）、その膜厚を０．４μｍを
介在して、前記第２の配線層３０６をポリＳｉ配線層、
その膜厚を０．０５μｍで形成する。その上に第２の絶
縁膜３０７（例えばモノシランと酸素とホスフィンを用
いた化学気相成長法によるリン・シリケート・ガラ
ス）、その膜厚を０．８μｍで形成する。その上に前記
レジスト３０８を前記第１の配線層３０３上にホール面
積１．０μｍ2（ホール径１．０μｍ）のホールと前記
第２の配線層３０６上にホール面積０．２５μｍ2（ホ
ール径０．５μｍ）のホールをパターニングする。パタ
ーニングした前記レジスト３０８をマスクとして異方性
エッチングによりホールを形成する。
１を形成した後に全面に酸化膜３０２を形成する。その
上にゲート電極として、第１の配線層３０３を例えばポ
リＳｉ配線層の上にモリブデンシリサイドを形成したポ
リサイド配線層で形成する。その構造で、第１の配線層
３０３をマスクとして、イオンを打ち込みソース・ドレ
イン領域３０４を形成し、第１の配線層以外の酸化膜３
０２をフッ酸エッチングで取り除く。その上に第１の絶
縁膜３０５（例えばモノシランと酸素を用いた化学気相
成長法による二酸化珪素膜）、その膜厚を０．４μｍを
介在して、前記第２の配線層３０６をポリＳｉ配線層、
その膜厚を０．０５μｍで形成する。その上に第２の絶
縁膜３０７（例えばモノシランと酸素とホスフィンを用
いた化学気相成長法によるリン・シリケート・ガラ
ス）、その膜厚を０．８μｍで形成する。その上に前記
レジスト３０８を前記第１の配線層３０３上にホール面
積１．０μｍ2（ホール径１．０μｍ）のホールと前記
第２の配線層３０６上にホール面積０．２５μｍ2（ホ
ール径０．５μｍ）のホールをパターニングする。パタ
ーニングした前記レジスト３０８をマスクとして異方性
エッチングによりホールを形成する。
【００１７】図４において、前記ホールの形成を装置内
の圧力を１５００ｍＴｏｒｒ、印加ＲＦパワーの大きさ
を８２５Ｗ、エッチングプロセスガスをＣＦ4 ３０ｓ
ｃｃｍとＣＨＦ3 ７０ｓｃｃｍ、チャンバー温度を−
７℃の条件でエッチングを行うと、エッチング速度が８
５４０．７Å／ｍｉｎ（ホール面積が１．０μｍ2）と
７２３９．９Å／ｍｉｎ（ホール面積が０．２５μ
ｍ2）、均一性が５．３％、対ポリＳｉとの選択比が１
３．６４、対ポリサイドとの選択比が２９．０８であっ
た。
の圧力を１５００ｍＴｏｒｒ、印加ＲＦパワーの大きさ
を８２５Ｗ、エッチングプロセスガスをＣＦ4 ３０ｓ
ｃｃｍとＣＨＦ3 ７０ｓｃｃｍ、チャンバー温度を−
７℃の条件でエッチングを行うと、エッチング速度が８
５４０．７Å／ｍｉｎ（ホール面積が１．０μｍ2）と
７２３９．９Å／ｍｉｎ（ホール面積が０．２５μ
ｍ2）、均一性が５．３％、対ポリＳｉとの選択比が１
３．６４、対ポリサイドとの選択比が２９．０８であっ
た。
【００１８】ここで、上記ホール面積を１．０μｍ2と
０．２５μｍ2にしたことから、エッチング速度が８５
４０．７Å／ｍｉｎと７２３９．９Å／ｍｉｎの差がで
き、前記第１のポリサイド配線層３０１上に形成するホ
ールのオーバーエッチング量を例えば３０％とすると、
前記第２のポリＳｉ配線層３０６上に形成するホールの
オーバーエッチング量は４４％となり、ホール面積が
０．６４μｍ2で同じ時のオーバーエッチング量の６３
％と比べると差が小さくなった。また、前記第１のポリ
サイド配線層３０３のエッチング量が１２３∂、前記第
２のポリＳｉ配線層３０６のエッチング量が３８７Åと
なり、ホール面積が０．６４μｍ2で同じ時のエッチン
グ量の５５４Åと比べると小さくなった。このため、対
絶縁膜との選択比が小さい前記第２の配線層へのホール
面積を第１の配線層へのホール面積より小さくすること
で、エッチング速度を遅くしてオーバーエッチングに対
するエッチング量を減らすことができるため、第２の配
線層を抜けてしまうホール形成を防止することができ
る。また、従来シリコン酸化膜をエッチングしているエ
ッチングガスや装置でホール形成を行うことができる。
０．２５μｍ2にしたことから、エッチング速度が８５
４０．７Å／ｍｉｎと７２３９．９Å／ｍｉｎの差がで
き、前記第１のポリサイド配線層３０１上に形成するホ
ールのオーバーエッチング量を例えば３０％とすると、
前記第２のポリＳｉ配線層３０６上に形成するホールの
オーバーエッチング量は４４％となり、ホール面積が
０．６４μｍ2で同じ時のオーバーエッチング量の６３
％と比べると差が小さくなった。また、前記第１のポリ
サイド配線層３０３のエッチング量が１２３∂、前記第
２のポリＳｉ配線層３０６のエッチング量が３８７Åと
なり、ホール面積が０．６４μｍ2で同じ時のエッチン
グ量の５５４Åと比べると小さくなった。このため、対
絶縁膜との選択比が小さい前記第２の配線層へのホール
面積を第１の配線層へのホール面積より小さくすること
で、エッチング速度を遅くしてオーバーエッチングに対
するエッチング量を減らすことができるため、第２の配
線層を抜けてしまうホール形成を防止することができ
る。また、従来シリコン酸化膜をエッチングしているエ
ッチングガスや装置でホール形成を行うことができる。
【００１９】以上を実施例２の説明とする。
【００２０】図５は、本発明の半導体装置の実施例を示
す要部の断面図であり、反応室にガスを導入し、マイク
ロ波によりガスをプラズマ化し、必要に応じて高周波を
印加し、エッチングを行うＥＣＲ型ドライエッチング装
置である。５０１は印加電極、５０２は接地電極、５０
３はウエハ、５０４はＲＦ電源、５０５はマイクロ波電
源、５０６はマグネットコイルである。
す要部の断面図であり、反応室にガスを導入し、マイク
ロ波によりガスをプラズマ化し、必要に応じて高周波を
印加し、エッチングを行うＥＣＲ型ドライエッチング装
置である。５０１は印加電極、５０２は接地電極、５０
３はウエハ、５０４はＲＦ電源、５０５はマイクロ波電
源、５０６はマグネットコイルである。
【００２１】上記と同様に図３において、Ｓｉ基板にＬ
ＯＣＯＳ３０１を形成した後に全面に酸化膜３０２を形
成する。その上にゲート電極として、第１の配線層３０
３を例えばポリＳｉ配線層の上にタングステンシリサイ
ドを形成したポリサイド配線層で形成する。その構造
で、第１の配線層３０３をマスクとして、イオンを打ち
込みソース・ドレイン領域３０４を形成し、第１の配線
層以外の酸化膜３０２をフッ酸エッチングで取り除く。
その上に第１の絶縁膜３０５（例えばモノシランと酸素
を用いた化学気相成長法による二酸化珪素膜）、その膜
厚を０．２μｍを介在して、前記第２の配線層３０６を
ポリＳｉ配線層、その膜厚を０．０４μｍで形成する。
その上に第２の絶縁膜３０７（例えばモノシランと酸素
とホスフィンを用いた化学気相成長法によるリン・シリ
ケート・ガラス）、その膜厚を１．２μｍで形成する。
その上に前記レジスト３０８を前記第１の配線層３０３
上にホール面積１．０μｍ2（ホール径１．０μｍ）の
ホールと前記第２の配線層３０６上にホール面積０．２
５μｍ2（ホール径０．５μｍ）のホールをパターニン
グする。パターニングした前記レジスト３０８をマスク
として異方性エッチングによりホールを形成する。
ＯＣＯＳ３０１を形成した後に全面に酸化膜３０２を形
成する。その上にゲート電極として、第１の配線層３０
３を例えばポリＳｉ配線層の上にタングステンシリサイ
ドを形成したポリサイド配線層で形成する。その構造
で、第１の配線層３０３をマスクとして、イオンを打ち
込みソース・ドレイン領域３０４を形成し、第１の配線
層以外の酸化膜３０２をフッ酸エッチングで取り除く。
その上に第１の絶縁膜３０５（例えばモノシランと酸素
を用いた化学気相成長法による二酸化珪素膜）、その膜
厚を０．２μｍを介在して、前記第２の配線層３０６を
ポリＳｉ配線層、その膜厚を０．０４μｍで形成する。
その上に第２の絶縁膜３０７（例えばモノシランと酸素
とホスフィンを用いた化学気相成長法によるリン・シリ
ケート・ガラス）、その膜厚を１．２μｍで形成する。
その上に前記レジスト３０８を前記第１の配線層３０３
上にホール面積１．０μｍ2（ホール径１．０μｍ）の
ホールと前記第２の配線層３０６上にホール面積０．２
５μｍ2（ホール径０．５μｍ）のホールをパターニン
グする。パターニングした前記レジスト３０８をマスク
として異方性エッチングによりホールを形成する。
【００２２】図５において、前記ホールの形成を装置内
の圧力を２．０ｍＴｏｒｒ、印加ＲＦパワーの大きさを
３００Ｗ、マイクロ波パワーを２００ｍＡ、エッチング
プロセスガスをＣ3Ｆ8 １０ｓｃｃｍとＣＨ2Ｆ2 １５
ｓｃｃｍ、チャンバー温度を２０℃の条件でエッチング
を行うと、エッチング速度が５４４０．０Å／ｍｉｎ
（ホール面積が１．０μｍ2）と４６１１．５Å／ｍｉ
ｎ（ホール面積が０．２５μｍ2）、均一性が１０．４
％、対ポリＳｉとの選択比が１６．１８、対ポリサイド
との選択比が３３．４９であった。
の圧力を２．０ｍＴｏｒｒ、印加ＲＦパワーの大きさを
３００Ｗ、マイクロ波パワーを２００ｍＡ、エッチング
プロセスガスをＣ3Ｆ8 １０ｓｃｃｍとＣＨ2Ｆ2 １５
ｓｃｃｍ、チャンバー温度を２０℃の条件でエッチング
を行うと、エッチング速度が５４４０．０Å／ｍｉｎ
（ホール面積が１．０μｍ2）と４６１１．５Å／ｍｉ
ｎ（ホール面積が０．２５μｍ2）、均一性が１０．４
％、対ポリＳｉとの選択比が１６．１８、対ポリサイド
との選択比が３３．４９であった。
【００２３】ここで、上記ホール面積を１．０μｍ2と
０．２５μｍ2にしたことから、エッチング速度が５４
４０．０Å／ｍｉｎと４６１１．５Å／ｍｉｎの差がで
き、前記第１のポリサイド配線層３０１上に形成するホ
ールのオーバーエッチング量を例えば３０％とすると、
前記第２のポリＳｉ配線層３０６上に形成するホールの
オーバーエッチング量は２４％となり、ホール面積が
０．６４μｍ2で同じ時のオーバーエッチング量の４４
％と比べると差が小さくなった。また、前記第１のポリ
サイド配線層３０３のエッチング量が１２５∂、前記第
２のポリＳｉ配線層３０６のエッチング量が２０８Åと
なり、ホール面積が０．６４μｍ2で同じ時のエッチン
グ量の４２３Åと比べると小さくなった。このため、対
絶縁膜との選択比が小さい前記第２の配線層へのホール
面積を第１の配線層へのホール面積より小さくすること
で、エッチング速度を遅くしてオーバーエッチングに対
するエッチング量を減らすことができるため、第２の配
線層を抜けてしまうホール形成を防止することができ
る。また、従来シリコン酸化膜をエッチングしているエ
ッチングガスや装置でホール形成を行うことができる。
０．２５μｍ2にしたことから、エッチング速度が５４
４０．０Å／ｍｉｎと４６１１．５Å／ｍｉｎの差がで
き、前記第１のポリサイド配線層３０１上に形成するホ
ールのオーバーエッチング量を例えば３０％とすると、
前記第２のポリＳｉ配線層３０６上に形成するホールの
オーバーエッチング量は２４％となり、ホール面積が
０．６４μｍ2で同じ時のオーバーエッチング量の４４
％と比べると差が小さくなった。また、前記第１のポリ
サイド配線層３０３のエッチング量が１２５∂、前記第
２のポリＳｉ配線層３０６のエッチング量が２０８Åと
なり、ホール面積が０．６４μｍ2で同じ時のエッチン
グ量の４２３Åと比べると小さくなった。このため、対
絶縁膜との選択比が小さい前記第２の配線層へのホール
面積を第１の配線層へのホール面積より小さくすること
で、エッチング速度を遅くしてオーバーエッチングに対
するエッチング量を減らすことができるため、第２の配
線層を抜けてしまうホール形成を防止することができ
る。また、従来シリコン酸化膜をエッチングしているエ
ッチングガスや装置でホール形成を行うことができる。
【００２４】以上を実施例３の説明とする。
【００２５】また、上記実施例の他、配線層が３層以上
の場合にも適応できる。
の場合にも適応できる。
【００２６】以上、本発明の実施例を図面に基づいて３
例説明した。しかし、本発明はこれに限らず、ホール面
積を配線材料で変えることで実現できることは言うまで
もない。
例説明した。しかし、本発明はこれに限らず、ホール面
積を配線材料で変えることで実現できることは言うまで
もない。
【００２７】
【発明の効果】本発明は、以上を説明したように対絶縁
膜との選択比が小さい前記第２の配線層へのホール面積
を第１の配線層へのホール面積より小さくすることで、
エッチング速度を遅くしてオーバーエッチングに対する
エッチング量を減らすことができるため、第２の配線層
を抜けてしまうホール形成を防止することができる。ま
た、従来シリコン酸化膜をエッチングしているエッチン
グガスや装置でホール形成を行うことができる。
膜との選択比が小さい前記第２の配線層へのホール面積
を第１の配線層へのホール面積より小さくすることで、
エッチング速度を遅くしてオーバーエッチングに対する
エッチング量を減らすことができるため、第２の配線層
を抜けてしまうホール形成を防止することができる。ま
た、従来シリコン酸化膜をエッチングしているエッチン
グガスや装置でホール形成を行うことができる。
【図１】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図２】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図３】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図４】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図５】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図６】本発明の半導体装置とその製造方法の実施例を
示す要部のグラフ。
示す要部のグラフ。
【図７】従来の半導体装置とその製造方法を示す要部の
断面図。
断面図。
１０１・・・第１の配線層 １０２・・・第１の絶縁膜 １０３・・・第２の配線層 １０４・・・第２の絶縁膜 １０５・・・レジスト ２０１・・・印加電極 ２０２・・・接地電極 ２０３・・・ウエハ ２０４・・・ＲＦ電源 ３０１・・・ＬＯＣＯＳ ３０２・・・酸化膜 ３０３・・・第１の配線層 ３０４・・・ソース・ドレイン領域 ３０５・・・第１の絶縁膜 ３０６・・・第２の配線層 ３０７・・・第２の絶縁膜 ３０８・・・レジスト ４０１・・・印加電極 ４０２・・・接地電極 ４０３・・・ウエハ ４０４・・・ＲＦ電源 ５０１・・・印加電極 ５０２・・・接地電極 ５０３・・・ウエハ ５０４・・・ＲＦ電源 ５０５・・・マイクロ波電源 ５０６・・・マグネットコイル ７０１・・・第１の配線層 ７０２・・・第１の絶縁膜 ７０３・・・第２の配線層 ７０４・・・第２の絶縁膜 ７０５・・・レジスト
Claims (7)
- 【請求項１】 半導体基板上に形成された第１の配線
層、前記第１の配線層上に形成された第１の絶縁膜、前
記第１の絶縁膜の上に形成された第２の配線層、前記第
２の配線層上に形成された第２の絶縁膜、前記第１の配
線層上と前記第２の配線層上に形成されたホール、前記
第１の配線層上と前記第２の配線層上に形成されたホー
ルの面積が異なり、前記ホール面積の大きさが前記配線
層の材質で異なることを特徴とする半導体装置。 - 【請求項２】 反応室にガスを導入し、ガスをプラズマ
化し、シリコン酸化膜のエッチングを行うドライエッチ
ング方法において、前記エッチングガスに一般式がＣX
ＦYで表わされるガスと一般式がＣXＨYＦZで表わされる
ガスを用いることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 一般式がＣXＦYで表わされるガスとして
ＣＦ4を用いることを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項４】 一般式がＣXＦYで表わされるガスとして
Ｃ2Ｆ6を用いることを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項５】 一般式がＣXＦYで表わされるガスとして
Ｃ3Ｆ8を用いることを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項６】 一般式がＣXＨYＦZで表わされるガスと
してＣＨＦ3を用いることを特徴とする請求項２記載の
半導体装置の製造方法。 - 【請求項７】 一般式がＣXＨYＦZで表わされるガスと
してＣＨ2Ｆ2を用いることを特徴とする請求項２記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786792A JPH0613355A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786792A JPH0613355A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613355A true JPH0613355A (ja) | 1994-01-21 |
Family
ID=15857555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16786792A Pending JPH0613355A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004696A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | 接続用配線構造、接続用配線構造の製造方法、固体撮像装置の製造方法、固体撮像装置および電子情報機器 |
-
1992
- 1992-06-25 JP JP16786792A patent/JPH0613355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004696A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | 接続用配線構造、接続用配線構造の製造方法、固体撮像装置の製造方法、固体撮像装置および電子情報機器 |
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