JP2000100782A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
防止する。 【解決手段】ドライエッチング条件を高周波印加電圧を
300から400Wの範囲、処理圧力を15から23m
Torrの範囲、トータルガス流量を10から15sc
cmの範囲にすることのいずれか一つを選択する。 【効果】微細化されたLSI等の半導体装置の多層配線
に於ける、導電層へドライエッチング方法を用いた接続
孔の形成を、プラズマの異常放電が発生しない様に改善
し、配線の断線防止、接続孔の加工不良防止、電気特性
や品質に係わる長期信頼性と量産安定性の改善効果があ
り、微細半導体装置の安定供給を可能にするものであ
る。
Description
方法において接続孔をドライエッチング方法を用いて、
プラズマ異常放電を起こさず該絶縁膜を通して該導電層
上に形成することに関するものである。
図5のようであった。図1において、101は導電層、
102は絶縁膜、103はレジスト、104は接続孔で
ある。図5は、反応室にガスを導入し、平行に置かれた
電極の間に高周波を印加してガスをプラズマ化し、エッ
チングを行うRIE型ドライエッチング装置であり、5
01は印加電極、502は接地電極、503はウエハ、
504は高周波電源である。
101を例えばシリコン基板の不純物層、不純物がドー
ピングされた多結晶Si(PolySi)や金属あるい
はこれらの合金等で形成する。その上に絶縁膜102を
例えばモノシランと酸素を用いた化学気相成長法による
二酸化珪素膜、あるいは熱酸化によるシリコン酸化膜と
気相成長によるボロンやリンを含むBPSGで形成す
る。その上に該導電層101と電気接続を取る為の該接
続孔104を該絶縁膜102上にフォトレジストパター
ン103を例えばホール径が0.6μmの大きさで形成
する(図1a)。該フォトレジストパターン103をマ
スクとして、該接続孔104をドライエッチング方法を
用いて、該絶縁膜102を通して該導電層101上に形
成している(図1b)。
ッチング方法において、反応室内の該印加電極501と
該接地電極502の電極間距離を例えば、1.6mm
で、反応室にプロセスガスを例えばCF4 15scc
mとCHF3 15sccm導入し、装置内の圧力を例
えば37.5mTorrとし、高周波の周波数を例えば
13.56MHz、印加電圧を例えば800Wを加えた
条件で、ガスをプラズマ化し、エッチングを行うと、ホ
ール径が例えば0.6μmのとき、エッチング速度が4
53.0nm/min、均一性が5.7%、対ポリSi
との選択比が14.57であった。
は、導電層と絶縁膜か形成される毎に、導電層と電気接
続を取る為の接続孔が繰り返し形成されており、接続孔
を2層目より3層目の導電層に形成する多層配線構造ほ
ど、接続孔を形成するドライエッチング時に、プラズマ
の異常放電が発生しやすい。プラズマの異常放電は、プ
ラズマから導電層に放電が落ち、配線を破壊し断線させ
たり、また、パーティクルを発生させ、接続孔の加工不
良を起こすため、歩留まりを低下させる極めて難しく大
きな問題がある。
造を取らないことや、層間容量を増大させる導電層の長
さや膜厚を減少させることが考えられるが、微細化に逆
行するため現実的でない。
するドライエッチング時に発生するセルフバイアス(V
dc)が極端に小さくなる装置、例えば、プラズマを発
生させる高周波(プラズマソース)とウエハにイオンを
引き込む高周波(イオンソース)を分離し、コントロー
ルが可能なECR型、ヘリコン型、またはICP型エッ
チング装置が考えられるが、現在、絶縁膜をエッチング
して、接続孔を安定して、再現良く、安価にできる装置
がなく、現実的でない。
る問題点を解決するもので、ドライエッチング条件で、
高周波の印加電圧を300から400Wまで小さくする
こと、または、処理圧力を15から23mTorrまで
小さくすること、または、トータルガス流量を10から
15sccmまで小さくすることのいずれか一つを選択
することで、プラズマの異常放電が発生せず、接続孔を
形成するエッチング方法を提供し、現在、使用している
装置で、安定して、再現良く、安価に、電気特性、歩留
りや信頼性向上を図り微細半導体装置の実用化と安定供
給を目的とするものである。
造方法は、半導体基板上に、少なくとも、半導体素子の
導電層を形成する工程、該導電層上に絶縁膜を形成する
工程、該導電層と電気接続を取る為の接続孔を該絶縁膜
上にフォトレジストパターンを形成する工程、該フォト
レジストパターンをマスクとして、該接続孔をドライエ
ッチング方法を用いて、プラズマ異常放電を起こさず該
絶縁膜を通して該導電層上に形成することを特徴とす
る。
イエッチング方法において、反応室にガスを導入し、高
周波を印加して、ガスをプラズマ化し、該絶縁膜をエッ
チングするRIE型ドライエッチング方法を用いること
を特徴とする。
イエッチング方法において、該高周波の印加電圧を30
0から400Wの範囲を用いることを特徴とする。
イエッチング方法において、処理圧力を15から23m
Torrの範囲を用いることを特徴とする。
イエッチング方法において、トータルガス流量を10か
ら15sccmの範囲を用いることを特徴とする。
づいて説明する。図1は、本発明の半導体装置の実施例
を示す要部の断面図であり、101は導電層、102は
絶縁膜、103はレジスト、104は接続孔である。図
2は、本発明の半導体装置の実施例を示す要部の断面図
であり、反応室にガスを導入し、平行に置かれた電極の
間に高周波を印加してガスをプラズマ化し、エッチング
を行うRIE型ドライエッチング装置であり、201は
印加電極、202は接地電極、203はウエハ、204
は高周波電源である。
101を例えばシリコン基板の不純物層、不純物がドー
ピングされた多結晶Si(PolySi)や金属あるい
はこれらの合金等で形成する。その上に該絶縁膜102
を例えばモノシランと酸素を用いた化学気相成長法によ
る二酸化珪素膜、あるいは熱酸化によるシリコン酸化膜
と気相成長によるボロンやリンを含むBPSGで形成す
る。その上に該導電層101と電気接続を取る為の該接
続孔104を該絶縁膜102上に該フォトレジストパタ
ーン103を例えばホール径が0.6μmの大きさで形
成する(図1a)。該フォトレジストパターン103を
マスクとして、該接続孔104をドライエッチング方法
を用いて、該絶縁膜102を通して該導電層101上に
形成している(図1b)。
ッチング方法において、反応室内の該印加電極201と
該接地電極202の電極間距離を例えば、1.6mm
で、反応室にプロセスガスを例えばCF4 15scc
mとCHF3 15sccm導入し、装置内の圧力を例
えば37.5mTorrとし、高周波の周波数を例えば
13.56MHz、印加電圧を例えば400Wを加えた
条件で、ガスをプラズマ化し、エッチングを行うと、ホ
ール径が例えば0.6μmのとき、エッチング速度が2
25.1nm/min、均一性が4.3%、対ポリSi
との選択比が13.24であった。
は、接続孔を2層目や3層目の導電層に形成する多層配
線構造でも、プラズマの異常放電が発生しない接続孔を
形成するエッチング方法を提供し、現在、使用している
装置で、安定して、再現良く、安価に、電気特性、歩留
りや信頼性向上を図り微細半導体装置の実用化と安定供
給が可能となった。以上の本発明を用いれば導線層の2
層目以上の多層配線の接続孔の形成に応用できることは
言うまでもない。
す要部の断面図であり、301はLOCOS(選択酸
化、Locoal Oxidation of Silicon、以下LOCOS
と略す)、302は酸化膜、303はゲート電極導電
層、304はソース・ドレイン領域導電層、305は絶
縁膜、306はレジスト、307は接続孔である。図4
は、本発明の半導体装置の実施例を示す要部の断面図で
あり、反応室にガスを導入し、平行に置かれた電極の間
に高周波を印加してガスをプラズマ化し、エッチングを
行うRIE型ドライエッチング装置であり、401は印
加電極、402は接地電極、403はウエハ、404は
高周波電源である。
01を形成した後に全面に該酸化膜302を形成する。
その上に該ゲート電極導電層303を例えばポリSi導
電層、その膜厚を例えば0.2μmで形成する。その構
造で、該ゲート電極導電層303をマスクとして、イオ
ンを打ち込み該ソース・ドレイン領域導電層304を形
成し、該ゲート電極導電層303以外の該酸化膜302
をフッ酸エッチングで取り除く。その上に該絶縁膜30
5を例えばモノシランと酸素を用いた化学気相成長法に
よる二酸化珪素膜、その膜厚を0.1μm、その上にモ
ノシランと酸素とホスフィンを用いた化学気相成長法に
よるリン・シリケート・ガラス、その膜厚を0.8μm
で形成する。その上に該フォトレジストパターン306
を該ゲート電極導電層303上と、該ソース・ドレイン
領域導電層304上に例えばホール径0.6μmのをパ
ターニングする。パターニングした該フォトレジストパ
ターン306をマスクとして、該接続孔307をドライ
エッチング方法を用いて、該絶縁膜305を通して該ゲ
ート電極導電層303上と、該ソース・ドレイン領域導
電層304上に形成している。
ッチング方法において、反応室内の該印加電極401と
該接地電極402の電極間距離を例えば、1.6mm
で、反応室にプロセスガスを例えばCF4 7.5sc
cmとCHF3 7.5sccm導入し、装置内の圧力
を例えば22.5mTorrとし、高周波の周波数を例
えば13.56MHz、印加電圧を例えば400Wを加
えた条件で、ガスをプラズマ化し、エッチングを行う
と、ホール径が例えば0.6μmのとき、エッチング速
度が213.7nm/min、均一性が5.2%、対ポ
リSiとの選択比が13.17であった。
は、接続孔を2層目や3層目の導電層に形成する多層配
線構造でも、プラズマの異常放電が発生しない接続孔を
形成するエッチング方法を提供し、現在、使用している
装置で、安定して、再現良く、安価に、電気特性、歩留
りや信頼性向上を図り微細半導体装置の実用化と安定供
給が可能となった。以上の本発明を用いれば導線層の2
層目以上の多層配線の接続孔の形成に応用できることは
言うまでもない。
例説明した。しかし、本発明はこれに限らず、接続孔を
ドライエッチング方法で形成する条件として、高周波の
印可電圧を300から400Wの範囲、処理圧力を15
から23mTorrの範囲、または、トータルガス流量
を10から15sccmの範囲で、これらのいずれかの
一つを選択することで、プラズマの異常放電が発生しな
い接続孔を形成するエッチング方法を提供できることは
言うまでもない。
たLSI等の半導体装置の多層配線に於ける、導電層へ
ドライエッチング方法を用いた接続孔の形成を、プラズ
マの異常放電が発生しない様に改善し、配線の断線防
止、接続孔の加工不良防止、電気特性や品質に係わる長
期信頼性と量産安定性の改善効果があり、微細半導体装
置の安定供給を可能にするものである。
を示す概略断面図である。
を示す概略断面図である。
を示す概略断面図である。
を示す概略断面図である。
である。
Claims (5)
- 【請求項1】半導体基板上に、少なくとも、半導体素子
の導電層を形成する工程、該導電層上に絶縁膜を形成す
る工程、該導電層と電気接続を取る為の接続孔を該絶縁
膜上にフォトレジストパターンを形成する工程、該フォ
トレジストパターンをマスクとして、該接続孔をドライ
エッチング方法を用いて、プラズマ異常放電を起こさず
該絶縁膜を通して該導電層上に形成することを特徴とす
る半導体装置の製造方法。 - 【請求項2】該ドライエッチング方法において、反応室
にガスを導入し、高周波を印加して、ガスをプラズマ化
し、該絶縁膜をエッチングするRIE型ドライエッチン
グ方法を用いることを特徴とする請求項1記載の半導体
装置の製造方法。 - 【請求項3】該ドライエッチング方法において、該高周
波の印加電圧を300から400Wの範囲を用いること
を特徴とする請求項2記載の半導体装置の製造方法。 - 【請求項4】該ドライエッチング方法において、処理圧
力を15から23mTorrの範囲を用いることを特徴
とする請求項2記載の半導体装置の製造方法。 - 【請求項5】該ドライエッチング方法において、トータ
ルガス流量を10から15sccmの範囲を用いること
を特徴とする請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10263728A JP2000100782A (ja) | 1998-09-17 | 1998-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10263728A JP2000100782A (ja) | 1998-09-17 | 1998-09-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000100782A true JP2000100782A (ja) | 2000-04-07 |
Family
ID=17393488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10263728A Withdrawn JP2000100782A (ja) | 1998-09-17 | 1998-09-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000100782A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006505141A (ja) * | 2002-10-31 | 2006-02-09 | アプライド マテリアルズ インコーポレイテッド | シリコン含有誘電物質をエッチングする方法 |
-
1998
- 1998-09-17 JP JP10263728A patent/JP2000100782A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006505141A (ja) * | 2002-10-31 | 2006-02-09 | アプライド マテリアルズ インコーポレイテッド | シリコン含有誘電物質をエッチングする方法 |
JP4693416B2 (ja) * | 2002-10-31 | 2011-06-01 | アプライド マテリアルズ インコーポレイテッド | シリコン含有ハードマスクをパターンエッチングする方法 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031218 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040308 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050222 |
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050309 |