JPH06151418A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06151418A JPH06151418A JP29975092A JP29975092A JPH06151418A JP H06151418 A JPH06151418 A JP H06151418A JP 29975092 A JP29975092 A JP 29975092A JP 29975092 A JP29975092 A JP 29975092A JP H06151418 A JPH06151418 A JP H06151418A
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- element isolation
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Abstract
(57)【要約】
【目的】 簡易な工程によって基板表面および素子分離
領域表面をほぼ平坦に形成することができる半導体装置
の製造方法の提供を目的とする。 【構成】 シリコン基板２の基板表面に素子分離領域４
ａ（SiO2）を選択的に形成し（図１Ｂ）、さらに表面８
Ｍが平坦なシリコン酸化（SiO2）膜８を形成する（図１
Ｃ）。次にシリコン酸化膜８および基板表面２Ｍから突
出した突出部Ｈ１をエッチングで除去し、素子分離領域
４ａを基板表面２Ｍに対し平坦にする（図１Ｄ）。シリ
コン酸化膜８の表面８Ｍは平坦であり、またシリコン酸
化膜８と素子分離領域の突出部Ｈ１とは同質でエッチン
グレートが同じであるため、容易に素子分離領域４ａを
平坦化することができる。
領域表面をほぼ平坦に形成することができる半導体装置
の製造方法の提供を目的とする。 【構成】 シリコン基板２の基板表面に素子分離領域４
ａ（SiO2）を選択的に形成し（図１Ｂ）、さらに表面８
Ｍが平坦なシリコン酸化（SiO2）膜８を形成する（図１
Ｃ）。次にシリコン酸化膜８および基板表面２Ｍから突
出した突出部Ｈ１をエッチングで除去し、素子分離領域
４ａを基板表面２Ｍに対し平坦にする（図１Ｄ）。シリ
コン酸化膜８の表面８Ｍは平坦であり、またシリコン酸
化膜８と素子分離領域の突出部Ｈ１とは同質でエッチン
グレートが同じであるため、容易に素子分離領域４ａを
平坦化することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に基板表面に対して素子分離領域の表面をほぼ
平坦に形成するための製造方法に関する。
関し、特に基板表面に対して素子分離領域の表面をほぼ
平坦に形成するための製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法の概略を図
４に基づいて説明する。図４はＬＯＣＯＳ法による製造
工程を示している。まず、シリコン基板２を酸素雰囲気
中にさらし、基板表面にシリコン酸化膜４を成長させる
（図４Ａ）。次に、ＣＶＤ法（化学反応による気相成
長）によってシリコン酸化膜４上にさらにシリコン窒化
膜３０を形成する。そして、フォトレジストを用いてパ
ターンニングし、シリコン窒化膜３０に対して選択的に
開口部３０ａを形成する（図４Ｂ）。
４に基づいて説明する。図４はＬＯＣＯＳ法による製造
工程を示している。まず、シリコン基板２を酸素雰囲気
中にさらし、基板表面にシリコン酸化膜４を成長させる
（図４Ａ）。次に、ＣＶＤ法（化学反応による気相成
長）によってシリコン酸化膜４上にさらにシリコン窒化
膜３０を形成する。そして、フォトレジストを用いてパ
ターンニングし、シリコン窒化膜３０に対して選択的に
開口部３０ａを形成する（図４Ｂ）。
【０００３】続いて、図４Ｂに示す状態のシリコン基板
２を高温加熱する。ここで、シリコン窒化膜３０は酸化
しにくい性質があるため、このシリコン窒化膜３０がマ
スクとなって選択的に素子分離領域４ａが形成される。
すなわち、開口部３０ａを通じてシリコン酸化膜４が部
分的に成長し、図４Ｃに示すような素子分離領域４ａが
形成される。
２を高温加熱する。ここで、シリコン窒化膜３０は酸化
しにくい性質があるため、このシリコン窒化膜３０がマ
スクとなって選択的に素子分離領域４ａが形成される。
すなわち、開口部３０ａを通じてシリコン酸化膜４が部
分的に成長し、図４Ｃに示すような素子分離領域４ａが
形成される。
【０００４】この後、マスクとして用いたシリコン窒化
膜３０、およびその下のシリコン酸化膜４をエッチング
によって除去する（図４Ｄ）。以上のようにして形成さ
れた各素子分離領域４ａは、個々の素子を互いに分離、
絶縁する役割を担っている。そして、シリコン基板２上
には配線層３１等、所定の積層が形成される。
膜３０、およびその下のシリコン酸化膜４をエッチング
によって除去する（図４Ｄ）。以上のようにして形成さ
れた各素子分離領域４ａは、個々の素子を互いに分離、
絶縁する役割を担っている。そして、シリコン基板２上
には配線層３１等、所定の積層が形成される。
【０００５】ところが、図４Ｄに示すようにシリコン基
板２上には、素子分離領域４ａが突出した状態で形成さ
れている。このため、素子分離領域４ａの突出部Ｈ１で
配線に断線が生じたり、凹凸面に沿って配線が行われる
ことによって抵抗が増大するという問題がある。また、
素子分離領域４ａの突出部Ｈ１の影響で、上部に形成さ
れる各種の層の厚みが不均一になり、以後の工程で露光
制御等に支障が生じるという問題もある。
板２上には、素子分離領域４ａが突出した状態で形成さ
れている。このため、素子分離領域４ａの突出部Ｈ１で
配線に断線が生じたり、凹凸面に沿って配線が行われる
ことによって抵抗が増大するという問題がある。また、
素子分離領域４ａの突出部Ｈ１の影響で、上部に形成さ
れる各種の層の厚みが不均一になり、以後の工程で露光
制御等に支障が生じるという問題もある。
【０００６】このような問題を解決するため、特開平４
−２０９５３４号公報記載の技術が提案されている。こ
の技術を図５に基づいて説明する。図４に示す方法と同
様の工程を経て、シリコン基板２上に素子分離領域４ａ
を選択的に形成し、さらにその上にポリシリコン膜３５
を形成する（図５Ａ）。そして、このポリシリコン膜３
５を水酸化カリウム（ＫＯＨ）液を用いて研磨し、素子
分離領域４ａを表出させるとともに、ポリシリコン膜３
５を素子分離領域４ａとほぼ同じ高さにする（図５
Ｂ）。この研磨工程において表面は平坦に加工される。
−２０９５３４号公報記載の技術が提案されている。こ
の技術を図５に基づいて説明する。図４に示す方法と同
様の工程を経て、シリコン基板２上に素子分離領域４ａ
を選択的に形成し、さらにその上にポリシリコン膜３５
を形成する（図５Ａ）。そして、このポリシリコン膜３
５を水酸化カリウム（ＫＯＨ）液を用いて研磨し、素子
分離領域４ａを表出させるとともに、ポリシリコン膜３
５を素子分離領域４ａとほぼ同じ高さにする（図５
Ｂ）。この研磨工程において表面は平坦に加工される。
【０００７】次に、エッチングによって素子分離領域４
ａの突出部Ｈ１、および残存するポリシリコン膜３５ａ
を除去する。このエッチング処理には、素子分離領域４
ａおよびポリシリコン膜３５のエッチングレートが等し
くなるよう調整された混合ガスが用いられる。すなわ
ち、このエッチング工程では、素子分離領域４ａおよび
ポリシリコン膜３５を同時に除去し、しかも平坦な表面
を得る必要がある。このため、双方のエッチングレート
が等しい混合ガスが用いられる。
ａの突出部Ｈ１、および残存するポリシリコン膜３５ａ
を除去する。このエッチング処理には、素子分離領域４
ａおよびポリシリコン膜３５のエッチングレートが等し
くなるよう調整された混合ガスが用いられる。すなわ
ち、このエッチング工程では、素子分離領域４ａおよび
ポリシリコン膜３５を同時に除去し、しかも平坦な表面
を得る必要がある。このため、双方のエッチングレート
が等しい混合ガスが用いられる。
【０００８】こうして、図５Ｃに示すように、素子分離
領域４ａの突出部Ｈ１が除かれ平坦化された表面を得る
ことができる。このため、素子分離領域４ａの突出部Ｈ
１に起因して生じる、配線の断線や抵抗の増大等の上記
問題を解決することができる。
領域４ａの突出部Ｈ１が除かれ平坦化された表面を得る
ことができる。このため、素子分離領域４ａの突出部Ｈ
１に起因して生じる、配線の断線や抵抗の増大等の上記
問題を解決することができる。
【０００９】
【発明が解決しようとする課題】従来の半導体装置の製
造方法には次のような問題があった。図５に示す製造方
法においては、エッチング処理に先立って、ポリシリコ
ン膜３５を研磨し表面を平坦にしておく必要がある（図
５Ｂ参照）。このため、切削作業の手間がかかり製造効
率が悪いという問題があった。特に、素子分離領域４ａ
が表出した時点で研磨を終了させる制御が必要があり、
なおさら切削作業に手間を要する。
造方法には次のような問題があった。図５に示す製造方
法においては、エッチング処理に先立って、ポリシリコ
ン膜３５を研磨し表面を平坦にしておく必要がある（図
５Ｂ参照）。このため、切削作業の手間がかかり製造効
率が悪いという問題があった。特に、素子分離領域４ａ
が表出した時点で研磨を終了させる制御が必要があり、
なおさら切削作業に手間を要する。
【００１０】また、エッチングには、素子分離領域４ａ
およびポリシリコン膜３５のエッチングレートが等しく
なるように調整された混合ガスを用いなければならない
という問題もある。
およびポリシリコン膜３５のエッチングレートが等しく
なるように調整された混合ガスを用いなければならない
という問題もある。
【００１１】そこで本発明は、簡易な工程によって基板
表面および素子分離領域表面をほぼ平坦に形成すること
ができる半導体装置の製造方法の提供を目的とする。
表面および素子分離領域表面をほぼ平坦に形成すること
ができる半導体装置の製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体基板の基板表面に選択的に形成され
る素子分離領域であって、基板表面から突出する突出部
を備えた素子分離領域を形成するステップ、基板表面お
よび突出部を覆って形成される堆積層であって、堆積層
表面がほぼ平坦な堆積層を形成するステップ、堆積層お
よび突出部をエッチングによって除去するステップ、を
備えたことを特徴としている。
製造方法は、半導体基板の基板表面に選択的に形成され
る素子分離領域であって、基板表面から突出する突出部
を備えた素子分離領域を形成するステップ、基板表面お
よび突出部を覆って形成される堆積層であって、堆積層
表面がほぼ平坦な堆積層を形成するステップ、堆積層お
よび突出部をエッチングによって除去するステップ、を
備えたことを特徴としている。
【００１３】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、素子分離領域お
よび堆積層は同質の物質によって形成されている、こと
を特徴とする半導体装置の製造方法。
項１の半導体装置の製造方法において、素子分離領域お
よび堆積層は同質の物質によって形成されている、こと
を特徴とする半導体装置の製造方法。
【００１４】請求項３の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、素子分離領域お
よび堆積層はSiO2によって形成されている、ことを特徴
とする半導体装置の製造方法。
項１の半導体装置の製造方法において、素子分離領域お
よび堆積層はSiO2によって形成されている、ことを特徴
とする半導体装置の製造方法。
【００１５】
【作用】請求項１の半導体装置の製造方法においては、
堆積層の堆積層表面は、ほぼ平坦なものとして形成さ
れ、その後、堆積層および突出部がエッチングによって
除去される。したがって、基板表面に対しほぼ平坦な素
子分離領域表面を容易に得ることができる。すなわち、
エッチングによって平行的な浸食が行われるため、堆積
層表面をほぼ平坦に形成し、かつ堆積層および突出部を
エッチングによって除去すれば、基板表面に対しほぼ平
坦な素子分離領域表面を形成することができる。
堆積層の堆積層表面は、ほぼ平坦なものとして形成さ
れ、その後、堆積層および突出部がエッチングによって
除去される。したがって、基板表面に対しほぼ平坦な素
子分離領域表面を容易に得ることができる。すなわち、
エッチングによって平行的な浸食が行われるため、堆積
層表面をほぼ平坦に形成し、かつ堆積層および突出部を
エッチングによって除去すれば、基板表面に対しほぼ平
坦な素子分離領域表面を形成することができる。
【００１６】請求項２の半導体装置の製造方法において
は、素子分離領域および堆積層は同質の物質によって形
成されている。また、請求項３の半導体装置の製造方法
においては、素子分離領域および堆積層はSiO2によって
形成されている。したがって、素子分離領域および堆積
層のエッチングレートも同じであり、単一種のエッチン
グ用化学物質を用いて、堆積層および基板表面から突出
した素子分離領域をエッチングすることができる。
は、素子分離領域および堆積層は同質の物質によって形
成されている。また、請求項３の半導体装置の製造方法
においては、素子分離領域および堆積層はSiO2によって
形成されている。したがって、素子分離領域および堆積
層のエッチングレートも同じであり、単一種のエッチン
グ用化学物質を用いて、堆積層および基板表面から突出
した素子分離領域をエッチングすることができる。
【００１７】
【実施例】本発明の一実施例を電界効果トランジスタの
製造方法を例に説明する。図１Ａに示すように、まず半
導体基板としてのシリコン基板２を酸素雰囲気中にさら
し、基板表面上にシリコン酸化（SiO2）膜４を成長させ
る。次に、ＣＶＤ法（化学反応による気相成長）によっ
てシリコン酸化膜４上にさらにシリコン窒化膜６を形成
する。この後、フォトレジストを用いてパターンニング
し、シリコン窒化膜６に対して選択的に開口部６ａを形
成する。
製造方法を例に説明する。図１Ａに示すように、まず半
導体基板としてのシリコン基板２を酸素雰囲気中にさら
し、基板表面上にシリコン酸化（SiO2）膜４を成長させ
る。次に、ＣＶＤ法（化学反応による気相成長）によっ
てシリコン酸化膜４上にさらにシリコン窒化膜６を形成
する。この後、フォトレジストを用いてパターンニング
し、シリコン窒化膜６に対して選択的に開口部６ａを形
成する。
【００１８】続いて、図１Ａに示す状態のシリコン基板
２を高温加熱する。ここで、シリコン窒化膜６は酸化し
にくい性質があるため、このシリコン窒化膜６がマスク
となって選択的に素子分離領域４ａが形成される。すな
わち、開口部６ａを通じてシリコン酸化膜４が部分的に
成長し、図１Ｂに示すように選択的に素子分離領域４ａ
（SiO2）が形成される。なお、シリコン基板２の表面部
で成長した素子分離領域４ａは、基板表面２Ｍから突出
し突出部Ｈ１を備えて形成される。
２を高温加熱する。ここで、シリコン窒化膜６は酸化し
にくい性質があるため、このシリコン窒化膜６がマスク
となって選択的に素子分離領域４ａが形成される。すな
わち、開口部６ａを通じてシリコン酸化膜４が部分的に
成長し、図１Ｂに示すように選択的に素子分離領域４ａ
（SiO2）が形成される。なお、シリコン基板２の表面部
で成長した素子分離領域４ａは、基板表面２Ｍから突出
し突出部Ｈ１を備えて形成される。
【００１９】この後、マスクとして用いたシリコン窒化
膜６をエッチングによって除去する。そして、基板表面
２Ｍおよび突出部Ｈ１を覆って、堆積層であるシリコン
酸化（SiO2）膜８を形成する（図１Ｃ）。このシリコン
酸化膜８は、ＬＰ-ＣＶＤ装置（減圧ＣＶＤ装置）によ
って形成する。すなわち、約８００度のＣＶＤ装置内
で、シリコン基板２の表面部にモノシラン（SiH4）ガス
および亜酸化窒素（N2O）ガスを供給し、シリコン酸化
膜８を形成する。
膜６をエッチングによって除去する。そして、基板表面
２Ｍおよび突出部Ｈ１を覆って、堆積層であるシリコン
酸化（SiO2）膜８を形成する（図１Ｃ）。このシリコン
酸化膜８は、ＬＰ-ＣＶＤ装置（減圧ＣＶＤ装置）によ
って形成する。すなわち、約８００度のＣＶＤ装置内
で、シリコン基板２の表面部にモノシラン（SiH4）ガス
および亜酸化窒素（N2O）ガスを供給し、シリコン酸化
膜８を形成する。
【００２０】この場合、シリコン酸化膜８は約１０００
０オングストロームの厚さ堆積し、堆積層表面であるシ
リコン酸化膜表面８Ｍはほぼ平坦になる。なお、シリコ
ン酸化膜８の代りに、ホウ素ケイ酸ガラス（ＢＰＳＧ）
を用いて堆積層を形成してもよい。この場合は、熱処理
を施すことによって、より平坦な堆積層表面を得ること
ができる。
０オングストロームの厚さ堆積し、堆積層表面であるシ
リコン酸化膜表面８Ｍはほぼ平坦になる。なお、シリコ
ン酸化膜８の代りに、ホウ素ケイ酸ガラス（ＢＰＳＧ）
を用いて堆積層を形成してもよい。この場合は、熱処理
を施すことによって、より平坦な堆積層表面を得ること
ができる。
【００２１】次に、シリコン酸化膜８および素子分離領
域４ａの突出部Ｈ１をエッチングによって除去する。エ
ッチング後の状態を示すものが図１Ｄである。上に述べ
たように、エッチング前のシリコン酸化膜表面８Ｍはほ
ぼ平坦に形成されている（図１Ｃ参照）。このため、エ
ッチング処理によって平行的な浸食を施せば、図１Ｄに
示すように全体的に平坦な表面部、つまり基板表面２Ｍ
に対してほぼ平坦な素子分離領域表面４Ｍを得ることが
できる。したがって、例えば研磨工程等によって表面を
平坦にする必要がない。
域４ａの突出部Ｈ１をエッチングによって除去する。エ
ッチング後の状態を示すものが図１Ｄである。上に述べ
たように、エッチング前のシリコン酸化膜表面８Ｍはほ
ぼ平坦に形成されている（図１Ｃ参照）。このため、エ
ッチング処理によって平行的な浸食を施せば、図１Ｄに
示すように全体的に平坦な表面部、つまり基板表面２Ｍ
に対してほぼ平坦な素子分離領域表面４Ｍを得ることが
できる。したがって、例えば研磨工程等によって表面を
平坦にする必要がない。
【００２２】また、素子分離領域４ａは上述のようにシ
リコン酸化膜４が成長したものであり（図１Ａ、Ｂ）、
その上にシリコン酸化膜８が形成されている。このよう
に両者は同質の物質によって形成されている。このた
め、双方のエッチングレートも同じであり、単一種のエ
ッチング用化学物質を用いてエッチングすることができ
る。本実施例においては、エッチング用化学物質として
フッ酸水溶液を用いている。このように、エッチング工
程において、例えば混合ガス等を用いる必要がない。
リコン酸化膜４が成長したものであり（図１Ａ、Ｂ）、
その上にシリコン酸化膜８が形成されている。このよう
に両者は同質の物質によって形成されている。このた
め、双方のエッチングレートも同じであり、単一種のエ
ッチング用化学物質を用いてエッチングすることができ
る。本実施例においては、エッチング用化学物質として
フッ酸水溶液を用いている。このように、エッチング工
程において、例えば混合ガス等を用いる必要がない。
【００２３】以上のようにして表面部を平坦化した後、
素子分離領域４ａ間のシリコン酸化膜４を除去し、ここ
に新たにゲート絶縁膜３を形成する。そして、ポリシリ
コン膜１０、シリコン酸化膜１２を重ねて形成する（図
２Ａ）。
素子分離領域４ａ間のシリコン酸化膜４を除去し、ここ
に新たにゲート絶縁膜３を形成する。そして、ポリシリ
コン膜１０、シリコン酸化膜１２を重ねて形成する（図
２Ａ）。
【００２４】この後、さらにレジスト膜１４を形成し、
写真蝕刻法によってパターニングしてレジストパターン
１４Ｇを得る。続いて、このレジストパターン１４Ｇを
マスクとしてポリシリコン膜１０、シリコン酸化膜１２
をエッチングし、ゲート絶縁膜３Ｇ、ゲート電極１０Ｇ
およびシリコン酸化膜１２Ｇを形成する（図２Ｂ）。そ
して、これらゲート電極１０Ｇ等をマスクとして不純物
を打ち込み、ゲート電極１０Ｇの両側に素子領域１６、
１８を形成する。この状態が図２Ｂである。
写真蝕刻法によってパターニングしてレジストパターン
１４Ｇを得る。続いて、このレジストパターン１４Ｇを
マスクとしてポリシリコン膜１０、シリコン酸化膜１２
をエッチングし、ゲート絶縁膜３Ｇ、ゲート電極１０Ｇ
およびシリコン酸化膜１２Ｇを形成する（図２Ｂ）。そ
して、これらゲート電極１０Ｇ等をマスクとして不純物
を打ち込み、ゲート電極１０Ｇの両側に素子領域１６、
１８を形成する。この状態が図２Ｂである。
【００２５】次に、シリコン酸化膜１２Ｇ上のレジスト
パターン１４Ｇを除去し、ゲート電極１０Ｇの側面にサ
イドウォール１２Ｓを形成する。そして、図１Ｃに示す
ように、全面に渡ってシリコン酸化膜２０を形成する。
続いて、素子領域１６、１８上に位置するシリコン酸化
膜２０を除去し、開口部Ｋ２を作る（図３Ａ）。この
後、開口部Ｋ２を通じて素子領域１６、１８に対する電
極２５を形成する。
パターン１４Ｇを除去し、ゲート電極１０Ｇの側面にサ
イドウォール１２Ｓを形成する。そして、図１Ｃに示す
ように、全面に渡ってシリコン酸化膜２０を形成する。
続いて、素子領域１６、１８上に位置するシリコン酸化
膜２０を除去し、開口部Ｋ２を作る（図３Ａ）。この
後、開口部Ｋ２を通じて素子領域１６、１８に対する電
極２５を形成する。
【００２６】以上のようにして図３Ｂに示す電界効果ト
ランジスタを得る。図に示すように、素子分離領域４ａ
は基板表面２Ｍに対して平坦化されており、この上に沿
って電極２５が形成されている。したがって、素子分離
領域４ａの突出の影響を受けて電極２５に断線が生じた
り、電極２５の抵抗が増大してしまうことはない。
ランジスタを得る。図に示すように、素子分離領域４ａ
は基板表面２Ｍに対して平坦化されており、この上に沿
って電極２５が形成されている。したがって、素子分離
領域４ａの突出の影響を受けて電極２５に断線が生じた
り、電極２５の抵抗が増大してしまうことはない。
【００２７】なお、上記の実施例は電界効果トランジス
タの製造方法を例に説明したが、本発明はこれに限られ
るものではなく他の半導体装置の製造にも適用すること
ができる。
タの製造方法を例に説明したが、本発明はこれに限られ
るものではなく他の半導体装置の製造にも適用すること
ができる。
【００２８】
【発明の効果】請求項１の半導体装置の製造方法におい
ては、堆積層の堆積層表面は、ほぼ平坦なものとして形
成され、その後、堆積層および突出部がエッチングによ
って除去される。したがって、基板表面に対しほぼ平坦
な素子分離領域表面を容易に得ることができる。すなわ
ち、エッチングによって平行的な浸食が行われるため、
堆積層表面をほぼ平坦に形成し、かつ堆積層および突出
部をエッチングによって除去すれば、基板表面に対しほ
ぼ平坦な素子分離領域表面を形成することができる。
ては、堆積層の堆積層表面は、ほぼ平坦なものとして形
成され、その後、堆積層および突出部がエッチングによ
って除去される。したがって、基板表面に対しほぼ平坦
な素子分離領域表面を容易に得ることができる。すなわ
ち、エッチングによって平行的な浸食が行われるため、
堆積層表面をほぼ平坦に形成し、かつ堆積層および突出
部をエッチングによって除去すれば、基板表面に対しほ
ぼ平坦な素子分離領域表面を形成することができる。
【００２９】したがって、例えば表面を平坦にするため
の研磨工程等が不要であり、簡易な工程によって基板表
面および素子分離領域表面をほぼ平坦に形成することが
できる。つまり、製造効率の良い半導体装置の製造方法
を得ることができる。
の研磨工程等が不要であり、簡易な工程によって基板表
面および素子分離領域表面をほぼ平坦に形成することが
できる。つまり、製造効率の良い半導体装置の製造方法
を得ることができる。
【００３０】請求項２の半導体装置の製造方法において
は、素子分離領域および堆積層は同質の物質によって形
成されている。また、請求項３の半導体装置の製造方法
においては、素子分離領域および堆積層はSiO2によって
形成されている。したがって、素子分離領域および堆積
層のエッチングレートも同じであり、単一種のエッチン
グ用化学物質を用いて、堆積層および基板表面から突出
した素子分離領域をエッチングすることができる。
は、素子分離領域および堆積層は同質の物質によって形
成されている。また、請求項３の半導体装置の製造方法
においては、素子分離領域および堆積層はSiO2によって
形成されている。したがって、素子分離領域および堆積
層のエッチングレートも同じであり、単一種のエッチン
グ用化学物質を用いて、堆積層および基板表面から突出
した素子分離領域をエッチングすることができる。
【００３１】このため、例えばエッチングのための混合
ガス等を用意する必要がなく、さらに簡易な工程によっ
て基板表面および素子分離領域表面をほぼ平坦に形成す
ることができる。
ガス等を用意する必要がなく、さらに簡易な工程によっ
て基板表面および素子分離領域表面をほぼ平坦に形成す
ることができる。
【図１】本発明に係る半導体装置の製造方法の一実施例
を示す電界効果トランジスタの製造工程を示す図であ
る。
を示す電界効果トランジスタの製造工程を示す図であ
る。
【図２】本発明に係る半導体装置の製造方法の一実施例
を示す電界効果トランジスタの製造工程を示す図であ
る。
を示す電界効果トランジスタの製造工程を示す図であ
る。
【図３】本発明に係る半導体装置の製造方法の一実施例
を示す電界効果トランジスタの製造工程を示す図であ
る。
を示す電界効果トランジスタの製造工程を示す図であ
る。
【図４】従来の半導体装置の製造方法を示す図である。
【図５】従来の半導体装置の他の製造方法を示す図であ
る。
る。
２・・・・・シリコン基板 ８・・・・・シリコン酸化膜 ２Ｍ・・・・・基板表面 ４ａ・・・・・素子分離領域 ８Ｍ・・・・・シリコン酸化膜表面 Ｈ１・・・・・突出部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/31 9274−4Ｍ Ｈ０１Ｌ 21/94 Ｚ
Claims (3)
- 【請求項１】半導体基板の基板表面に選択的に形成され
る素子分離領域であって、基板表面から突出する突出部
を備えた素子分離領域を形成するステップ、 基板表面および突出部を覆って形成される堆積層であっ
て、堆積層表面がほぼ平坦な堆積層を形成するステッ
プ、 堆積層および突出部をエッチングによって除去するステ
ップ、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１の半導体装置の製造方法におい
て、 素子分離領域および堆積層は同質の物質によって形成さ
れている、 ことを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１の半導体装置の製造方法におい
て、 素子分離領域および堆積層はSiO2によって形成されてい
る、 ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29975092A JPH06151418A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29975092A JPH06151418A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151418A true JPH06151418A (ja) | 1994-05-31 |
Family
ID=17876525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29975092A Pending JPH06151418A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554560A (en) * | 1994-09-30 | 1996-09-10 | United Microelectronics Corporation | Method for forming a planar field oxide (fox) on substrates for integrated circuit |
| JPH08330412A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-11-10 JP JP29975092A patent/JPH06151418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554560A (en) * | 1994-09-30 | 1996-09-10 | United Microelectronics Corporation | Method for forming a planar field oxide (fox) on substrates for integrated circuit |
| JPH08330412A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置の製造方法 |
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