JPH07307468A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07307468A JPH07307468A JP10111394A JP10111394A JPH07307468A JP H07307468 A JPH07307468 A JP H07307468A JP 10111394 A JP10111394 A JP 10111394A JP 10111394 A JP10111394 A JP 10111394A JP H07307468 A JPH07307468 A JP H07307468A
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Abstract
(57)【要約】
【目的】 同一基板上に耐圧の異なる電界効果型トラン
ジスタのゲート絶縁膜を同時に形成し、製造工程の簡略
化を図る。 【構成】 半導体基板２２の一主面上に、素子分離２１
によって分離された狭い活性領域の低耐圧ゲート電極形
成部２５と広い活性領域の高耐圧ゲート電極形成部２９
を形成し、その上に第一の熱酸化膜２３を成長させて、
第一の多結晶シリコン膜２４を堆積する。次に、低耐圧
ゲート電極形成部２５の第一の多結晶シリコン膜２４を
全て除去するまで選択比の異なる２段階のエッチングを
することにより、低耐圧ゲート電極形成部２５と高耐圧
ゲート電極形成部２９の第一の熱酸化膜２３の残膜厚に
差を生じせしめ、厚さの異なる、高耐圧ゲート絶縁膜３
３、低耐圧ゲート絶縁膜３４を浮遊ゲート電極２８の形
成と同時に形成する。
ジスタのゲート絶縁膜を同時に形成し、製造工程の簡略
化を図る。 【構成】 半導体基板２２の一主面上に、素子分離２１
によって分離された狭い活性領域の低耐圧ゲート電極形
成部２５と広い活性領域の高耐圧ゲート電極形成部２９
を形成し、その上に第一の熱酸化膜２３を成長させて、
第一の多結晶シリコン膜２４を堆積する。次に、低耐圧
ゲート電極形成部２５の第一の多結晶シリコン膜２４を
全て除去するまで選択比の異なる２段階のエッチングを
することにより、低耐圧ゲート電極形成部２５と高耐圧
ゲート電極形成部２９の第一の熱酸化膜２３の残膜厚に
差を生じせしめ、厚さの異なる、高耐圧ゲート絶縁膜３
３、低耐圧ゲート絶縁膜３４を浮遊ゲート電極２８の形
成と同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、同一基板上に耐圧の異
なる電界効果型トランジスタのゲート絶縁膜を同時に形
成する半導体装置の製造方法に関するものである。
なる電界効果型トランジスタのゲート絶縁膜を同時に形
成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高性能化
に伴いプロセスの工程数の増大や、複雑化が進む中で、
プロセスの低コスト化、簡略化が強く求められている。
特に、ＥＥＰＲＯＭ等の不揮発性メモリにおいては、不
揮発性メモリを動作させるために、種々の耐圧の異なっ
た電界効果型トランジスタを不揮発性メモリと同一基板
上に共存させたり、耐圧の異なる絶縁膜を同時に形成す
る必要がある。このため、プロセスが非常に複雑になっ
ており、プロセスの簡略化が求められている。
に伴いプロセスの工程数の増大や、複雑化が進む中で、
プロセスの低コスト化、簡略化が強く求められている。
特に、ＥＥＰＲＯＭ等の不揮発性メモリにおいては、不
揮発性メモリを動作させるために、種々の耐圧の異なっ
た電界効果型トランジスタを不揮発性メモリと同一基板
上に共存させたり、耐圧の異なる絶縁膜を同時に形成す
る必要がある。このため、プロセスが非常に複雑になっ
ており、プロセスの簡略化が求められている。
【０００３】従来、同一基板上に耐圧の異なる電界効果
型トランジスタのゲート絶縁膜を形成する方法として
は、耐圧の高い電界効果型トランジスタ用のゲート酸化
膜を形成した後、このゲート酸化膜の一部を除去し、そ
の後耐圧の低い電界効果型トランジスタ部のゲート酸化
膜を形成する方法がよく知られている。
型トランジスタのゲート絶縁膜を形成する方法として
は、耐圧の高い電界効果型トランジスタ用のゲート酸化
膜を形成した後、このゲート酸化膜の一部を除去し、そ
の後耐圧の低い電界効果型トランジスタ部のゲート酸化
膜を形成する方法がよく知られている。
【０００４】以下に第一の従来例としてＥＥＰＲＯＭプ
ロセスにおける、従来の同一基板上に耐圧の異なる電界
効果型トランジスタを形成する方法について、図７〜図
１２の工程順断面図を参照して説明する。
ロセスにおける、従来の同一基板上に耐圧の異なる電界
効果型トランジスタを形成する方法について、図７〜図
１２の工程順断面図を参照して説明する。
【０００５】まず、図７に示すように、ＣＶＤ酸化膜に
よる素子分離１が形成された半導体基板２の一主面上に
第一の熱酸化膜３、第一の多結晶シリコン膜４を堆積す
る。次に、図８に示すように、主面上に浮遊ゲート電極
形成用マスクパタン５を形成し、公知の異方性ドライエ
ッチング法で第一の多結晶シリコン膜４をエッチング
し、浮遊ゲート電極６を形成する。次に、図９に示すよ
うに、浮遊ゲート電極形成用マスクパタン５を除去した
後、第二の熱酸化膜７を成長させる。次に、図１０に示
すように、低耐圧ゲート絶縁膜形成用マスクパタン８を
形成し、公知のウェットエッチング法で第二の熱酸化膜
７の一部分を除去し、または、全部を除去した後、再度
酸化することにより、低耐圧ゲート絶縁膜９と高耐圧ゲ
ート絶縁膜１０を形成する。次に、図１１に示すよう
に、低耐圧ゲート絶縁膜形成用マスクパタン８を除去
し、その後第二の多結晶シリコン膜１１を堆積し、第二
の多結晶シリコン膜１１上に、制御ゲート電極、高耐圧
ゲート電極、および低耐圧ゲート電極形成用マスクパタ
ン１２を形成する。次に、図１２に示すように、異方性
ドライエッチングにより、第二の多結晶シリコン膜１１
をエッチングした後、制御ゲート電極、高耐圧ゲート電
極、および低耐圧ゲート電極形成用マスクパタン１２を
除去し、制御ゲート電極１３、高耐圧ゲート電極１４、
および低耐圧ゲート電極１５を形成する。
よる素子分離１が形成された半導体基板２の一主面上に
第一の熱酸化膜３、第一の多結晶シリコン膜４を堆積す
る。次に、図８に示すように、主面上に浮遊ゲート電極
形成用マスクパタン５を形成し、公知の異方性ドライエ
ッチング法で第一の多結晶シリコン膜４をエッチング
し、浮遊ゲート電極６を形成する。次に、図９に示すよ
うに、浮遊ゲート電極形成用マスクパタン５を除去した
後、第二の熱酸化膜７を成長させる。次に、図１０に示
すように、低耐圧ゲート絶縁膜形成用マスクパタン８を
形成し、公知のウェットエッチング法で第二の熱酸化膜
７の一部分を除去し、または、全部を除去した後、再度
酸化することにより、低耐圧ゲート絶縁膜９と高耐圧ゲ
ート絶縁膜１０を形成する。次に、図１１に示すよう
に、低耐圧ゲート絶縁膜形成用マスクパタン８を除去
し、その後第二の多結晶シリコン膜１１を堆積し、第二
の多結晶シリコン膜１１上に、制御ゲート電極、高耐圧
ゲート電極、および低耐圧ゲート電極形成用マスクパタ
ン１２を形成する。次に、図１２に示すように、異方性
ドライエッチングにより、第二の多結晶シリコン膜１１
をエッチングした後、制御ゲート電極、高耐圧ゲート電
極、および低耐圧ゲート電極形成用マスクパタン１２を
除去し、制御ゲート電極１３、高耐圧ゲート電極１４、
および低耐圧ゲート電極１５を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら前記の従
来の方法では、低耐圧ゲート絶縁膜形成用マスクパタン
８を用いてウェットエッチングを行い、低耐圧ゲート絶
縁膜９を形成しなければならず、製造工程数の増加、す
なわち製造プロセスが複雑化するといった課題を有して
いた。
来の方法では、低耐圧ゲート絶縁膜形成用マスクパタン
８を用いてウェットエッチングを行い、低耐圧ゲート絶
縁膜９を形成しなければならず、製造工程数の増加、す
なわち製造プロセスが複雑化するといった課題を有して
いた。
【０００７】本発明は上記従来の課題を解決するもの
で、低コスト化、高歩留り化を容易に実現することので
きる半導体装置の製造方法を提供することを目的とす
る。
で、低コスト化、高歩留り化を容易に実現することので
きる半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、半導体基板の一主
面上に、素子分離絶縁膜によって分離された分離幅の狭
い第一の活性領域と、分離幅の広い第二の活性領域を形
成する工程と、第一、第二の活性領域上に、第一のシリ
コン酸化膜を形成する工程と、第一のシリコン酸化膜上
に第一の導電膜を形成する工程と、第一の導電膜上の所
定の部分を残すように第一の導電膜をドライエッチング
除去し、第一のゲート電極を形成する工程と、ドライエ
ッチング除去後に、第一のシリコン酸化膜残膜上に、第
二のゲート電極を形成する工程と、ドライエッチング工
程の途中で、第二の活性領域上の第一のシリコン酸化膜
が露出した後、露出した第一のシリコン酸化膜の上に、
第二のシリコン酸化膜を堆積させる。
に本発明の半導体装置の製造方法は、半導体基板の一主
面上に、素子分離絶縁膜によって分離された分離幅の狭
い第一の活性領域と、分離幅の広い第二の活性領域を形
成する工程と、第一、第二の活性領域上に、第一のシリ
コン酸化膜を形成する工程と、第一のシリコン酸化膜上
に第一の導電膜を形成する工程と、第一の導電膜上の所
定の部分を残すように第一の導電膜をドライエッチング
除去し、第一のゲート電極を形成する工程と、ドライエ
ッチング除去後に、第一のシリコン酸化膜残膜上に、第
二のゲート電極を形成する工程と、ドライエッチング工
程の途中で、第二の活性領域上の第一のシリコン酸化膜
が露出した後、露出した第一のシリコン酸化膜の上に、
第二のシリコン酸化膜を堆積させる。
【０００９】また、ドライエッチング工程が、第一のシ
リコン酸化膜に対する選択比の異なる２段階のエッチン
グをする。
リコン酸化膜に対する選択比の異なる２段階のエッチン
グをする。
【００１０】また、第一の導電膜の膜厚を、第一の活性
領域の幅の２分の１以上とする。
領域の幅の２分の１以上とする。
【００１１】
【作用】本発明のごとき製造方法によれば、第一の導電
膜の膜厚を第一の活性領域の幅の２分の１以上にするこ
とにより、分離幅の狭い活性領域は第一の導電膜で埋め
込まれ、一方分離幅の広い活性領域は第一の導電膜で埋
め込まれないため、第一のゲート電極をドライエッチン
グにより形成した後、分離幅の狭い活性領域と分離幅の
広い活性領域で第一のシリコン酸化膜の残膜に差が生
じ、この差を利用することにより、耐圧の異なる電界効
果型トランジスタのゲート絶縁膜を同時に形成すること
ができ、製造工程の簡略化が容易に実現できる。
膜の膜厚を第一の活性領域の幅の２分の１以上にするこ
とにより、分離幅の狭い活性領域は第一の導電膜で埋め
込まれ、一方分離幅の広い活性領域は第一の導電膜で埋
め込まれないため、第一のゲート電極をドライエッチン
グにより形成した後、分離幅の狭い活性領域と分離幅の
広い活性領域で第一のシリコン酸化膜の残膜に差が生
じ、この差を利用することにより、耐圧の異なる電界効
果型トランジスタのゲート絶縁膜を同時に形成すること
ができ、製造工程の簡略化が容易に実現できる。
【００１２】
【実施例】以下本発明の第一の実施例について、図１か
ら図６の工程順断面図を参照して説明する。
ら図６の工程順断面図を参照して説明する。
【００１３】まず、図１に示すように、ＣＶＤ酸化膜に
よる厚さ３００ｎｍの素子分離２１が形成された半導体
基板２２の一主面上に、第一の熱酸化膜２３を２５ｎｍ
程度の厚さに堆積した後、第一の多結晶シリコン膜２４
を公知の減圧ＣＶＤ法で厚さ４００ｎｍ程度堆積する。
次に、低耐圧ゲート電極形成部２５および浮遊ゲート電
極形成部２６に第一の多結晶シリコン膜２４を埋め込
む。この第一の多結晶シリコン膜２４を埋め込むには、
素子分離の間隔を狭くする必要がある。本実施例では
０.８μｍとした。次に、図２に示すように、前記主面
上にフォトレジスト等により浮遊ゲート電極形成用マス
クパタン２７を形成し、異方性ドライエッチング、たと
えば平行平板によるドライエッチング技術でＨＣｌ：２
０ｓｃｃｍ、ＨＢｒ：６０ｓｃｃｍ、およびＯ2：１ｓ
ｃｃｍのガスを用いてガス圧２７Ｐａ、高周波電力３５
０Ｗ、対熱酸化膜エッチング比３０対１の条件下で、第
一の多結晶シリコン膜２４を４００ｎｍ相当エッチング
する。次に、図３に示すように、残存した第一の多結晶
シリコン膜２４をさらに異方性ドライエッチング、たと
えば平行平板によるドライエッチング技術でＨＣｌ：１
０ｓｃｃｍ、ＨＢｒ：７０ｓｃｃｍ、およびＯ2：２ｓ
ｃｃｍのガスを用いてガス圧２７Ｐａ、高周波電力３５
０Ｗ、対熱酸化膜エッチング比７０対１の条件下で、４
００ｎｍ相当エッチングし、浮遊ゲート電極２８を形成
する。この２回目の多結晶シリコン膜のエッチングによ
り、低耐圧ゲート電極形成部２５の第一の熱酸化膜２３
が６ｎｍ程度エッチングされる。さらにこのエッチング
中に、高耐圧ゲート電極形成部２９の第一の熱酸化膜２
３が露出している部分、すなわち高耐圧ゲート電極形成
部２９にシリコン酸化膜３０が１０ｎｍ程度堆積され
る。本実施例では、第１回目のポリシリコンエッチング
に対酸化膜エッチング選択比３０：１、第２回目のポリ
シリコンエッチングに対酸化膜エッチング選択比７０：
１の条件を用いる。第２回目のエッチングを第一の熱酸
化膜２３が露出した状態で行うことで、第２回目のエッ
チング中に、露出した第一の熱酸化膜２３上にシリコン
酸化膜３０が堆積し、低耐圧ゲート絶縁膜と高耐圧ゲー
ト絶縁膜の膜厚を制御することができる。次に図４に示
すように、浮遊ゲート電極形成用マスクパタン２７を公
知の酸素プラズマアッシング法等で除去した後、第二の
シリコン酸化膜３１を公知の熱処理法で浮遊ゲート電極
を１０ｎｍ程度酸化するように成長させるとともに、高
耐圧ゲート電極形成部シリコン酸化膜の焼きしめを行
い、浮遊ゲートと制御ゲートとの間の絶縁膜３２を１０
ｎｍ程度、高耐圧ゲート絶縁膜３３を３５ｎｍ程度、お
よび低耐圧ゲート絶縁膜３４を２１ｎｍ程度の厚さに同
時に形成する。このように、低耐圧ゲート電極形成部２
５に第一の多結晶シリコン膜２４を埋め込むことによ
り、フォトレジスト等によるマスクパタン工程を用いず
に、高耐圧ゲート絶縁膜３３と低耐圧ゲート絶縁膜３４
とを、浮遊ゲート電極形成時に同時に形成することが実
現できる。次に、図５に示すように、第二の多結晶シリ
コン膜３５を公知の減圧ＣＶＤ法で４００ｎｍ程度堆積
し、フォトレジスト等により制御ゲート電極、高耐圧ゲ
ート電極、および低耐圧ゲート電極形成用マスクパタン
３６を形成する。次に、図６に示すように、異方性ドラ
イエッチング、たとえば平行平板によるドライエッチン
グ技術でＨＣｌ：２０ｓｃｃｍ、ＨＢｒ：６０ｓｃｃ
ｍ、およびＯ2：１ｓｃｃｍのガスを用いて、ガス圧２
７Ｐａおよび高周波電力３５０Ｗの条件下で第二の多結
晶シリコン膜３５をエッチングする。また、制御ゲート
電極、高耐圧ゲート電極、および低耐圧ゲート電極形成
用マスクパタン３６を公知の酸素プラズマアッシング法
等で除去し、制御ゲート電極３７、高耐圧ゲート電極３
８、および低耐圧ゲート電極３９を形成する。
よる厚さ３００ｎｍの素子分離２１が形成された半導体
基板２２の一主面上に、第一の熱酸化膜２３を２５ｎｍ
程度の厚さに堆積した後、第一の多結晶シリコン膜２４
を公知の減圧ＣＶＤ法で厚さ４００ｎｍ程度堆積する。
次に、低耐圧ゲート電極形成部２５および浮遊ゲート電
極形成部２６に第一の多結晶シリコン膜２４を埋め込
む。この第一の多結晶シリコン膜２４を埋め込むには、
素子分離の間隔を狭くする必要がある。本実施例では
０.８μｍとした。次に、図２に示すように、前記主面
上にフォトレジスト等により浮遊ゲート電極形成用マス
クパタン２７を形成し、異方性ドライエッチング、たと
えば平行平板によるドライエッチング技術でＨＣｌ：２
０ｓｃｃｍ、ＨＢｒ：６０ｓｃｃｍ、およびＯ2：１ｓ
ｃｃｍのガスを用いてガス圧２７Ｐａ、高周波電力３５
０Ｗ、対熱酸化膜エッチング比３０対１の条件下で、第
一の多結晶シリコン膜２４を４００ｎｍ相当エッチング
する。次に、図３に示すように、残存した第一の多結晶
シリコン膜２４をさらに異方性ドライエッチング、たと
えば平行平板によるドライエッチング技術でＨＣｌ：１
０ｓｃｃｍ、ＨＢｒ：７０ｓｃｃｍ、およびＯ2：２ｓ
ｃｃｍのガスを用いてガス圧２７Ｐａ、高周波電力３５
０Ｗ、対熱酸化膜エッチング比７０対１の条件下で、４
００ｎｍ相当エッチングし、浮遊ゲート電極２８を形成
する。この２回目の多結晶シリコン膜のエッチングによ
り、低耐圧ゲート電極形成部２５の第一の熱酸化膜２３
が６ｎｍ程度エッチングされる。さらにこのエッチング
中に、高耐圧ゲート電極形成部２９の第一の熱酸化膜２
３が露出している部分、すなわち高耐圧ゲート電極形成
部２９にシリコン酸化膜３０が１０ｎｍ程度堆積され
る。本実施例では、第１回目のポリシリコンエッチング
に対酸化膜エッチング選択比３０：１、第２回目のポリ
シリコンエッチングに対酸化膜エッチング選択比７０：
１の条件を用いる。第２回目のエッチングを第一の熱酸
化膜２３が露出した状態で行うことで、第２回目のエッ
チング中に、露出した第一の熱酸化膜２３上にシリコン
酸化膜３０が堆積し、低耐圧ゲート絶縁膜と高耐圧ゲー
ト絶縁膜の膜厚を制御することができる。次に図４に示
すように、浮遊ゲート電極形成用マスクパタン２７を公
知の酸素プラズマアッシング法等で除去した後、第二の
シリコン酸化膜３１を公知の熱処理法で浮遊ゲート電極
を１０ｎｍ程度酸化するように成長させるとともに、高
耐圧ゲート電極形成部シリコン酸化膜の焼きしめを行
い、浮遊ゲートと制御ゲートとの間の絶縁膜３２を１０
ｎｍ程度、高耐圧ゲート絶縁膜３３を３５ｎｍ程度、お
よび低耐圧ゲート絶縁膜３４を２１ｎｍ程度の厚さに同
時に形成する。このように、低耐圧ゲート電極形成部２
５に第一の多結晶シリコン膜２４を埋め込むことによ
り、フォトレジスト等によるマスクパタン工程を用いず
に、高耐圧ゲート絶縁膜３３と低耐圧ゲート絶縁膜３４
とを、浮遊ゲート電極形成時に同時に形成することが実
現できる。次に、図５に示すように、第二の多結晶シリ
コン膜３５を公知の減圧ＣＶＤ法で４００ｎｍ程度堆積
し、フォトレジスト等により制御ゲート電極、高耐圧ゲ
ート電極、および低耐圧ゲート電極形成用マスクパタン
３６を形成する。次に、図６に示すように、異方性ドラ
イエッチング、たとえば平行平板によるドライエッチン
グ技術でＨＣｌ：２０ｓｃｃｍ、ＨＢｒ：６０ｓｃｃ
ｍ、およびＯ2：１ｓｃｃｍのガスを用いて、ガス圧２
７Ｐａおよび高周波電力３５０Ｗの条件下で第二の多結
晶シリコン膜３５をエッチングする。また、制御ゲート
電極、高耐圧ゲート電極、および低耐圧ゲート電極形成
用マスクパタン３６を公知の酸素プラズマアッシング法
等で除去し、制御ゲート電極３７、高耐圧ゲート電極３
８、および低耐圧ゲート電極３９を形成する。
【００１４】なお、ゲート電極は多結晶シリコン膜のか
わりに、高融点金属シリサイド膜等を使用してもよいこ
とは言うまでもない。
わりに、高融点金属シリサイド膜等を使用してもよいこ
とは言うまでもない。
【００１５】以上のごとき製造方法によれば、低耐圧ゲ
ート電極部および浮遊ゲート電極部の第一の多結晶シリ
コン膜を埋め込むことにより、マスクパタン工程を用い
ずに、浮遊ゲート電極の形成時に高耐圧ゲート絶縁膜と
低耐圧ゲート絶縁膜とを同時に形成することができ、さ
らに、第一の多結晶シリコン膜を対熱酸化膜エッチング
選択比の異なる異方性ドライエッチングで２段階エッチ
ングすることにより、低耐圧ゲート絶縁膜厚を制御よく
形成することができる。
ート電極部および浮遊ゲート電極部の第一の多結晶シリ
コン膜を埋め込むことにより、マスクパタン工程を用い
ずに、浮遊ゲート電極の形成時に高耐圧ゲート絶縁膜と
低耐圧ゲート絶縁膜とを同時に形成することができ、さ
らに、第一の多結晶シリコン膜を対熱酸化膜エッチング
選択比の異なる異方性ドライエッチングで２段階エッチ
ングすることにより、低耐圧ゲート絶縁膜厚を制御よく
形成することができる。
【００１６】
【発明の効果】本発明によれば、高耐圧ゲート絶縁膜と
低耐圧ゲート絶縁膜を従来のごとくマスクパタン工程を
用いることなく同時に形成することが可能となり、工程
の簡略化がおこなえ、製造工程の低コスト化に大きく寄
与するものである。
低耐圧ゲート絶縁膜を従来のごとくマスクパタン工程を
用いることなく同時に形成することが可能となり、工程
の簡略化がおこなえ、製造工程の低コスト化に大きく寄
与するものである。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法における一実施
例の工程順断面図
例の工程順断面図
【図２】本発明の半導体装置の製造方法における一実施
例の工程順断面図
例の工程順断面図
【図３】本発明の半導体装置の製造方法における一実施
例の工程順断面図
例の工程順断面図
【図４】本発明の半導体装置の製造方法における一実施
例の工程順断面図
例の工程順断面図
【図５】本発明の半導体装置の製造方法における一実施
例の工程順断面図
例の工程順断面図
【図６】本発明の半導体装置の製造方法における一実施
例の工程順断面図
例の工程順断面図
【図７】従来例の半導体装置の製造方法の工程順断面図
【図８】従来例の半導体装置の製造方法の工程順断面図
【図９】従来例の半導体装置の製造方法の工程順断面図
【図１０】従来例の半導体装置の製造方法の工程順断面
図
図
【図１１】従来例の半導体装置の製造方法の工程順断面
図
図
【図１２】従来例の半導体装置の製造方法の工程順断面
図
図
２１ ＣＶＤ酸化膜による素子分離 ２２ 半導体基板 ２３ 第一の熱酸化膜 ２４ 第一の多結晶シリコン膜 ２５ 低耐圧ゲート電極形成部 ２６ 浮遊ゲート電極形成部 ２７ 浮遊ゲート電極形成用マスクパタン ２８ 浮遊ゲート電極 ２９ 高耐圧ゲート電極形成部 ３０ シリコン酸化膜 ３１ 第二のシリコン酸化膜 ３２ 絶縁膜 ３３ 高耐圧ゲート絶縁膜 ３４ 低耐圧ゲート絶縁膜 ３５ 第二の多結晶シリコン膜 ３６ 制御ゲート電極、高耐圧ゲート電極、低耐圧ゲー
ト電極形成用マスクパタン ３７ 制御ゲート電極 ３８ 高耐圧ゲート電極 ３９ 低耐圧ゲート電極
ト電極形成用マスクパタン ３７ 制御ゲート電極 ３８ 高耐圧ゲート電極 ３９ 低耐圧ゲート電極
Claims (3)
- 【請求項１】 半導体基板の一主面上に、素子分離絶縁
膜によって分離された分離幅の狭い第一の活性領域と、
分離幅の広い第二の活性領域を形成する工程と、前記第
一、第二の活性領域上に、第一のシリコン酸化膜を形成
する工程と、前記第一のシリコン酸化膜上に第一の導電
膜を形成する工程と、前記第一の導電膜上の所定の部分
を残すように前記第一の導電膜をドライエッチング除去
し、第一のゲート電極を形成する工程と、前記ドライエ
ッチング除去後に、前記第一のシリコン酸化膜残膜上
に、第二のゲート電極を形成する工程と、前記ドライエ
ッチング工程の途中で、前記第二の活性領域上の前記第
一のシリコン酸化膜が露出した後、露出した第一のシリ
コン酸化膜の上に、第二のシリコン酸化膜を堆積させる
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ドライエッチング工程が、前記第一
のシリコン酸化膜に対する選択比の異なる２段階のエッ
チングをすることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】 前記第一の導電膜の膜厚を、前記第一の
活性領域の幅の２分の１以上とすることを特徴とする請
求項１または２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111394A JPH07307468A (ja) | 1994-05-16 | 1994-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111394A JPH07307468A (ja) | 1994-05-16 | 1994-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307468A true JPH07307468A (ja) | 1995-11-21 |
Family
ID=14292026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111394A Pending JPH07307468A (ja) | 1994-05-16 | 1994-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417368B1 (ko) * | 2000-06-09 | 2004-02-05 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
-
1994
- 1994-05-16 JP JP10111394A patent/JPH07307468A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417368B1 (ko) * | 2000-06-09 | 2004-02-05 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
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