KR940005450B1 - 경사식각방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title description 12
- 238000004519 manufacturing process Methods 0.000 title description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 238000001312 dry etching Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000001020 plasma etching Methods 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 16
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract 1
- 239000001301 oxygen Substances 0.000 abstract 1
- 229910052760 oxygen Inorganic materials 0.000 abstract 1
- 239000012495 reaction gas Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 29
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000011521 glass Substances 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 235000002918 Fraxinus excelsior Nutrition 0.000 description 1
- 239000002956 ash Substances 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
내용 없음.
Description
제1도는 종래 박막 트랜지스터의 단면도.
제2a도 내지 제2d도는 본 발명 경사 에칭(Slope etching)의 공정을 보인 단면도.
제3도는 본 발명 경사에칭 방법에 의해 제조된 박막 트랜지스터의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 소스/드레인 전극 2 : n+비정질 실리콘막
3 : 비정질 실리콘막 4 : 게이트전극
5 : 실리콘 질화막 6 : 유리기판
7 : 크롬 8 : 감광막
본 발명은 박막 트랜지스터의 제조에 관한 것으로, 특히 CIS 및 LCD의 박막 트랜지스터에 있어서 게이트전극을 건식식각(Dry Etch) 방법을 사용하여 경사(Slope)지게 식각(Etch)하는데 적당하도록 한 경사식각방법에 관한 것이다.
일반적으로 사용되고 있는 종래 박막 트랜지스터는 제1도에 도시된 바와같이, 유리기판(6)위에 게이트전극(4)이 형성되고, 상기 게이트전극(4)위에 실리콘나이트라이드(5)가 형성되면, 상기 실리콘나이트라이드(5)위에 비정질 실리콘막(2)위에 소스/드레인전극(1)이 형성되어 구성되는 것으로, 이의 제조방법을 설명하면 다음과 같다.
먼저, 유리기판(6)위에 게이트용 금속을 증착한 후 패터닝하여 게이트전극(5)을 형성하고, 그 게이트전극(5)위에 절연층으로 사용되는 실리콘나이트라이드(4)를 도포한다.
이후, 상기 실리콘나이트라이드(4)위에 비정질 실리콘막(3)과 n+비정질 실리콘막(2)을 차례로 증착한 다음 페터닝하여 섬(Island) 모양으로 만들고, 상기 n+비정질 실리콘막(2)위에 소스/드레인전극(1) 패턴을 형성한다.
그런 다음 상기 소스/드레인전극(1) 패턴 사이의 n+비정질 실리콘막(2)을 제거하여 종래 박막 트랜지스터를 제조하였다.
그러나, 상기와 같은 종래 박막 트랜지스터의 제조법은 화학적으로 습식식각에 의해 경사식각(Slope Etching)을 사용하고 있으나 유기막 생성을 초래할 확률이 높아 공정이 까다로우며 단가상승, 위험도등의 문제로 인해 습식식각 보다는 건식식각을 선호하고 있고, 그 제조에 있어서도 게이트 패턴을 형성할 때에 제1도에 도시한 바와같이 크롬전극을 경사식각하지 않는다.
따라서 게이트 전극이 계면에 유기막이 생성될 확률이 높고 습식 식각에 따라 단가가 상승하고 위험도가 높게된다.
이에따라 본 발명은 게이트 메탈을 형성한후 가스(gas)를 사용하여 건식식각에 의하여 슬로프 에칭(Slope etching)을 수행함으로써 박막 트랜지스터의 제조공정을 간소화시키고 게이트 전극위에 유기막이 적층되는 것을 방지하도록 하는 경사식각방법을 창안한 것이다.
본 발명은 기판위에 메탈층을 형성하는 단계와, 상기 메탈층위에 감광막을 도포하고 이를 패터닝하는 단계와, 상기 감광막패턴을 일정온도로 열처리하여 형태를 변형시키는 단계와, 에칭가스에 O2를 첨가하여 상기 감광막과 메틸층을 동시에 건식식각하는 단계와, 상기 나머지 감광막을 제거하는 단계로 이루어지도록 구성한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명에 의한 박막 트랜지스터의 단면 구조도로서, 이에 도시한 바와같이 종래와 마찬가지로 유리기판(6)위에 경사진 형태의 게이트전극(4)이 형성되고, 상기 게이트전극(4)위에 실리콘나이트라이드(5)가 형성되며, 상기 실리콘나이트라이드(5)위에 비정질 실리콘막(3)과 n+비정질 실리콘막(2)이 차례로 형성되고, 상기 n+비정질 실리콘막(2)위에 소스/드레인전극(1)이 형성되어 구성되는 것으로, 이의 제조방법을 첨부한 제2도를 참조하여 설명하면 다음과 같다.
제2a도 내지 제2d도는 본 발명에 따른 게이트 전극의 패턴 형성공정도로서, 제2a도에 도시한 바와같이 먼저, 유리기판(6)위에 크롬(7)금속을 증착하고 게이트 전극의 패턴 형성을 위해 감광막(8)을 도포한 다음 감광액의 솔벤트(solvent) 성분을 휘발시키기 위해 90℃에서 약 20분간 굽고(baking), 원하는 패턴대로 선별적으로 노광시켜 상기 감광막(8)를 사진식각(Photolithography) 방법으로 패터닝한다.
그 다음 제2b도와 같이 상기 감광막패턴의 형태를 변형시키기 위해 130∼150℃의 온도로 30분∼50분간 열처리(baking)하여 경사형의 감광막(8) 패턴을 얻는다.
그 다음, 에칭이 동시에 상기 감광막을 에슁(ashing)하게 되는데, 이때 에칭가스에 O2를 첨가하여 반응성 이온 에칭(Reactive Ion Etching)법으로 건식식각(Dry Etching)한다. 그러면 제2c도와 같은 패턴을 얻게된다.
이 과정을 통해 감광막이 없는 부분, 감광막의 형태가 변화되어 두께가 얇은 부분, 원래의 두께를 갖고 있는 부분에서의 게이트전극 에칭이 각각 다르게 일어난다. 즉, 감광막(8)이 없는 부분이 제일 먼저 에칭이 되기 시작하고, 감광막(8)이 있는 부분은 시간이 지남에 따라 그 감광막(8)이 에슁(ashing)되면 그때서야 게이트전극이 에칭되기 시작하므로 상기 감광막(8)의 두께에 따라 에칭시작 시간이 달라져 결국, 제2d도에 도시한 바와같이 에칭완료 후 남아있는 상기 감광막(8)을 제거하여 게이트전극(4)은 완만한 형태의 경사(5°∼15°)를 갖도록 에칭된다.
이 과정에서 인가되는 조건은 챔버 프레서(Chamber Pressure) 100mTorr, col4플로우 레이트(flow rate) 30∼50SCCM, O2플로우 레이트(flow rate) 5∼10SCCM, RF 파원 밀도(power demsity) 0.3∼10watt/cm2이다.
여기서, O2첨가량의 범위를 5-10SCCM으로 하는 것은 O2첨가량이 너무 많아지면 감광막(8)이 모두 에슁(ashing)되어 마스크로써의 역활을 하지 못하므로 5-10SCCM 범위가 적당하다.
이후, 종래와 마찬가지로 공정을 수행하면 제3도와 같이 게이트전극(4)이 완만한 경사(5°∼15°)를 갖는 박막 트랜지스터를 얻을 수 있다.
상기에서 설명한 바와같이 본 발명은 박막 트랜지스터에서 게이트전극 형성시 메탈형성후 가스를 사용하여 건식식각함으로써 화학적 방법으로 공정을 진행시키는 것보다 단가가 싸고 위험도가 작으며 불량률이 낮게되고 게이트위에 적층되는 막에 유기막이 생길 확률이 없어지는 효과를 창출한다.
Claims (2)
- 기판위에 메탈층을 형성하는 공정과, 상기 메탈층위에 감광막을 도포하고 사진식각법으로 패터닝하는 공정과, 상기 감광막패턴을 130℃∼150℃의 온도에서 30-50간 열처리하여 형태를 변형시키는 공정과, 에칭가스에 O2를 첨가하여 상기 감광막과 메탈층을 동시에 반응성 이온 에칭법으로 건식식각하는 공정과, 상기 나머지 감광막을 제거하여 단계로 이루어지는 것을 특징으로 하는 경사식각 방법.
- 제1항에 있어서, O2가스 첨가량을 5-10SCCM로 하는 것을 특징으로 하는 경사식각 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004456A KR940005450B1 (ko) | 1991-03-21 | 1991-03-21 | 경사식각방법 |
| US07/783,123 US5174857A (en) | 1990-10-29 | 1991-10-28 | Slope etching process |
| JP3320081A JPH04266027A (ja) | 1990-10-29 | 1991-10-29 | 傾斜エッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004456A KR940005450B1 (ko) | 1991-03-21 | 1991-03-21 | 경사식각방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920018967A KR920018967A (ko) | 1992-10-22 |
| KR940005450B1 true KR940005450B1 (ko) | 1994-06-18 |
Family
ID=19312313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910004456A KR940005450B1 (ko) | 1990-10-29 | 1991-03-21 | 경사식각방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940005450B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980010563A (ko) * | 1996-07-24 | 1998-04-30 | 김광호 | 테이퍼 에칭된 Cr 막을 갖는 TFT 액정표시소자 |
-
1991
- 1991-03-21 KR KR1019910004456A patent/KR940005450B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920018967A (ko) | 1992-10-22 |
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