KR100383762B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 노광 장비의 임계 치수보다 작은 폭을 갖는 패턴을 형성하기 위하여 감광막 패턴을 형성한 후 응축 및 식각 공정을 실시하여 상기 감광막의 폭 및 높이를 감소시키므로써 이-빔(E-beam) 등을 이용하는 고가의 장비를 사용하지 않고 임계 치수 이하의 미세한 폭을 갖는 패턴을 형성할 수 있다. 또한 감광막 찌꺼기를 제거하기 위한 별도의 공정을 실시하지 않으므로 공정이 단순화되어 생산 수율이 증대될 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.

Description

반도체 소자의 미세 패턴 형성 방법
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 노광 장비의 임계 치수보다 작은 폭을 갖는 패턴을 형성할 수 있도록 한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 초고집적화됨에 따라 단위 소자의 크기는 감소된다. 예를들어 모스(MOS) 트랜지스터를 형성하는 경우 게이트 전극의 폭이 0.35㎛ 이하로 감소되어야 한다. 그러나 현재 사용되는 노광 장비는 대개 365 nm의 파장을 갖는 아이-라인(I-Line)을 사용하기 때문에 패턴의 폭을 노광 장비의 임계치수(0.35㎛)보다 작게 감소시키기 어려운 실정이다. 또한 식각 마스크로 이용되는 감광막을 패터닝하기 위한 노광 공정시 과도 노광을 실시하지 않을 경우 감광막 찌꺼기 (Scum)가 발생되는데, 이는 후속 공정에서 불량의 원인으로 작용한다.
따라서 본 발명은 감광막 패턴을 형성한 후 응축 및 식각 공정을 실시하여 상기 감광막의 폭 및 높이를 감소시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 소정의 층을 형성한 후 상기 소정의 층상에 감광막을 형성하고 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 응축시키기 위하여 열처리하는 단계와 상기 단계로부터 상기 응축된 감광막을 소정 두께 등방성 식각하여 미세 폭을 갖는 감광막 패턴을 형성하는 단계와, 상기 단계로부터 상기 감광막 패턴을 마스크로 이용하여 상기 소정의 층을 패터닝한 후 상기 감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1A 내지 제 1C 도는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 소자의 단면도로서, 트랜지스터의 게이트 전극 형성 과정을 예를들어 설명하기로 한다.
제 1A 도는 필드 산화막(2)이 형성된 실리콘 기판(1)상에 게이트 산화막(3), 폴리실리콘층(4) 및 감광막(5)을 순차적으로 형성한 후 게이트 전극용 마스크(Mask)를 이용하여 상기 감광막(5)을 패터닝 한 상태의 단면도로서, 상기 폴리실리콘층(4)은 2000 내지 5000 Å의 두께로 증착되며, 증착 후 불순물 이온을 주입하여 전도성을 갖도록 한다. 또한 상기 감광막(5)은 0.6 내지 1.0 ㎛의 두께로 형성되며, 0.35 내지 0.45 ㎛의 폭(W)을 갖도록 패터닝한다.
제 1B 도는 상기 감광막(5)에 함유된 수분 및 솔벤트 성분이 증발되도록 1 mTorr 이하의 저압 및 100 내지 150 ℃ 온도의 반응로내에서 열처리를 실시하여 상기 감광막(5)을 응축시킨 후 상기 감광막(5)의 급격한 산화를 방지하기 위하여 상기 반응로의 온도를 10 내지 60 ℃ 이하로 감소시킨다. 그리고 산소(O2) 플라즈마 또는 오존을 이용한 건식 식각 방법으로 상기 감광막(5)을 0.02 내지 0.15 ㎛ 두께 등방성 식각한 상태의 단면도로서, 이때 상기 감광막(5)리 폭(W')은 0.35 ㎛ 이하로 감소되며, 잔류되는 감광막 찌꺼기도 완전히 제거된다. 여기서 상기 산소(O2) 플라즈마를 이용하는 경우 TCP(Transformer Coupled Plasma) 방식을 이용하되, 상부 코일(Coil)에만 전력을 인가하여 확산에 의한 식각이 이루어지도록 하고, 상기 오존을 이용하는 경우 하부 확산(Downstream)에 의해 식각이 이루어지도록 한다.
제 1C 도는 0.35 ㎛ 이하로 폭(W')이 감소된 상기 감광막(5)을 마스크로 이용한 식각 공정으로 상기 폴리실리콘층(4) 및 게이트 산화막(3)을 순차적으로 패터닝하여 게이트 전극(4A)을 형성한 후 상기 감광막(5)을 제거한 상태의 단면도로서, 이와 같은 방법을 이용하면 현재의 노광 장비를 이용하여 임계 치수(0.35㎛) 이하의 폭을 갖는 게이트 전극을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면 감광막 패턴을 형성한 후 응축 및 식각공정을 실시하여 상기 감광막의 폭 및 높이를 감소시키므로써 이-빔 (E-beam) 등을 이용하는 고가의 장비를 사용하지 않고 임계 치수 이하의 미세한 폭을 갖는 패턴을 형성할 수 있다. 또한 감광막 찌꺼기를 제거하기 위한 별도의 공정을 실시하지 않으므로 공정이 단순화되어 생산 수율이 증대될 수 있는 탁월한 효과가 있다.
제 1A 내지 제 1C 도는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 실리콘 기판 2: 필드 산화막
3: 게이트 산화막 4: 폴리실리콘층
4A: 게이트 전극 5: 감광막

Claims (7)

  1. 반도체 소자의 미세 패턴 형성 방법에 있어서,
    실리콘 기판상에 소정의 층을 형성 한 후 상기 소정의 층상에 감광막을 형성하고 패터닝하는 단계와,
    상기 단계로부터 상기 패터닝된 감광막을 응축시키기 위하여 열처리하는 단계와,
    상기 단계로부터 상기 응축된 감광막을 소정 두께 등방성 식각하여 미세 폭을 갖는 감광막 패턴을 형성하는 단계와,
    상기 단계로부터 상기 감광막 패턴을 마스크로 이용하여 상기 소정의 층을 패터닝 한 후 상기 감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 감광막은 0.6 내지 1.0 ㎛의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 열처리는 1 mTorr 이하의 저압 및 100 내지 150 ℃ 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 등방성 식각은 10 내지 60 ℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 등방성 식각은 건식으로 실시되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 건식 식각시 산소(O2) 플라즈마가 이용되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 5 항에 있어서,
    상기 건식 식각시 오존이 이용되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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