KR0147716B1 - 자기정렬콘택 형성방법 - Google Patents

Abstract

본 발명은 제1전도막 상부에 미세한 간격을 가지고 분리되어 형성된 제2전도막 간의 사이를 관통시켜 상기 제1전도막에 제3전도막을 콘택 시키기 위한 반도체 소자의 콘택 형성방법에 있어서, 제1전도막 상에 제1절연막, 제2전도막, 제2절연막, 금속막의 선택적 증착이 가능한 물질막이 차례로 적층된 구조의 패턴을 형성하는 단계, 상기 물질막의 측벽 및 상부 표면이 노출되도록 상기 물질막 이외의 다른 부위에 제3절연막을 형성하는 단계, 상기 노출된 물질막상에 선택적 금속막을 형성하는 단계, 전체구조 상부 표면을 따라 일정두께로 제4절연막을 형성하는 단계, 상기 제1전도막 표면이 노출될때까지 상기 제4절연막을 비등방성 전면식각하는 단계, 및 전체구조 상부에 제3전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬콘택 형성방법에 관한 것으로, 콘택의 오정렬로 인한 소자 제조의 실패를 방지하고, 모든 웨이퍼에 형성되는 콘택홀의 크기변화를 방지할 수 있어 공정의 제어가 용이함으로, 소자의 제조 수율 및 전기적 특성을 향상시키는 효과를 가져온다.

Description

자기정렬콘택 형성방법

제1a도 내지 제1j도는 본 발명의 일실시예에 따른 자기정렬콘택 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명

101 : 반도체 기판 102 : 산화막

103 : 하부전도막 104,108,111 : 절연막

105 : 폴리실리콘막 106,109 : 감광막

107 : 접합층 110 : 텅스텐막

112 : 상부 전도막

본 발명은 반도체 소자 제조 공정중 사진식각공정에 의한 콘택 마스크 공정이 필요없는 자기정렬콘택(Self Alignment Contact) 형성방법에 관한 것이다.

일반적으로, 반도체 제조 공정에서 하부전도층 배선 사이의 간격으로 상부 전도층을 통과시켜 기판상에 콘택을 형성하고자 할때, 하부전도층 상부의 절연막 상에 사진식각공정을 통해 콘택 마스크 물질인 감광막 패턴을 형성하고, 감광막 패턴을 식각장벽으로 하여 상기 절연막을 식각하는 공정으로 콘택 홀을 형성한 후, 상부전도층을 증착하는 공정으로 콘택 형성 공정을 진행하고 있다.

그러나 상기와 같은 종래의 콘택 형성 방법은 사진식각 공정시의 오정렬이나, 형성되는 콘택홀의 크기 변화 등의 문제로 소자의 특성을 저하시키고, 소자간에 또는 각 웨이퍼 간에 균일성이 저하되는 문제점이 발생한다.

따라서, 본 발명은 사진식각공정에 의한 마스크 형성 공정이 필요없는 자기정렬콘택 형성방법을 글 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 제1전도막 상부에 미세한 간격을 가지고 분리되어 형성된 제2전도막 간의 사이를 관통시켜 상기 제1전도막에 제3전도막을 콘택 시키기 위한 반도체 소자의 콘택 형성방법에 있어서, 제1전도막 상에 제1절연막, 제2전도막, 제2절연막, 금속막의 선택적 증착이 가능한 물질막이 차례로 적층된 구조의 패턴을 형성하는 단계, 상기 물질막의 측벽및 상부 표면이 노출되도록 상기 물질막 이외의 다른부위에 제3절연막을 형성하는 단계, 상기 노출된 물질막상에 선택적 금속막을 형성하는 단계, 전체구조 상부 표면을 따랄 일정두께로 제4절연막을 형성하는 단계, 상기 제1전도막 표면이 노출될때까지 상기 제4절연막을 비등방성 전면식각하는 단계, 및 전체 구조 상부에 제3전도막을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면 제1a도 내지 제1j도를 참조하여 본 발명의 실시예를 상세히 설명한다.

먼저, 제1a도는 산화막(102)이 형성된 반도체 기판(101)상에 하부전도막(103)을 형성하고, 하부전도막(103) 상에 절연막(104) 및 폴리실리콘막(105)을 차례로 형성한 상태이다. 여기서 폴리실리콘막(105)은 이후에 텅스텐과 같은 금속막이 선택적으로 증착 가능한 증착 물질로서 실리콘막을 사용할 수 있다.

이어서, 제1b도에 도시된 바와같이 상기 폴리실리콘막(105) 상에 하부전도층의 배선을 형성할 목적으로 식각장벽 물질인 감광막 패턴(106)을 형성하고, 제1c도와 같이 감광막 패턴(106)을 식각장벽으로 하여 폴리실리콘막(105), 절연막(104), 하부 전도막(103), 산화막(102)를 차례로 식각한 후, 이온주입공정을 통하여 노출된 반도체 기판(101)에 접합층(107)을 형성한다. 그리고, 감광막(106)을 제거한다.

이어서, 제1d도와 같이 전체구조 상부에 얇은 절연막(108)을 입힌 후, 감광막(109)을 도포하고, 제1e도와 같이 상기 폴리실리콘막(105) 및 하부전도(103) 사이에 형성된 절연막(104)이 절반정도 드러날때까지 상기 감광막(109)을 에치백하여 폴리실리콘막(105)은 완전히 노출되면서 하부전도막(103)은 전혀 노출되지 않도록 한다.

계속해서, 제1f도와 같이 감광막(109)을 제거한 후, 제1g도와 같이 상기 폴리실리콘막(105)의 노출된 표면에 선택적으로 텅스텐막(110)을 형성한다.

계속해서, 제1h도와 같이 하부전도막(103)과 이후에 형성되는 상부 전도층과의 절연을 목적으로 전체구조 상부에 절연막(111)을 형성한 후, 제11도와 같이 다시 절연막(111)을 비등방성 전면식각한 상태에서, 제1j도와 같이 전체구조 상부에 콘택물질인 상부 전도막(112)을 형성하여 자기정렬콘택 공정을 완료한다.

이상, 상기 설명과 같이 이루어지는 본 발명은 콘택의 오정렬로 인한 소자 제조의 실패를 방지하고, 모든 웨이퍼에 형성되는 콘택홀의 크기변화를 방지할 수 있어 공정의 제어가 용이함으로, 소자의 제조 수율 및 전기적 특성을 향상시키는 효과를 가져온다.

Claims (4)

1. 제1전도막 상부에 미세한 간격을 가지고 분리되어 형성된 제2전도막 간의 사이를 관통시켜 상기 제1전도막에 제3전도막을 콘택 시키기 위한 반도체 소자의 콘택 형성방법에 있어서, 제1전도막 상에 제1절연막, 제2전도막, 제2절연막, 금속막의 선택적 증착이 가능한 물질막이 차례로 적층된 구조의 패턴을 형성하는 단계, 상기 물질막의 측벽 및 상부 표면이 노출되도록 상기 물질막 이외의 다른부위에 제3절연막을 형성하는 단계, 상기 노출된 물질막상에 선택적 금속막을 형성하는 단계, 전체구조 상부 표면을 따라 일정두께로 제4절연막을 형성하는 단계, 상기 제1전도막 표면이 노출될때까지 상기 제4절연막을 비등방성 전면식각하는 단계, 및 전체구조 상부에 제3전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬콘택 형성방법.
2. 제1항에 있어서, 상기 물질막의 측벽 및 상부 표면이 노출되도록 상기 물질막 이외의 다른 부위에 얇은 제3절연막을 형성하는 단계는, 전체구조 상부 표면을 따라 일정두께의 제3절연막을 형성하는 단계, 전체구조 상부에 감광막을 도포하는 단계, 상기 물질막은 노출되면서 상기 제2전도막은 노출되지 않도록 상기 감광막및 상기 제3절연막을 전면 에치백하는 단계, 및 상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬콘택 형성방법.
3. 제1항에 있어서; 상기 물질막은 실리콘막 또는 폴리실리콘막인 것을 특징으로 하는 자기정렬콘택 형성방법.
4. 제3항에 있어서; 상기 선택적 금속막은 텅스텐막인 것을 특징으로 하는 자기정렬콘택 형성방법.