JPH05267663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05267663A JPH05267663A JP5992592A JP5992592A JPH05267663A JP H05267663 A JPH05267663 A JP H05267663A JP 5992592 A JP5992592 A JP 5992592A JP 5992592 A JP5992592 A JP 5992592A JP H05267663 A JPH05267663 A JP H05267663A
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- JP
- Japan
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- gate electrode
- layer
- conductive layer
- forming
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Abstract
(57)【要約】
【目的】本発明は、フロントゲート電極とバックゲート
電極を有するダブルゲート構造のＭＯＳトランジスタの
製造方法に関し、バックゲート電極と位置ずれすること
なくフロントゲート電極を形成することができる半導体
装置の製造方法を提供することを目的とする。 【構成】バックゲート電極１４と同時に形成した位置合
せマーク領域Ｐ内の位置合せ用導電層４０による凹凸形
状を基準として多結晶シリコン層２４をパターニングし
て、素子領域Ｑのゲート酸化膜２３上にバックゲート電
極１４と位置合せされたフロントゲート電極２８を形成
するように構成する。
電極を有するダブルゲート構造のＭＯＳトランジスタの
製造方法に関し、バックゲート電極と位置ずれすること
なくフロントゲート電極を形成することができる半導体
装置の製造方法を提供することを目的とする。 【構成】バックゲート電極１４と同時に形成した位置合
せマーク領域Ｐ内の位置合せ用導電層４０による凹凸形
状を基準として多結晶シリコン層２４をパターニングし
て、素子領域Ｑのゲート酸化膜２３上にバックゲート電
極１４と位置合せされたフロントゲート電極２８を形成
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にフロン
トゲート電極とバックゲート電極を有するダブルゲート
構造のＭＯＳトランジスタの製造方法に関する。
トゲート電極とバックゲート電極を有するダブルゲート
構造のＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】従来のダブルゲート構造のＭＯＳトラン
ジスタの製造方法を図６乃至図８を用いて説明する。ま
ず、シリコン基板１０表面の位置合せマーク領域Ｐと素
子領域Ｑ以外の領域を約１５０ｎｍ深さだけエッチング
する。続いて、熱酸化により全面に約５０ｎｍ厚のゲー
ト酸化膜１２を形成する（図６（ａ））。
ジスタの製造方法を図６乃至図８を用いて説明する。ま
ず、シリコン基板１０表面の位置合せマーク領域Ｐと素
子領域Ｑ以外の領域を約１５０ｎｍ深さだけエッチング
する。続いて、熱酸化により全面に約５０ｎｍ厚のゲー
ト酸化膜１２を形成する（図６（ａ））。
【０００３】次に、シリコン基板１０のゲート酸化膜１
２上に約３００ｎｍ厚の多結晶シリコン層を堆積し、パ
ターニングして素子領域Ｑのゲート酸化膜１２上にバッ
クゲート電極１４を形成する（図６（ｂ））。次に、Ｃ
ＶＤ法により約２μｍ厚の酸化膜１６を全面に堆積さ
せ、上面を約１μｍ研磨して表面を平坦にする（図６
（ｃ））。
２上に約３００ｎｍ厚の多結晶シリコン層を堆積し、パ
ターニングして素子領域Ｑのゲート酸化膜１２上にバッ
クゲート電極１４を形成する（図６（ｂ））。次に、Ｃ
ＶＤ法により約２μｍ厚の酸化膜１６を全面に堆積さ
せ、上面を約１μｍ研磨して表面を平坦にする（図６
（ｃ））。
【０００４】次に、シリコン基板１０を反転させ、支持
基板１８に平坦化された酸化膜１６が接合されるように
シリコン基板１０を機械的に張り合わせ約１１００℃で
約２時間アニールして接着する（図７（ａ））。次に、
シリコン基板１０を底面から選択研磨により、ゲート酸
化膜１２の部分まで薄くする。これにより位置合せマー
ク領域Ｐと素子領域Ｑのゲート酸化膜１２上に薄いシリ
コン層２０が形成される（図７（ｂ））。
基板１８に平坦化された酸化膜１６が接合されるように
シリコン基板１０を機械的に張り合わせ約１１００℃で
約２時間アニールして接着する（図７（ａ））。次に、
シリコン基板１０を底面から選択研磨により、ゲート酸
化膜１２の部分まで薄くする。これにより位置合せマー
ク領域Ｐと素子領域Ｑのゲート酸化膜１２上に薄いシリ
コン層２０が形成される（図７（ｂ））。
【０００５】次に、素子領域Ｑをレジスト層２２により
マスクして、反応性イオンエッチングにより位置合せマ
ーク領域Ｐの酸化膜１６を選択的にエッチングし、シリ
コン層２０を露出させる（図７（ｃ））。次に、レジス
ト層２２を除去した後に、露出したシリコン層２０の表
面に熱酸化によりゲート酸化膜２３を形成し、続いて、
全面に多結晶シリコン層２４を堆積し、多結晶シリコン
層２４上にレジスト層２６を塗布する（図８（ａ））。
マスクして、反応性イオンエッチングにより位置合せマ
ーク領域Ｐの酸化膜１６を選択的にエッチングし、シリ
コン層２０を露出させる（図７（ｃ））。次に、レジス
ト層２２を除去した後に、露出したシリコン層２０の表
面に熱酸化によりゲート酸化膜２３を形成し、続いて、
全面に多結晶シリコン層２４を堆積し、多結晶シリコン
層２４上にレジスト層２６を塗布する（図８（ａ））。
【０００６】次に、位置合せマーク領域Ｐの露出したシ
リコン層２０による凹凸形状を基準としてバックゲート
電極１４と位置合せしてレジスト層２６をパターニング
し、そのレジスト層２６をマスクとして多結晶シリコン
層２４をエッチングして、フロントゲート電極２８を形
成する（図８（ｂ））。次に、フロントゲート電極２８
をマスクとしてシリコン層２０にイオン注入してソース
領域２０ａとドレイン領域２０ｂを形成する。続いて、
全面に酸化膜３０を堆積し、コンタクトホールを介して
ソース領域２０ａ及びドレイン領域２０ｂにコンタクト
するソース電極３２とドレイン電極３４を形成する（図
８（ｃ））。
リコン層２０による凹凸形状を基準としてバックゲート
電極１４と位置合せしてレジスト層２６をパターニング
し、そのレジスト層２６をマスクとして多結晶シリコン
層２４をエッチングして、フロントゲート電極２８を形
成する（図８（ｂ））。次に、フロントゲート電極２８
をマスクとしてシリコン層２０にイオン注入してソース
領域２０ａとドレイン領域２０ｂを形成する。続いて、
全面に酸化膜３０を堆積し、コンタクトホールを介して
ソース領域２０ａ及びドレイン領域２０ｂにコンタクト
するソース電極３２とドレイン電極３４を形成する（図
８（ｃ））。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、フロントゲート電極２８を形成する際
に、位置合せマーク領域Ｐの露出したシリコン層２０に
よる凹凸形状を基準としてレジスト層２６をパターニン
グしているため、図８（ｂ）に示すように、バックゲー
ト電極１４と位置ずれが生じてしまうという問題点があ
った。
製造方法では、フロントゲート電極２８を形成する際
に、位置合せマーク領域Ｐの露出したシリコン層２０に
よる凹凸形状を基準としてレジスト層２６をパターニン
グしているため、図８（ｂ）に示すように、バックゲー
ト電極１４と位置ずれが生じてしまうという問題点があ
った。
【０００８】本発明の目的は、バックゲート電極と位置
ずれすることなくフロントゲート電極を形成することが
できる半導体装置の製造方法を提供することにある。
ずれすることなくフロントゲート電極を形成することが
できる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、素子基板表
面に第１のゲート絶縁膜を形成する工程と、前記第１の
ゲート絶縁膜上に第１の導電層を形成する工程と、前記
第１の導電層をパターニングして、素子領域に第１のゲ
ート電極を形成すると共に、位置合せマーク領域に位置
合せ用導電層を形成する工程と、全面に絶縁膜を形成し
て、表面を平坦化する工程と、表面が平坦化された素子
基板を、前記絶縁膜が接合されるように支持基板に張り
付ける工程と、前記素子基板を底面からエッチングして
前記第１のゲート絶縁膜上に所定厚さの半導体層を残存
させる工程と、前記半導体層表面に第２のゲート絶縁膜
を形成する工程と、前記位置合せマーク領域の前記半導
体層を除去する工程と、全面に第２の導電層を形成する
工程と、前記位置合せマーク領域内の前記位置合せ用導
電層による凹凸形状を基準として前記第２の導電層をパ
ターニングして、前記素子領域の前記第２のゲート絶縁
膜上に前記第１のゲート電極と位置合せされた第２のゲ
ート電極を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成される。
面に第１のゲート絶縁膜を形成する工程と、前記第１の
ゲート絶縁膜上に第１の導電層を形成する工程と、前記
第１の導電層をパターニングして、素子領域に第１のゲ
ート電極を形成すると共に、位置合せマーク領域に位置
合せ用導電層を形成する工程と、全面に絶縁膜を形成し
て、表面を平坦化する工程と、表面が平坦化された素子
基板を、前記絶縁膜が接合されるように支持基板に張り
付ける工程と、前記素子基板を底面からエッチングして
前記第１のゲート絶縁膜上に所定厚さの半導体層を残存
させる工程と、前記半導体層表面に第２のゲート絶縁膜
を形成する工程と、前記位置合せマーク領域の前記半導
体層を除去する工程と、全面に第２の導電層を形成する
工程と、前記位置合せマーク領域内の前記位置合せ用導
電層による凹凸形状を基準として前記第２の導電層をパ
ターニングして、前記素子領域の前記第２のゲート絶縁
膜上に前記第１のゲート電極と位置合せされた第２のゲ
ート電極を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成される。
【００１０】
【作用】本発明によれば、第１のゲート電極と同時に形
成した位置合せマーク領域内の位置合せ用導電層による
凹凸形状を基準として第２の導電層をパターニングし
て、素子領域の第２のゲート絶縁膜上に第２のゲート電
極を形成するようにしたので、第１のゲート電極と位置
ずれすることなく第２のゲート電極を形成することがで
きる。
成した位置合せマーク領域内の位置合せ用導電層による
凹凸形状を基準として第２の導電層をパターニングし
て、素子領域の第２のゲート絶縁膜上に第２のゲート電
極を形成するようにしたので、第１のゲート電極と位置
ずれすることなく第２のゲート電極を形成することがで
きる。
【００１１】
【実施例】本発明の一実施例による半導体装置の製造方
法を図１乃至図５を用いて説明する。図６乃至図８にお
ける構成要素と同一の構成要素には同一の符号を付して
いる。まず、シリコン基板１０表面の位置合せマーク領
域Ｐと素子領域Ｑ以外の領域を約１５０ｎｍ深さだけエ
ッチングする。続いて、熱酸化により全面に約５０ｎｍ
厚のゲート酸化膜１２を形成する（図１（ａ））。
法を図１乃至図５を用いて説明する。図６乃至図８にお
ける構成要素と同一の構成要素には同一の符号を付して
いる。まず、シリコン基板１０表面の位置合せマーク領
域Ｐと素子領域Ｑ以外の領域を約１５０ｎｍ深さだけエ
ッチングする。続いて、熱酸化により全面に約５０ｎｍ
厚のゲート酸化膜１２を形成する（図１（ａ））。
【００１２】次に、シリコン基板１０のゲート酸化膜１
２上に約３００ｎｍ厚の多結晶シリコン層を堆積し、パ
ターニングして素子領域Ｑのゲート酸化膜１２上にバッ
クゲート電極１４を形成すると同時に、位置合せマーク
領域Ｐのゲート酸化膜１２上に位置合せ用導電層４０を
形成する（図１（ｂ））。本実施例ではバックゲート電
極１４と同じマスクを用いてパターニングした位置合せ
用導電層４０の凹凸形状を用いて後ほどフロントゲート
電極の位置合わせをする。
２上に約３００ｎｍ厚の多結晶シリコン層を堆積し、パ
ターニングして素子領域Ｑのゲート酸化膜１２上にバッ
クゲート電極１４を形成すると同時に、位置合せマーク
領域Ｐのゲート酸化膜１２上に位置合せ用導電層４０を
形成する（図１（ｂ））。本実施例ではバックゲート電
極１４と同じマスクを用いてパターニングした位置合せ
用導電層４０の凹凸形状を用いて後ほどフロントゲート
電極の位置合わせをする。
【００１３】次に、ＣＶＤ法により約２μｍ厚の酸化膜
１６を全面に堆積させ、上面を約１μｍ研磨して表面を
平坦にする（図１（ｃ））。次に、シリコン基板１０を
反転させ、支持基板１８に平坦化された酸化膜１６が接
合されるようにシリコン基板１０を機械的に張り合わせ
約１１００℃で約２時間アニールして接着する（図２
（ａ））。
１６を全面に堆積させ、上面を約１μｍ研磨して表面を
平坦にする（図１（ｃ））。次に、シリコン基板１０を
反転させ、支持基板１８に平坦化された酸化膜１６が接
合されるようにシリコン基板１０を機械的に張り合わせ
約１１００℃で約２時間アニールして接着する（図２
（ａ））。
【００１４】次に、シリコン基板１０を底面から選択研
磨により、ゲート酸化膜１２の部分まで薄くする。これ
により位置合せマーク領域Ｐと素子領域Ｑのゲート酸化
膜１２上に薄いシリコン層２０が形成される（図２
（ｂ））。次に、素子領域Ｑをレジスト層２２によりマ
スクして反応性イオンエッチングにより位置合せマーク
領域Ｐの酸化膜１６を選択的にエッチング除去し、シリ
コン層２０を露出させる（図２（ｃ））。
磨により、ゲート酸化膜１２の部分まで薄くする。これ
により位置合せマーク領域Ｐと素子領域Ｑのゲート酸化
膜１２上に薄いシリコン層２０が形成される（図２
（ｂ））。次に、素子領域Ｑをレジスト層２２によりマ
スクして反応性イオンエッチングにより位置合せマーク
領域Ｐの酸化膜１６を選択的にエッチング除去し、シリ
コン層２０を露出させる（図２（ｃ））。
【００１５】次に、同じレジスト層２２をマスクとして
反応性イオンエッチングにより位置合せマーク領域Ｐの
シリコン層２０を選択的にエッチング除去し（図３
（ａ））、続いて、同じレジスト層２２をマスクとして
反応性イオンエッチングにより位置合せマーク領域Ｐの
ゲート酸化膜１２を選択的にエッチング除去し（図３
（ｂ））、続いて、同じレジスト層２２をマスクとして
反応性イオンエッチングにより位置合せマーク領域Ｐの
位置合せ用導電層４０を選択的にエッチング除去して、
位置合せ用導電層４０による酸化膜１６の凹凸形状を露
出させる（図３（ｃ））。
反応性イオンエッチングにより位置合せマーク領域Ｐの
シリコン層２０を選択的にエッチング除去し（図３
（ａ））、続いて、同じレジスト層２２をマスクとして
反応性イオンエッチングにより位置合せマーク領域Ｐの
ゲート酸化膜１２を選択的にエッチング除去し（図３
（ｂ））、続いて、同じレジスト層２２をマスクとして
反応性イオンエッチングにより位置合せマーク領域Ｐの
位置合せ用導電層４０を選択的にエッチング除去して、
位置合せ用導電層４０による酸化膜１６の凹凸形状を露
出させる（図３（ｃ））。
【００１６】次に、レジスト層２２を除去した後に、露
出したシリコン層２０の表面に熱酸化によりゲート酸化
膜２３を形成する（図４（ａ））。次に、全面に多結晶
シリコン層２４を堆積すると、多結晶シリコン層２４に
酸化膜１６の凹凸形状が転写される（図４（ａ））。続
いて、この転写された多結晶シリコン層２４上にレジス
ト層２６を塗布する（図４（ｂ））。
出したシリコン層２０の表面に熱酸化によりゲート酸化
膜２３を形成する（図４（ａ））。次に、全面に多結晶
シリコン層２４を堆積すると、多結晶シリコン層２４に
酸化膜１６の凹凸形状が転写される（図４（ａ））。続
いて、この転写された多結晶シリコン層２４上にレジス
ト層２６を塗布する（図４（ｂ））。
【００１７】次に、位置合せマーク領域Ｐの、位置合せ
用導電層４０に起因する多結晶シリコン層２４の凹凸形
状を基準としてバックゲート電極１４と位置合せしてレ
ジスト層２６をパターニングする（図４（ｃ））。続い
て、パターニングされたレジスト層２６をマスクとして
多結晶シリコン層２４をエッチングして、フロントゲー
ト電極２８を形成する（図５（ａ））。なお、位置合せ
マーク領域Ｐにも位置合せ用のマークによる多結晶シリ
コン層２４が形成される。
用導電層４０に起因する多結晶シリコン層２４の凹凸形
状を基準としてバックゲート電極１４と位置合せしてレ
ジスト層２６をパターニングする（図４（ｃ））。続い
て、パターニングされたレジスト層２６をマスクとして
多結晶シリコン層２４をエッチングして、フロントゲー
ト電極２８を形成する（図５（ａ））。なお、位置合せ
マーク領域Ｐにも位置合せ用のマークによる多結晶シリ
コン層２４が形成される。
【００１８】次に、フロントゲート電極２８をマスクと
してシリコン層２０にイオン注入してソース領域２０ａ
とドレイン領域２０ｂを形成する。続いて、全面に酸化
膜３０を堆積し、コンタクトホールを介してソース領域
２０ａ及びドレイン領域２０ｂにコンタクトするソース
電極３２とドレイン電極３４を形成する（図５
（ｂ））。
してシリコン層２０にイオン注入してソース領域２０ａ
とドレイン領域２０ｂを形成する。続いて、全面に酸化
膜３０を堆積し、コンタクトホールを介してソース領域
２０ａ及びドレイン領域２０ｂにコンタクトするソース
電極３２とドレイン電極３４を形成する（図５
（ｂ））。
【００１９】このように本実施例によれば、フロントゲ
ート電極２８を形成する際に、バックゲート電極１４と
同時に形成した位置合せ用導電層４０に起因する凹凸形
状を基準として形成するので、位置ずれを最小限に少な
くすることができる。本発明は上記実施例に限らず種々
の変形が可能である。例えば、上記実施例では、位置合
せマーク領域の位置合せ用導電層を除去した後の酸化膜
の凹凸形状を基準としてフロントゲート電極を形成した
が、位置合せ用導電層に起因する凹凸形状であればよ
い。例えば、周囲の酸化膜を除去して位置合せ用導電層
を露出させ、露出した位置合せ用導電層の凹凸形状を基
準としてフロントゲート電極を形成してもよい。
ート電極２８を形成する際に、バックゲート電極１４と
同時に形成した位置合せ用導電層４０に起因する凹凸形
状を基準として形成するので、位置ずれを最小限に少な
くすることができる。本発明は上記実施例に限らず種々
の変形が可能である。例えば、上記実施例では、位置合
せマーク領域の位置合せ用導電層を除去した後の酸化膜
の凹凸形状を基準としてフロントゲート電極を形成した
が、位置合せ用導電層に起因する凹凸形状であればよ
い。例えば、周囲の酸化膜を除去して位置合せ用導電層
を露出させ、露出した位置合せ用導電層の凹凸形状を基
準としてフロントゲート電極を形成してもよい。
【００２０】
【発明の効果】以上の通り、本発明によれば、第１のゲ
ート電極と同時に形成した位置合せマーク領域内の位置
合せ用導電層による凹凸形状を基準として第２の導電層
をパターニングして、素子領域の第２のゲート絶縁膜上
に第１のゲート電極と位置合せされた第２のゲート電極
を形成するようにしたので、第１のゲート電極と位置ず
れすることなく第２のゲート電極を形成することができ
る。
ート電極と同時に形成した位置合せマーク領域内の位置
合せ用導電層による凹凸形状を基準として第２の導電層
をパターニングして、素子領域の第２のゲート絶縁膜上
に第１のゲート電極と位置合せされた第２のゲート電極
を形成するようにしたので、第１のゲート電極と位置ず
れすることなく第２のゲート電極を形成することができ
る。
【図１】本発明の一実施例による半導体装置の製造方法
を示す工程図（その１）である。
を示す工程図（その１）である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す工程図（その２）である。
を示す工程図（その２）である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す工程図（その３）である。
を示す工程図（その３）である。
【図４】本発明の一実施例による半導体装置の製造方法
を示す工程図（その４）である。
を示す工程図（その４）である。
【図５】本発明の一実施例による半導体装置の製造方法
を示す工程図（その５）である。
を示す工程図（その５）である。
【図６】従来の半導体装置の製造方法を示す工程図（そ
の１）である。
の１）である。
【図７】従来の半導体装置の製造方法を示す工程図（そ
の２）である。
の２）である。
【図８】従来の半導体装置の製造方法を示す工程図（そ
の３）である。
の３）である。
１０…シリコン基板 １２…ゲート酸化膜 １４…バックゲート電極 １６…酸化膜 １８…支持基板 ２０…シリコン層 ２０ａ…ソース領域 ２０ｂ…ドレイン領域 ２２…レジスト層 ２３…ゲート酸化膜 ２４…多結晶シリコン層 ２６…レジスト層 ２８…フロントゲート電極 ３０…酸化膜 ３２…ソース電極 ３４…ドレイン電極 ４０…位置合せ用導電層
Claims (1)
- 【請求項１】 素子基板表面に第１のゲート絶縁膜を形
成する工程と、 前記第１のゲート絶縁膜上に第１の導電層を形成する工
程と、 前記第１の導電層をパターニングして、素子領域に第１
のゲート電極を形成すると共に、位置合せマーク領域に
位置合せ用導電層を形成する工程と、 全面に絶縁膜を形成して、表面を平坦化する工程と、 表面が平坦化された素子基板を、前記絶縁膜が接合され
るように支持基板に張り付ける工程と、 前記素子基板を底面からエッチングして前記第１のゲー
ト絶縁膜上に所定厚さの半導体層を残存させる工程と、 前記半導体層表面に第２のゲート絶縁膜を形成する工程
と、 前記位置合せマーク領域の前記半導体層を除去する工程
と、 全面に第２の導電層を形成する工程と、 前記位置合せマーク領域内の前記位置合せ用導電層によ
る凹凸形状を基準として前記第２の導電層をパターニン
グして、前記素子領域の前記第２のゲート絶縁膜上に前
記第１のゲート電極と位置合せされた第２のゲート電極
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5992592A JPH05267663A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5992592A JPH05267663A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267663A true JPH05267663A (ja) | 1993-10-15 |
Family
ID=13127194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5992592A Withdrawn JPH05267663A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2848725A1 (fr) * | 2002-12-17 | 2004-06-18 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
| JP2005268795A (ja) * | 2004-03-17 | 2005-09-29 | Interuniv Micro Electronica Centrum Vzw | ダブルゲートｓｏｉ処理のためのマーカーの作成方法および半導体デバイス |
| US8030145B2 (en) | 2010-01-08 | 2011-10-04 | International Business Machines Corporation | Back-gated fully depleted SOI transistor |
-
1992
- 1992-03-17 JP JP5992592A patent/JPH05267663A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2848725A1 (fr) * | 2002-12-17 | 2004-06-18 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
| WO2004057671A2 (fr) * | 2002-12-17 | 2004-07-08 | Commissariat A L'energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
| WO2004057671A3 (fr) * | 2002-12-17 | 2004-10-21 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
| US7425509B2 (en) | 2002-12-17 | 2008-09-16 | Commissariat A L'energie Atomique | Method for forming patterns aligned on either side of a thin film |
| JP2005268795A (ja) * | 2004-03-17 | 2005-09-29 | Interuniv Micro Electronica Centrum Vzw | ダブルゲートｓｏｉ処理のためのマーカーの作成方法および半導体デバイス |
| US8030145B2 (en) | 2010-01-08 | 2011-10-04 | International Business Machines Corporation | Back-gated fully depleted SOI transistor |
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