JP3371121B2 - 半導体製造方法 - Google Patents

半導体製造方法

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JP3371121B2
JP3371121B2 JP27744499A JP27744499A JP3371121B2 JP 3371121 B2 JP3371121 B2 JP 3371121B2 JP 27744499 A JP27744499 A JP 27744499A JP 27744499 A JP27744499 A JP 27744499A JP 3371121 B2 JP3371121 B2 JP 3371121B2
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和彦 松本
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造方法に
係り、特に、上部ゲートと下部ゲートを有する構造を有
するダブルゲート電解効果トランジスタに関し、下部ゲ
ートを張り合わせて下部ゲートを形成するようにした半
導体製造方法に関する。
【０００２】
【従来の技術】一般に、電解効果トランジスタのゲート
長が、例えば0.1mm以下の領域に入ると、上部ゲートだ
けではソース、ドレイン間を流れる電流を完全に遮断す
ることが困難になり、リーク電流の増大により、電解効
果トランジスタはもはや正常に動作しにくい領域に入
る。この解決法としては、上部ゲートのみならず、バッ
クに下部ゲートを設けたダブルゲート構造が提案されて
いる。理論的な予測によると、ゲート長が0.1mm以下の
領域では、良好な特性を維持するためには、ダブルゲー
ト構造が必要不可欠であるとも言われている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来、
下部ゲートを形成することは非常に困難であり、従来提
案されてきた手法は、プロセスが複雑な方法でしか実現
できず、このような手法ではシリコン大規模集積回路に
適用し、大量生産することは難しかった。その理由の一
つは、アモルファスである酸化シリコン上に下部ゲート
として使用する良質な結晶シリコンを成長することが困
難であることに起因する。従って、より容易に作製で
き、大規模集積回路に適し、かつ大量生産可能なバック
ゲート構造の電解効果トランジスタの作製手法の開発が
望まれていた。
【０００４】本発明においては、特に、ウェハボンディ
ング技術を用い、ウェハボンディングの際に下部ゲート
となる電極材料を挟み込むようにした。本発明は、この
ような製造プロセスを採用することで、半導体の作製を
極めて容易とし、かつ、現在の大規模集積化に適した大
口径ウエハの使用を可能とすることを目的とする。ま
た、本発明は、このプロセス以外の他のプロセスは、既
存のシリコン集積回路作製プロセスと同等のものを採用
することにより、極めて容易で大量生産に適したダブル
ゲート構造電界効果トランジスタ（MOSFET）等の半導体
素子の製造方法を提供することを目的とする。さらに、
本発明は、上部及び下部ゲート電極を同じ又はほぼ同じ
大きさに形成し、静電容量を減少させ動作を高速とした
ダブルゲート構造電界効果トランジスタ（MOSFET）等の
半導体素子の製造方法を提供することを目的とする。本
発明は、酸化膜成長を用いることにより、チャネル領域
の頭出しを、より容易に且つ確実に行うことを目的とす
る。
【０００５】
【課題を解決するための手段】本発明の第１の解決手段
によると、一方の酸化シリコン／シリコン基板について
は、低抵抗・導電性材料による層を形成することによ
り、下部ゲート電極及び酸化シリコン及びシリコン半導
体基板として用いる部分を形成する工程と、他方の酸化
シリコン／シリコン基板を下部ゲート絶縁膜とチャネル
層として用い、下部ゲート絶縁膜側を、下部ゲート電極
側に密着して張り合わせる工程と、マスクを用いてチャ
ネル層、下部ゲート絶縁膜、下部ゲート電極をエッチン
グし、電解効果型トランジスタを作製する領域のパター
ニングを行う工程と、試料全体に酸化膜を形成し、エッ
チバックを行って、電解効果型トランジスタを作製する
領域のシリコン表面を露出させる工程と、チャネル層の
表面を熱酸化して上部ゲート絶縁膜を形成し、チャネル
層にソース、ドレインの不純物拡散領域を形成する工程
とを備えた半導体製造方法を提供する。
【０００６】本発明の第２の解決手段によると、一方の
SOI基板については、一方のシリコン層に不純物をドー
ピングして低抵抗層を形成して下部ゲート電極として用
い、シリコン半導体基板、酸化シリコン、下部ゲート電
極として用いられる部分を形成する工程と、他方のSOI
基板については、一方のシリコン層表面を酸化し、下部
ゲート絶縁膜を形成して、シリコン層、酸化シリコン
層、チャネル層、下部ゲート絶縁膜として用いられる部
分を形成する工程と、一方のSOI基板の下部ゲート電極
としての低抵抗シリコンと、他方のSOI基板のゲート絶
縁膜としての酸化シリコン膜とを密着して張り合わせる
工程と、他方のSOI基板のシリコン層を酸化シリコン層
をエッチングストッパーとしてエッチングする工程と、
他方のSOI基板の酸化シリコン層を除去し、チャネル層
を露出する工程と、チャネル層の表面を熱酸化して上部
ゲート絶縁膜を形成し、チャネル層にソース、ドレイン
の不純物拡散領域を形成する工程とを備えた半導体製造
方法を提供する。
【０００７】本発明の第３の解決手段によると、シリコ
ン層／酸化シリコン層／シリコン層から構成される一方
のSOI基板については、一方のシリコン層に不純物をド
ーピングして低抵抗層を形成して下部ゲート電極として
用い、下部ゲート層の低抵抗層表面を酸化し、下部ゲー
ト絶縁膜を形成することにより、シリコン半導体基板、
酸化シリコン、下部ゲート層、下部ゲート絶縁膜として
用いられる部分を形成する工程と、他方のSOI基板につ
いては、シリコン基板、酸化シリコン層、チャネル層と
して用い、一方の基板の下部ゲート絶縁膜と他方のSOI
基板のチャネル層とを密着して張り合わせる工程と、他
方のSOI基板のシリコン基板を、酸化シリコン層をエッ
チングストッパーとし、エッチングする工程と、他方の
SOI基板の酸化シリコン層を除去し、チャネル層を露出
する工程と、チャネル層の表面を熱酸化して上部ゲート
絶縁膜を形成し、チャネル層にソース、ドレインの不純
物拡散領域を形成する工程とを備えた半導体製造方法を
提供する。
【０００８】本発明の第４の解決手段によると、SOI基
板について、一方のシリコン層に不純物をドーピングし
て低抵抗層を形成して下部ゲート電極として用い、シリ
コン半導体基板、酸化シリコン、下部ゲート層として用
いられる部分を形成する工程と、Si基板について、チャ
ネル層として用いられるとともに、そのシリコン表面を
酸化して下部ゲート絶縁膜を形成する工程と、SOI基板
のシリコンと、Si基板の酸化シリコン膜とを密着して張
り合わせる工程と、マスクを用いてチャネル層、下部ゲ
ート絶縁膜、下部ゲート電極をエッチングし、電解効果
型トランジスタを作製する領域のパターニングを行う工
程と、試料全体に酸化膜を形成し、エッチバックを行っ
て、電解効果型トランジスタを作製する領域のシリコン
表面を露出させる工程と、チャネル層の表面を熱酸化し
て上部ゲート絶縁膜を形成し、チャネル層にソース、ド
レインの不純物拡散領域を形成する工程とを備えた半導
体製造方法を提供する。
【０００９】本発明の第５の解決手段によると、SOI基
板については、一方のシリコン層に不純物をドーピング
して低抵抗層を形成して下部ゲート電極として用い、下
部ゲート層の低抵抗シリコン層表面を酸化し、下部ゲー
ト絶縁膜を形成することにより、シリコン半導体基板、
酸化シリコン、下部ゲート層、下部ゲート絶縁膜として
用いられる部分を形成する工程と、SOI基板の下部ゲー
ト絶縁膜と、チャネル層として用いられるSi基板を密着
して張り合わせる工程と、マスクを用いてチャネル層、
下部ゲート絶縁膜、下部ゲート電極をエッチングし、電
解効果型トランジスタを作製する領域のパターニングを
行う工程と、試料全体に酸化膜を形成し、エッチバック
を行って、電解効果型トランジスタを作製する領域のシ
リコン表面を露出させる工程と、チャネル層の表面を熱
酸化して上部ゲート絶縁膜を形成し、チャネル層にソー
ス、ドレインの不純物拡散領域を形成する工程とを備え
た半導体製造方法を提供する。
【００１０】本発明の第６の解決手段によると、シリコ
ン半導体基板、酸化シリコン、下部ゲート層、下部ゲー
ト絶縁膜、チャネル層を含む張り合わせ構造について、
チャネル層のシリコンを酸化して、上部ゲート絶縁膜と
して用いられる部分を形成する工程と、上部ゲート絶縁
膜上に、上部ゲート電極及びサイドウォールを形成する
工程と、形成された上部ゲート電極及びサイドウォール
をマスクとして、上部ゲート絶縁膜、チャネル層、下部
ゲート絶縁膜、下部ゲート電極として用いられる部分を
エッチングする工程と、堆積させた酸化シリコンをエッ
チングを行い、ゲート領域の頭出しを行い、ついでゲー
トのサイドウォールを取り去る工程と、先に形成したサ
イドウォールよりも薄いサイドウォールを形成し、上部
ゲート電極および薄いサイドウォールをマスクとして、
上部ゲート絶縁膜をエッチングしチャネル層を露出させ
る工程と、上部ゲート電極および薄いサイドウォールを
マスクとして、ソース及びドレインの高濃度層拡散領域
を形成し、ソース及びドレインの電極を形成する工程と
を備えた半導体製造方法を提供する。
【００１１】
【発明の実施の形態】（１）半導体デバイスの構成 図１に、本発明に係る半導体製造方法により製造される
半導体デバイスの構成図を示す。この図はダブルゲート
電解効果トランジスタを示すものであるが、本発明の製
造方法は、電解効果トランジスタ以外にも、ダブルゲー
トを有する半導体デバイスに広く適用することができ
る。また、以下の実施の形態では、半導体材料、絶縁物
材料等としてシリコンをベースとした材料を例に説明す
るが、本発明は、これに限らず適宜の半導体材料に適用
することもできる。本実施の形態のダブルゲート電解効
果トランジスタは、シリコン半導体基板１、酸化シリコ
ン２、下部ゲート電極（G）３、下部ゲート絶縁膜４、
チャネル層５、酸化シリコン６、上部ゲート絶縁膜７、
上部ゲート電極８、サイドウオ−ル９、ソース及びドレ
インの拡散領域１０、ソース及びドレインの取り出し用
の電極１１を備える。
【００１２】酸化シリコン２は、例えば、シリコン半導
体基板１を酸化して形成される。下部ゲート電極３は、
酸化シリコン２上に形成される。下部ゲート電極３は、
例えば、タングステン、モリブデン、熱プロセスにおい
て、半導体、SiO2等と反応しない耐熱金属、熱プロセス
中に金属が他のSiO2、Siに化合物が進入しない材料（例
えば、ポリシリコン）、アモルファスシリコン、低抵抗
シリコン等の低抵抗半導体（n+,n++,p+,p++）、結晶シ
リコン、等の適宜の低抵抗（導電性）材料を用いること
ができる。下部ゲート絶縁膜４は、例えば、シリコン酸
化膜により形成される。この下部ゲート絶縁膜４と下部
ゲート電極３は、例えば、熱的に融合させて又は圧着に
より、接着又は接合させる。チャネル層５は、例えば、
シリコンにより形成される。酸化シリコン６は、基板を
平坦にするための埋め戻しの為のものであり、材料は、
酸化シリコン以外の窒化シリコンでも、他の絶縁材料に
置換することもできる。上部ゲート電極８と下部ゲート
電極３は、同電位に電圧を印加しても、またそれぞれ独
立に電圧を印加してもよい。
【００１３】（２）第１の実施の形態 図２及び図３に、本発明に係る半導体製造方法について
の第１の実施の形態の工程図を示す。以下の工程によ
り、第１の実施の形態の製造方法が実現される。 １）まず、シリコン半導体基板１上に酸化シリコン薄膜
を有する酸化シリコン／シリコン基板を２枚用意する。
図２(a)に示すように、一方の酸化シリコン／シリコン
基板については、例えば、酸化シリコン上に、不純物ド
ープした低抵抗ポリシリコン層の下部ゲート電極３を形
成するか、または、上述の低抵抗（導電性）材料による
層を蒸着等の方法で形成する。こうして、下部ゲート電
極３及び酸化シリコン２及びシリコン半導体基板１とし
て用いる部分が形成される。また、他方の酸化シリコン
／シリコン基板については、下部ゲート絶縁膜４とチャ
ネル層５として用いる。これら形成された基板につい
て、一方の下部ゲート絶縁膜４側を、他方の下部ゲート
電極３側に密着又は接合させる。 ２）つぎに、基板を高温の酸化炉内で過熱することによ
り、下部ゲート電極３と下部ゲート絶縁膜４との反応が
すすみ、両者がボンディングされる。強くなる。この工
程は、上記１）で充分に密着が可能な際は省略可能であ
る。 ３）電解効果型トランジスタを作製する側のシリコンの
チャネル層５を、ラッピング、機械研磨、化学研磨等の
手法で所望の厚さにする。そして、マスクを用いてチャ
ネル層５、下部ゲート絶縁膜４、下部ゲート電極３をエ
ッチングし、電解効果型トランジスタを作製する領域の
パターニングを行う（図２（ｂ）、図２（ｃ））。
【００１４】４）試料全体に酸化シリコン６の膜を形成
し（図２（ｄ））、エッチバックを行って、電解効果型
トランジスタを作製する領域のシリコン表面を露出させ
る（図３（ａ））。 ５）これ以後は標準のMOS電解効果型トランジスタの作
製手法を同様の工程を行う。すなわち、チャネル層５の
表面を熱酸化し、上部ゲート絶縁膜７を形成する（図３
（ｂ））。 ６）上部ゲート絶縁膜７の上に上部ゲート電極８を形成
し、ついでサイドウオール９を形成する（図３
（ｃ））。 ７）上部ゲート電極８、サイドウオール９をマスクにし
て、イオン注入、あるいは不純物ドープしたシリケート
グラスを用いた熱拡散によりソース、ドレインの不純物
拡散領域１０を形成する（図３（ｄ））。 ８）最後にソース、ドレインの金属電極１１を形成して
作製を完了する（図３（ｅ））。
【００１５】（３）第２の実施の形態 図４及び図８に、本発明に係る半導体製造方法について
の第２の実施の形態の工程図を示す。この製造方法は、
SOI基板を２枚用いる第１の方法である。以下に、シリ
コン層／酸化シリコン層／シリコン層から構成されるSO
I基板を２枚用いる手法について、図４及び図８を用い
て説明する。 １）一方のSOI基板については、一方のシリコン層に不
純物をイオン注入、固相拡散等の手法で高ドープにドー
ピングして低抵抗層を形成して下部ゲート電極３として
用いる。こうして、シリコン半導体基板１、酸化シリコ
ン２、下部ゲート電極３として用いられる部分が形成さ
れる（図４（ａ））。他のもう一枚のSOI基板について
は、一方のシリコン層表面を酸化し、下部ゲート絶縁膜
４を形成する。こうして、シリコン層１２、酸化シリコ
ン層１３、チャネル層５、下部ゲート絶縁膜４として用
いられる部分が形成される（図４（ｂ））。２つのSOI
基板は、片方は下部ゲート電極３としての低抵抗シリコ
ンが露出し、片方はゲート絶縁膜４としての酸化シリコ
ン膜が形成されている状態になる。これら両者を密着し
て張り合わせる。（図４(c)、図４(d)） ２）ついで、高温の酸化炉内で過熱することにより、両
者がボンディングが強固になる。この工程は、上記１）
で充分に密着が可能な際は省略可能である。 ３）上側のSOI基板の図４(d)の張り合わせた構造におけ
るシリコン層１２を酸化シリコン層１３をエッチングス
トッパーとし、水酸化カリウム(KOH)溶液を用いてエッ
チングする（図８(a)）。 ４）ついで、上側のSOI基板の図８(a)における酸化シリ
コン層１３を弗酸(HF)あるいは緩衝弗酸でエッチングに
より除去する（図８(b)）。露出したシリコン層が電解
効果型トランジスタのチャネル層５を形成する領域とな
る。 ５）図８(c)以下の工程では、図２(b)以下の工程と同様
の手法でダブルゲート電解効果トランジスタを製作す
る。
【００１６】（４）第３の実施の形態 図５及び図８に、本発明に係る半導体製造方法について
の第３の実施の形態の工程図を示す。この製造方法は、
SOI基板を２枚用いる第２の方法である。以下に、２枚
のSOI基板を用いる手法について、図５、図８を用いて
説明する。 １）シリコン層／酸化シリコン層／シリコン層から構成
される一方のSOI基板については、一方のシリコン層に
不純物をイオン注入、固相拡散等の手法で高ドープにド
ーピングして低抵抗層を形成して下部ゲート電極３とし
て用いる（図５（ａ））。さらに、下部ゲート層３の低
抵抗層表面を酸化し、下部ゲート絶縁膜４を形成する。
こうして、シリコン半導体基板１、酸化シリコン２、下
部ゲート層３、下部ゲート絶縁膜４として用いられる部
分が形成される（図５（ｂ））。他のもう一枚のSOI基
板については、シリコン基板１２、酸化シリコン層１
３、チャネル層５として用いる。これら一方の基板の下
部ゲート絶縁膜４と、他方のSOI基板のチャネル層５と
を密着して張り合わせる（図５(c)、図５(d)）。 ２）ついで高温の酸化炉内で過熱することにより、両者
がボンディングが強固になる。この工程は、上記１）で
充分に密着が可能な際は省略可能である。 ３）上側のSOI基板の図５(d)の張り合わせた構造におけ
るシリコン基板１２を、酸化シリコン層１３をエッチン
グストッパーとし、水酸化カリウム(KOH)溶液等を用い
てエッチングする（図８(a)）。 ４）ついで、上側のSOI基板の図８(a)における酸化シリ
コン層１３を弗酸(HF)あるいは緩衝弗酸でエッチングに
より除去する（図８(b)）。露出したシリコン層チャネ
ル層５が電解効果型トランジスタのチャネル層を形成す
る領域となる。 ５）図８(c)以下の工程では、図２(b)以下と同様の手法
でダブルゲート電解効果トランジスタを製作する。
【００１７】（５）第４の実施の形態 図６に、本発明に係る半導体製造方法についての第４の
実施の形態の工程図を示す。この製造方法は、SOI基板
を１枚、Si基板を１枚用いる第１の方法である。以下
に、１枚のSOI基板、１枚のSi基板を用いる手法につい
て、図６を用いて説明する。 １）シリコン層／酸化シリコン層／シリコン層から構成
されるSOI基板について、一方のシリコン層に不純物を
イオン注入、固相拡散等の手法で高ドープにドーピング
して低抵抗層を形成して下部ゲート電極３として用い
る。こうして、シリコン半導体基板１、酸化シリコン
２、下部ゲート層３として用いられる部分が形成される
（図６（ａ））。 一方、Si基板については、チャネル
層５として用いられるとともに、そのシリコン表面を酸
化して下部ゲート絶縁膜４を形成する（図６（ｂ））。
こうして、SOI基板はシリコンが露出し、Si基板は酸化
シリコン膜が形成されている状態になり、両者を密着し
て張り合わせる（図６(c)、図６(d)）。 ２）ついで、高温の酸化炉内で過熱することにより、両
者がボンディングが強固になる。この工程は、上記１）
で充分に密着が可能な際は省略可能である。 ３）チャネル層５の厚さがチャネル層として使用するに
は厚い場合、ラッピング、機械研磨、化学研磨等の手法
で所望の厚さにする。チャネル層５が電解効果型トラン
ジスタのチャネル層を形成する領域となる。 ５）以下は、図２(b)以下の工程と同様の手法でダブル
ゲート電解効果トランジスタを製作する。
【００１８】（６）第５の実施の形態 図７に、本発明に係る半導体製造方法についての第５の
実施の形態の工程図を示す。この製造方法は、SOI基板
を１枚、Si基板を１枚用いる第２の方法である。以下
に、１枚のSOI基板、１枚のSi基板を用いる手法につい
て、図７を用いて説明する。 １）シリコン層／酸化シリコン層／シリコン層から構成
されるSOI基板については、一方のシリコン層に不純物
をイオン注入、固相拡散等の手法で高ドープにドーピン
グして低抵抗層を形成して下部ゲート電極３として用い
る（図７（ａ））。さらに、下部ゲート層３の低抵抗シ
リコン層表面を酸化し、下部ゲート絶縁膜４を形成す
る。こうして、シリコン半導体基板１、酸化シリコン
２、下部ゲート層３、下部ゲート絶縁膜４として用いら
れる部分が形成される（図７（ｂ））。この下部ゲート
絶縁膜４と、チャネル層５として用いられるSi基板を密
着して張り合わせる（図７(c)、図７(d)）。 ２）ついで、高温の酸化炉内で過熱することにより、両
者がボンディングが強固になる。この工程は、上記１）
で充分に密着が可能な際は省略可能である。 ３）チャネル層５の厚さがチャネル層として使用するに
は厚い場合、ラッピング、機械研磨、化学研磨等の手法
で所望の厚さにする。チャネル層５が電解効果型トラン
ジスタのチャネル層を形成する領域となる。 ５）以下は、図２(b)以下の工程と同様の手法でダブル
ゲート電解効果トランジスタを製作する。
【００１９】（７）第６の実施の形態 図８〜図１０に、本発明に係る半導体製造方法について
の第６の実施の形態の工程図を示す。この製造方法は、
張り合わせで形成したウエハにおいて、下部ゲートと上
部ゲートを自己整合的に形成する方法である。 １）下部ゲートを図８(b)の様に形成した後、チャネル
層５のシリコンを酸化して、上部ゲート絶縁膜７として
用いられる部分を形成する（図９(a)）。 ２）次に、上部ゲート絶縁膜７上に、上部ゲート電極８
及びサイドウォール９を形成する（図９(b)）。 ３）形成された上部ゲート電極８及びサイドウォール９
をマスクとして、上部ゲート絶縁膜７、チャネル層５、
下部ゲート絶縁膜４、下部ゲート電極３として用いられ
る部分をエッチングする（図９(c)）。 ４）全体に渡って絶縁物として酸化シリコン６を堆積さ
せる。この場合は、酸化シリコンを例に取るが、窒化シ
リコンでもよく、他の絶縁物でもよい（図10(a）。 ５）酸化シリコン６をエッチングを行い、ゲート領域の
頭出しを行う。ついでゲートのサイドウォール９を取り
去る（図10(b)）。 ６）つぎに、先に形成したサイドウォール９よりも薄い
サイドウォール９’を形成する。続いて上部ゲート電極
８およびサイドウォール９’をマスクとして、上部ゲー
ト絶縁膜７をエッチングしチャネル層を露出させる（図
10(c)）。 ７）上部ゲート電極８およびサイドウォール９’をマス
クとして、ソース及びドレインの高濃度層拡散領域１０
をイオン注入、あるいは固相拡散等の手法で形成する。
最後に、ソース及びドレインの電極１１を金属あるいは
シリサイド等で形成する。以上が、自己整合型上部及び
下部ゲート形成法である。
【００２０】（７）チャネル領域エッチング及び埋め戻
し方法の簡略化 図２(b)あるいは図８(c)において、チャネル領域を形成
するためにエッチングを行い、更に絶縁物を堆積後、エ
ッチバックしてチャネル領域を埋め戻す手法を、より容
易に、かつ確実に行う方法について下記に述べる。図１
１に、本発明のチャネル領域エッチング及び埋め戻し処
理についての工程図を示す。図２(b)あるいは図８(c)に
おいてチャネル領域のエッチングを行う際、マスクとし
てフォトレジストと窒化シリコンを用いる（図１１
(a)）。エッチングは、酸化シリコン２の表面層で止め
ても（図１１(b-1)）、下部ゲート電極３の低抵抗シリ
コン層で止めても良い（図１１(b-2)）。エッチング
後、フォトレジストを除去する。ついでこの試料を酸化
炉に入れて酸化を行う。図１１(b-1)の試料の場合は、
シリコン半導体基板１が酸化されて酸化シリコン層６が
成長し、マスクに用いた窒化シリコン表面近傍まで到達
する。図１１(b-2)試料では下部ゲート電極３の低抵抗
シリコン層、あるいは同時にシリコン半導体基板１も酸
化されてマスクに用いた窒化シリコン表面近傍まで到達
する。最後に表面の窒化シリコンを酸化シリコンと同時
にエッチング除去する（図１１(d-1)、図１１(d-2)）。
図１１(d-1)、図１１(d-2)は図３(a)に相当するもので
ある。この後の作製プロセスは図３(a)以下と同様であ
る。
【００２１】
【発明の効果】本発明によると、上述のような製造プロ
セスを採用することで、半導体の作製を極めて容易と
し、かつ、現在の大規模集積化に適した大口径ウエハの
使用を可能とすることができる。また、本発明による
と、このプロセス以外の他のプロセスは、既存のシリコ
ン集積回路作製プロセスと同等のものを採用することに
より、極めて容易で大量生産に適したダブルゲート構造
電界効果トランジスタ（MOSFET）等の半導体素子の製造
方法を提供することができる。さらに、本発明による
と、上部及び下部ゲート電極を同じ又はほぼ同じ大きさ
に形成し、静電容量を減少させ動作を高速としたダブル
ゲート構造電界効果トランジスタ（MOSFET）等の半導体
素子の製造方法を提供することができる。本発明による
と、酸化膜成長を用いることにより、チャネル領域の頭
出しを、より容易に且つ確実に行うことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体製造方法により製造される
半導体デバイスの構成図。
【図２】本発明に係る半導体製造方法についての第１の
実施の形態の工程図（１）。
【図３】本発明に係る半導体製造方法についての第１の
実施の形態の工程図（２）。
【図４】本発明に係る半導体製造方法についての第２の
実施の形態の工程図（１）。
【図５】本発明に係る半導体製造方法についての第３の
実施の形態の工程図（２）。
【図６】本発明に係る半導体製造方法についての第４の
実施の形態の工程図。
【図７】本発明に係る半導体製造方法についての第５の
実施の形態の工程図。
【図８】本発明に係る半導体製造方法についての第２、
第３、第６の実施の形態の工程図。
【図９】本発明に係る半導体製造方法についての第６の
実施の形態の工程図。
【図１０】本発明に係る半導体製造方法についての第６
の実施の形態の工程図。
【図１１】本発明のチャネル領域エッチング及び埋め戻
し処理についての工程図。
【符号の説明】
１ シリコン半導体基板 ２ 酸化シリコン ３ 下部ゲート電極 ４ 下部ゲート絶縁膜 ５ チャネル層 ６ 酸化シリコン ７ ゲート絶縁膜 ８ 上部ゲート電極 ９ サイドウオール １０ 拡散領域 １１ 電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 27/12 H01L 29/786

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】一方の酸化物／半導体基板については、酸
    化物上に低抵抗・導電性材料により下部ゲート電極を形
    成することにより、下部ゲート電極及び酸化物及び半導
    体基板として用いる部分を形成する工程と、 他方の酸化物／半導体基板を下部ゲート絶縁膜とチャネ
    ル層として用い、下部ゲート絶縁膜側を、下部ゲート電
    極側に密着して張り合わせる工程と、 マスクを用いてチャネル層、下部ゲート絶縁膜、下部ゲ
    ート電極をエッチングし、電解効果型トランジスタを作
    製する領域のパターニングを行う工程と、 試料全体に酸化膜を形成し、エッチバックを行って、電
    解効果型トランジスタを作製する領域の半導体表面を露
    出させる工程と、 チャネル層の表面を熱酸化して上部ゲート絶縁膜を形成
    し、チャネル層にソース、ドレインの不純物拡散領域を
    形成する工程とを備えた半導体製造方法。
  2. 【請求項２】一方のSOI基板については、一方のシリコ
    ン層に不純物をドーピングして低抵抗層を形成して下部
    ゲート電極として用い、シリコン半導体基板、酸化シリ
    コン、下部ゲート電極として用いられる部分を形成する
    工程と、 他方のSOI基板については、一方のシリコン層表面を酸
    化し、下部ゲート絶縁膜を形成して、シリコン層、酸化
    シリコン層、チャネル層、下部ゲート絶縁膜として用い
    られる部分を形成する工程と、 一方のSOI基板の下部ゲート電極としての低抵抗シリコ
    ンと、他方のSOI基板のゲート絶縁膜としての酸化シリ
    コン膜とを密着して張り合わせる工程と、 他方のSOI基板のシリコン層を酸化シリコン層をエッチ
    ングストッパーとしてエッチングする工程と、 他方のSOI基板の酸化シリコン層を除去し、チャネル層
    を露出する工程と、 チャネル層の表面を熱酸化して上部ゲート絶縁膜を形成
    し、チャネル層にソース、ドレインの不純物拡散領域を
    形成する工程とを備えた半導体製造方法。
  3. 【請求項３】シリコン層／酸化シリコン層／シリコン層
    から構成される一方のSOI基板については、一方のシリ
    コン層に不純物をドーピングして低抵抗層を形成して下
    部ゲート電極として用い、下部ゲート層の低抵抗層表面
    を酸化し、下部ゲート絶縁膜を形成することにより、シ
    リコン半導体基板、酸化シリコン、下部ゲート層、下部
    ゲート絶縁膜として用いられる部分を形成する工程と、 他方のSOI基板については、シリコン基板、酸化シリコ
    ン層、チャネル層として用い、一方の基板の下部ゲート
    絶縁膜と他方のSOI基板のチャネル層とを密着して張り
    合わせる工程と、 他方のSOI基板のシリコン基板を、酸化シリコン層をエ
    ッチングストッパーとし、エッチングする工程と、 他方のSOI基板の酸化シリコン層を除去し、チャネル層
    を露出する工程と、 チャネル層の表面を熱酸化して上部ゲート絶縁膜を形成
    し、チャネル層にソース、ドレインの不純物拡散領域を
    形成する工程とを備えた半導体製造方法。
  4. 【請求項４】SOI基板について、一方のシリコン層に不
    純物をドーピングして低抵抗層を形成して下部ゲート電
    極として用い、シリコン半導体基板、酸化シリコン、下
    部ゲート層として用いられる部分を形成する工程と、 Si基板について、チャネル層として用いられるととも
    に、そのシリコン表面を酸化して下部ゲート絶縁膜を形
    成する工程と、 SOI基板のシリコンと、Si基板の酸化シリコン膜とを密
    着して張り合わせる工程と、 マスクを用いてチャネル層、下部ゲート絶縁膜、下部ゲ
    ート電極をエッチングし、電解効果型トランジスタを作
    製する領域のパターニングを行う工程と、 試料全体に酸化膜を形成し、エッチバックを行って、電
    解効果型トランジスタを作製する領域のシリコン表面を
    露出させる工程と、 チャネル層の表面を熱酸化して上部ゲート絶縁膜を形成
    し、チャネル層にソース、ドレインの不純物拡散領域を
    形成する工程とを備えた半導体製造方法。
  5. 【請求項５】SOI基板については、一方のシリコン層に
    不純物をドーピングして低抵抗層を形成して下部ゲート
    電極として用い、下部ゲート層の低抵抗シリコン層表面
    を酸化し、下部ゲート絶縁膜を形成することにより、シ
    リコン半導体基板、酸化シリコン、下部ゲート層、下部
    ゲート絶縁膜として用いられる部分を形成する工程と、 SOI基板の下部ゲート絶縁膜と、チャネル層として用い
    られるSi基板を密着して張り合わせる工程と、 マスクを用いてチャネル層、下部ゲート絶縁膜、下部ゲ
    ート電極をエッチングし、電解効果型トランジスタを作
    製する領域のパターニングを行う工程と、 試料全体に酸化膜を形成し、エッチバックを行って、電
    解効果型トランジスタを作製する領域のシリコン表面を
    露出させる工程と、 チャネル層の表面を熱酸化して上部ゲート絶縁膜を形成
    し、チャネル層にソース、ドレインの不純物拡散領域を
    形成する工程とを備えた半導体製造方法。
  6. 【請求項６】シリコン半導体基板、酸化シリコン、下部
    ゲート層、下部ゲート絶縁膜、チャネル層を含む張り合
    わせ構造について、チャネル層のシリコンを酸化して、
    上部ゲート絶縁膜として用いられる部分を形成する工程
    と、 上部ゲート絶縁膜上に、上部ゲート電極及びサイドウォ
    ールを形成する工程と、 形成された上部ゲート電極及びサイドウォールをマスク
    として、上部ゲート絶縁膜、チャネル層、下部ゲート絶
    縁膜、下部ゲート電極として用いられる部分をエッチン
    グする工程と、 堆積させた酸化シリコンをエッチングを行い、ゲート領
    域の頭出しを行い、ついでゲートのサイドウォールを取
    り去る工程と、 先に形成したサイドウォールよりも薄いサイドウォール
    を形成し、上部ゲート電極および薄いサイドウォールを
    マスクとして、上部ゲート絶縁膜をエッチングしチャネ
    ル層を露出させる工程と、 上部ゲート電極および薄いサイドウォールをマスクとし
    て、ソース及びドレインの高濃度層拡散領域を形成し、
    ソース及びドレインの電極を形成する工程とを備えた半
    導体製造方法。
  7. 【請求項７】前記密着させ張り合わせる工程の後、下部
    ゲート電極と下部ゲート絶縁膜との反応をすすめるため
    に、高温で過熱する工程をさらに含むようにした請求項
    １乃至６のいずれかに記載の半導体製造方法。
  8. 【請求項８】チャネル領域のエッチングを行う際、マス
    クとしてフォトレジストと窒化シリコンを用いてエッチ
    ングし、 フォトレジストを除去し、 半導体基板又は低抵抗シリコン層を、窒化シリコン表面
    近傍まで到達するように酸化し、 表面の窒化シリコンを酸化シリコンと同時にエッチング
    除去するようにした請求項１乃至７のいずれかに記載の
    半導体製造方法。
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