DE10223709B4

DE10223709B4 - Verfahren zum Herstellen eines Doppel-Gate-Transistors

Info

Publication number: DE10223709B4
Application number: DE2002123709
Authority: DE
Inventors: Johannes R. Dr. Luyken; Franz Dr. Hofmann; Wolfgang Dr. Rösner
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-05-28
Filing date: 2002-05-28
Publication date: 2009-06-10
Anticipated expiration: 2022-05-29
Also published as: DE10223709A1; WO2003103035A1

Abstract

Verfahren zum Herstellen eines Doppel-Gate-Transistors, welches folgende Schritte aufweist:
• Ausbilden eines ersten Gatebereichs auf einem Silizium-auf-Isolator-Substrat eines ersten Wafers;
• Ausbilden einer Schicht mit einer planen Oberfläche über dem Silizium-auf-Isolator Substrat und dem ersten Gatebereich;
• Bonden eines zweiten Wafers an die plane Oberfläche des ersten Wafers; und
• Ausbilden eines dem ersten Gatebereich gegenüberliegenden zweiten Gatebereichs in dem Silizium-auf-Isolator-Substrat, wobei für das Ausbilden des zweiten Gatebereichs
• der Isolator des Silizium-auf-Isolator Substrats strukturiert wird und die Siliziumschicht des Silizium-auf-Isolator Substrats freigelegt wird;
• das Silizium des Silizium-auf-Isolator Substrats als aktives Gebiet strukturiert wird;
• eine dünne nicht-leitfähige Schicht ausgebildet wird; und
• zweite Seitenwandschichten aus einem nicht-leitfähigen Material und eine zweite Gate-isolierende Schicht im aktiven Gebiet ausgebildet werden.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Doppel-Gate-Transistors und insbesondere ein Verfahren zum Herstellen eines selbstjustierten Doppel-Gate-Transistors.
Bei weiter fortschreitender Skalierung der herkömmlichen planaren Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (MOSFET) in der Silizium-Technologie wird die Leistungsfähigkeit des einzelnen Bauelements unter anderem durch die Kurzkanaleffekte deutlich verschlechtert. Zu diesen unerwünschten Kurzkanaleffekten zählen zum Beispiel: eine abnehmende Zunahme des Drain-Stroms mit zunehmender Gate-Spannung, eine Abhängigkeit der Schwellenspannung vom Arbeitspunkt und ein Durchgreifen von Source- und Drain-Gebieten (punchthrough). Bei Gatelängen im Bereich von 20 nm bis 30 nm wird damit gerechnet, dass eine weitere Skalierung des Bulk-Transistors insgesamt keinen weiteren Fortschritt darstellt. Als Bulk-Transistor wird in diesem Zusammenhang ein Transistor bezeichnet bei dem der Transistor mittels Dotierens im niedrig dotierten Gebiet der jeweils komplementären Dotierung aufgebaut wird. Z. B. wird für die Realisierung eines NMOS-Transistors ein p-Substrat verwendet, in welches hinein der NMOS-Transistor unmittelbar realisiert wird.
Eine Möglichkeit einen Transistor mit einer Kanallänge von 20 nm bis 30 nm zu realisierten ist das Verwenden von Substraten, welche eine Schicht aufweisen, welche vollständig an Ladungsträgern verarmt ist (FD-Substrate).
Eine vielversprechende Alternative, die Grenzen zu umgehen, welche sich durch die auftretenden Kurzkanaleffekte bei einer weiteren Skalierung ergeben, stellt der Doppel-Gate-Transistor dar. Bei hinreichend dünnem aktiven Gebiet können durch Steuerwirkung von zwei Gates bzw. eines umfassenden Gates (sogenanntes „surrounded Gate") Kurzkanaleffekte drastisch reduziert werden. Es wird somit davon ausgegangen, dass Doppel-Gate-Transistoren wesentliche Bauelemente für eine Terrabit-Integration sind [1]. Für das Herstellen von Doppel-Gate-Transistoren sind aber bisher noch keine einfach realisierbaren Herstellungsverfahren etabliert.
Für das Herstellen von Doppel-Gate-Transistoren werden verschiedene Konzepte diskutiert und erprobt. Diese Konzepte sind zum Beispiel vertikale Transistoren, Stegtransistoren oder planare Strukturen mit Replacement-Gate. Allen diesen Konzepten ist jedoch gemeinsam, dass aufwendige bisher in der Silizium-Technologie nicht produktionstechnisch erprobte Prozesse verwendet werden müssen. Zusätzlich ist der Herstellungsprozess als Gesamtes recht komplex. Auch ergibt sich bei einem Vertikaltransistor eine nicht planare Oberfläche der einzelnen Bereiche (z. B. des Gates), welches zu einer Verschlechterung des Stromflusses durch die einzelnen Bereiche führt.
Eine Schwierigkeit bei der Herstellung eines planaren Doppel-Gate-Transistors ist, bei einem Doppel-Gate-Transistor eine exakte Justierung der beiden jeweiligen Gates zu gewährleisten, anders ausgedrückt, dass die beiden Gates des Transistors in einem festen räumlichen Verhältnis zueinander angeordnet sind. Die beiden Gates des Transistors sind zu beiden Seiten eines Kanalbereiches des Transistors, welcher zwischen Source- und Drain-Anschluss angeordnet ist, angeordnet. Im Falle eines planaren Doppel-Gate-Transistor bedeutet dies, dass die beiden Gates des Transistors übereinander an der gleichen Stelle des Substrats angeordnet sind, wobei der Kanalbereich zwischen den beiden Gates angeordnet ist.
Zum Beispiel können zum Herstellen eines planaren Doppel-Gate-Transistors zuerst alle benötigten Schichten des Doppel-Gates ausgebildet werden und dann alle Schichten auf einmal geätzt werden, um den Doppel-Gate-Transistor zu erhalten [2]. Dieses Verfahren, weist jedoch den Nachteil auf, dass zum Ätzen der verschiedenen Schichten des Doppel-Gates eines Transistors unter Umständen verschiedene Ätzmittel verwendet werden müssen, da die einzelnen Schichten aus verschiedenen Materialien bestehen. Das Verwenden verschiedener Ätzmittel verursacht höhere Kosten in der Produktion des planaren Doppel-Gate-Transistors. Auch ergeben sich bei einem selektiven Ätzen einer hohen Topologie, d. h. einer Schichtenfolge verschiedener Schichten, Probleme, da eine bereits geätzte Schicht in einem nachfolgenden Ätzschritt mittels eines Ätzmittels, welches auch die bereits geätzte Schicht ätzt, einem weiteren Ätzen unterliegt. Somit kann es zum fehlerhaften Strukturieren der Schichtenfolge kommen.
In [3] ist ein Verfahren zum Herstellen eines Doppel-Gate-Transistors beschrieben, wobei zunächst auf einer Seite eines ersten Substrats aus Silizium ein erstes Gate gebildet wird und dann auf dieser Seite ein zweites Substrat gebondet wird, woraufhin die dieser Seite gegenüberliegende Oberfläche des ersten Substrats poliert wird und an dieser polierten Oberfläche ein zweites Gate gebildet wird.
In [4] ist ein Verfahren zum Herstellen eines Transistors mit mindestens drei Gates beschrieben.
In [5] ist ein Verfahren zum Herstellen eines Feldeffekttransistors unter Verwendung einer selbstjustierenden Technik beschrieben.
Der Erfindung liegt das Problem zugrunde, ein einfaches Herstellungsverfahren für einen planaren Doppel-Gate-Transistor zu schaffen, bei dem auf bekannte und einfache Verfahrensschritte der Silizium-Technik eingesetzt werden können.
Das Problem wird durch ein Verfahren zum Herstellen eines Doppel-Gate-Transistors mit den Merkmalen gemäß dem unabhängigen Patentanspruch gelöst.
In einem erfindungsgemäßes Verfahren wird ein erster Gatebereich eines Doppel-Gate-Transitors auf einem Silizium-auf-Isolator (SOI) Substrat eines ersten Wafers ausgebildet.
Der Wafer weist vorzugsweise eine Trägerschicht aus Silizium auf. Auf dieser Trägerschicht ist das SOI-Substrat, welches vorzugsweise eine Isolatorschicht aus Siliziumoxid, und eine darauf ausgebildete Siliziumschicht aufweist, angeordnet. Ein zusätzlicher Schritt des Verfahrens ist die Ausbildung einer Schicht mit einer planen Oberfläche über dem SOI-Substrat und dem ausgebildeten ersten Gatebereich. An diese plane Oberfläche wird dann ein zweiter Wafer, vorzugsweise ein Siliziumwafer, gebondet. Nach erfolgtem Bonden des zweiten Wafers wird im SOI-Substrat des ersten Wafers der zweite Gatebereich ausgebildet. Dieser liegt dem ersten Gatebereich gegenüber und bildet zusammen mit dem ersten Gatebereich das Doppel-Gate des Doppel-Gate-Transistors.
Mit dem erfindungsgemäßen Verfahren wird mittels bekannter Verfahrensschritte der Silizium-Technik auf einfache und kostengünstige Weise ein planarer Doppel-Gate-Transistor hergestellt.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Bevorzugt weist das erfindungsgemäße Verfahren zum Herstellen eines Doppel-Gate-Transistors folgende Teilschritte auf. Auf der Siliziumschicht des SOI-Substrats wird mittels Photolithographie und Ätzung der Schicht aus Silizium des SOI-Substrats ein aktives Gebiet definiert. In einem zusätzlichen Teilschritt wird eine erste Gate-isolierende Schicht auf dem Silizium des SOI-Substrats ausgebildet. Als Material der ersten Gate-isolierenden Schicht wird vorzugsweise Siliziumoxid verwendet, welches vorzugsweise mittels thermischen Oxidierens eines Teiles der Schicht aus Silizium des SOI-Substrats gebildet wird. Nachfolgend wird eine erste Schicht aus elektrisch leitfähigem Material auf der ersten Gate-isolierenden Schicht ausgebildet. Als Material der ersten elektrisch leitfähigen Schicht wird vorzugsweise dotiertes Polysilizium verwendet, welches auf der ersten Gate-isolierenden Schicht abgeschieden wird. Auf der ersten Schicht aus elektrisch leitfähigem Material wird eine erste Schicht aus einem elektrisch nicht-leitfähigen Material vorzugsweise Siliziumnitrid ausgebildet. Diese erste Schicht aus elektrisch nicht-leitfähigem Material ist ein Teil einer Isolierung und Einkapselung des ersten Gatebereichs. Ein zusätzlicher Teilschritt des Verfahrens ist ein photolithographisches Definieren des Gatebereichs mit nachfolgendem Strukturieren der ersten Schicht aus einem elektrisch leitfähigen Material und der ersten Schicht aus einem elektrisch nicht-leitfähigen Material. Dieses Strukturieren wird vorzugsweise mittels anisotropen Ätzens vorgenommen. Nachfolgend werden erste Seitenwandschichten, anschaulich Spacer, an der verbleibenden Schicht aus elektrisch leitfähigem Material und der verbleibenden Schicht aus elektrisch nicht-leitfähigem Material ausgebildet. Die ersten Seitenwandschichten sind vorzugsweise ebenfalls aus Siliziumnitrid ausgebildet und sind ein zweiter Teil der Isolierung und Einkapselung des ersten Gatebereichs. Die ersten Seitenwandschichten werden vorzugsweise mittels konformen Abscheidens einer elektrisch nicht-leitfähigen Schicht und folgender anisotropen Rückätzung dieser elektrisch nicht-leitfähigen Schicht ausgebildet. Mit den bisher beschriebenen Teilschritten ist die Ausbildung des ersten Gatebereichs und der Einkapselung, welche Einkapselung die erste Schicht aus elektrisch nicht-leitfähigem Material und die ersten Seitenwandschichten aufweist, des ersten Gatebereichs im Wesentlichen abgeschlossen.
Die nun folgenden Teilschritte dienen im Wesentlichen der Vorbereitung des ersten Wafers für das nachfolgende Waferbonden. In einem Teilschritt der Vorbereitung werden die Schicht aus Silizium des SOI-Substrats und die Isolatorschicht des SOI-Substrats strukturiert. Das Strukturieren der Siliziumschicht, welche vorzugsweise eine vollständig an Ladungsträgern verarmte Schicht (FD-Schicht) ist, des SOI-Substrats und der Isolatorschicht des SOI-Substrats wird vorzugsweise mittels anisotropen Ätzens durchgeführt. Für dieses anisotrope Ätzen wird die Einkapselung des ersten Gates als Maske verwendet. Mittels dieses anisotropen Ätzens wird ein Oberflächenbereich der Siliziumschicht des SOI-Substrats freigelegt. Der freigelegte Oberflächenbereich der Siliziumschicht wird nachfolgend in einem zusätzlichen Teilschritt oxidiert. In einem nächsten Teilschritt wird eine Hilfsschicht aufgebracht, welche vorzugsweise aus undotiertem Polysilizium ist und welche nachfolgend planarisiert wird. Das Planarisieren wird vorzugsweise mittels Chemisch-Mechanischen-Polierens (CMP) durchgeführt. Auf diese plane Oberfläche wird eine zweite Schicht aus einem elektrisch nicht-leitfähigen Material aufgebracht. Als Material der zweiten Schicht aus einem elektrisch nicht-leitfähigen Material wird vorzugsweise Siliziumoxid verwendet. Mit den nunmehr beschriebenen Teilschritten ist die Vorbereitung des ersten Wafers für das Waferbonden im Wesentlichen abgeschlossen.
Ein zusätzlicher Teilschritt des Verfahrens zum Herstellen eines Doppel-Gate-Transistor ist das Bunden eines zweiten Wafers auf die zweite Schicht aus einem elektrisch nicht-leitfähigen Material. Der zweite Wafer besteht vorzugsweise aus Silizium. Nachfolgend wird die Trägerschicht des ersten Wafers entfernt. Dadurch wird eine Oberfläche der Isolatorschicht des SOI-Substrats zum weiteren Bearbeiten freigelegt, welche freigelegte Oberfläche vor dem Entfernen der Trägerschicht des ersten Wafers mit der Trägerschicht gekoppelt war. Mit den beschriebenen Teilschritten ist das Waferbonden des zweiten Wafers an den ersten Wafer im Wesentlichen abgeschlossen.
Als Weiteres folgen Teilschritte, welche im Wesentlichen ein Ausbilden eines zweiten Gates des Doppel-Gate-Transistors betreffen. Ein Teilschritt zum Ausbilden des zweiten Gates ist ein Strukturieren der freigelegten Oberfläche der Isolatorschicht des SOI-Substrats. Dieses Strukturieren wird vorzugsweise mittels Ätzens, besonders bevorzugt mittels nasschemischen Ätzens, durchgeführt. Mittels dieses Strukturierens wird die Siliziumschicht des SOI-Substrats freigelegt. Ein nachfolgender Teilschritt des Verfahrens ist ein Definieren des aktiven Gebiets mittels eines Strukturierens der freigelegten Siliziumschicht des SOI-Substrats. Das Strukturieren der freigelegten Siliziumschicht des SOI-Substrats wird vorzugsweise mittels Photolithographie und nachfolgender Ätzung der freigelegten Siliziumschicht des SOI-Substrats durchgeführt. Ein nächster Teilschritt ist das Ausbilden einer dünnen Schicht aus elektrisch nicht-leitfähigem Material, als welches Material vorzugsweise Siliziumoxid verwendet wird. Nachfolgend werden zweite Seitenwandschichten aus einem elektrisch nicht-leitfähigen Material in dem aktiven Bereich auf der dünnen Schicht aus elektrisch nicht-leitfähigem Material ausgebildet. Das Ausbilden der zweiten Seitenwandschichten aus einem elektrisch nicht-leitfähigen Material erfolgt vorzugsweise mittels konformen Abscheidens und nachfolgender anisotropischer Rückätzung einer Schicht aus Siliziumnitrid. Ein nächster Teilschritt des Verfahrens ist das teilweise Entfernen der dünnen Schicht aus einem elektrisch nicht-leitfähigen Material. Nachfolgend wird eine zweite Gate-isolierende Schicht auf der freigelegten Siliziumschicht des SOI-Substrats ausgebildet. Das Ausbilden der zweiten Gate-isolierenden Schicht wird vorzugsweise mittels thermischen Oxidierens von Teilen der freigelegten Siliziumschicht des SOI-Substrats durchgeführt. Mit den beschriebenen Teilschritten ist das Freilegen des Gebietes für das zweite Gate im Wesentlichen abgeschlossen.
Als Weiteres folgen Teilschritte, welche im Wesentlichen ein Abscheiden und Einkapseln des zweiten Gates betreffen. In dem aktiven Gebiet wird eine zweite Schicht aus elektrisch leitfähigem Material ausgebildet. Die zweite Schicht aus elektrisch leitfähigem Material wird bevorzugt mittels Abscheidens einer Schicht aus dotiertem Polysilizium ausgebildet und bildet das zweite Gate des Doppel-Gate-Transistors. Nachfolgend wird ein Planarisieren durchgeführt. Das Planarisieren wird vorzugsweise mittels Chemisch-Mechanischen-Polierens durchgeführt. Ein zusätzlicher Teilschritt ist ein Rückätzen der zweiten Schicht aus einem elektrisch leitfähigen Material. Nachfolgend wird eine zweite Passivierungsschicht aus einem elektrisch nicht-leitfähigen Material über den aktiven Gebiet ausgebildet. Die zweite Passivierungsschicht dient einem Einkapseln des zweiten Gates des Doppel-Gate-Transistors. Die zweite Passivierungsschicht wird vorzugsweise mittels Abscheidens von Siliziumnitrid ausgebildet. Nachfolgend wird ein Planarisieren durchgeführt. Für dieses Planarisieren wird vorzugsweise Chemisch-Mechanisches-Polieren verwendet. Mit den beschriebenen Teilschritten ist das Abscheiden und Einkapseln des zweiten Gates im Wesentlichen abgeschlossen.
In einem Teilschritt werden Teilbereiche der dünnen Schicht aus einem elektrisch nicht-leitfähigen Material entfernt. In einem weiteren Teilschritt wird die Hilfsschicht entfernt. Nachfolgend wird der oxidierte freigelegte Oberflächenbereich der Siliziumschicht des SOI-Substrats entfernt. Dabei werden Teile der Siliziumschicht des SOI-Substrats, welche Siliziumschicht einen Kanalbereich des Doppel-Gate-Transistors bildet, freigelegt.
Gemäß einer Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen eines planaren Doppel-Gate-Transitors werden Source/Drain Anschlüsse erzeugt, indem eine dritte Schicht aus elektrisch leitfähigem Material ausgebildet wird. Als Material der dritten Schicht aus elektrisch leitfähigem Material wird vorzugsweise dotiertes Polysilizium verwendet. Teilbereiche der dritten Schicht aus elektrisch leitfähigem Material stellen die Source/Drain Anschlüsse des erfindungsgemäßen Doppel-Gate-Transistors dar. Anschließend wird in einem weiteren Teilschritt eine Oberfläche des Doppel-Gate-Transistors, welcher mittels eines erfindungsgemäßen Verfahrens hergestellt wurde, planarisiert. Das Planarisieren erfolgt vorzugsweise mittels Chemisch-Mechanischen-Polierens.
Gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen eines Doppel-Gate-Transitors werden die Source/Drain Anschlüsse erzeugt, indem an dem ersten Gate und dem zweiten Gate dritte Seitenwandschichten aus elektrisch leitfähigem Material ausgebildet werden. Das Ausbilden der dritten Seitenwandschichten aus einem elektrisch leitfähigen Material erfolgt bevorzugt mittels Abscheidens von Polysilizium. Nachfolgend wird ein Metall aufgesputtert. Das Metall ist vorzugsweise Titan. Anschließend wird eine dritte Passivierungsschicht ausgebildet. Das Ausbilden der dritten Passivierungsschicht erfolgt bevorzugt mittels Abscheidens von Siliziumoxid. Anschließend wird in einen weiteren Teilschritt eine Oberfläche des Doppel-Gate-Transistors, welcher mittels eines erfindungsgemäßen Verfahrens hergestellt wurde, planarisiert. Das Planarisieren erfolgt vorzugsweise mittels Chemisch-Mechanischen-Polierens. Gemäß der bevorzugten Ausführungsform, bei welcher die dritten Seitenwandschichten aus Polysilizium ausgebildet sind, wird nach dem Aufsputtern des Metalls eine Silizidierung durchgeführt.
Für eine anschließende Kontaktierung des Doppel-Gate-Transistors, welcher mittels eines erfindungsgemäßen Verfahrens hergestellt wurde, werden Standard-Prozesse der Backend-Technologie eingesetzt.
Mögliche Verfahren zum Abscheiden, welche erfindungsgemäß eingesetzt werden können, sind z. B. Epitaxie, Chemical Vapor Deposition, Plasma Enhanced Chemical Vapor Deposition, Sputtern und Molekularstrahlepitaxie.
Mit dem beschriebenen Verfahren zum Herstellen eines Doppel-Gate-Transistors wird mittels einfacher, bekannter, erprobter und kostengünstiger Prozessschritte ein planarer selbstjustierter Doppel-Gate-Transistor geschaffen. Durch das Verwenden der Einkapselung des ersten Gates als Maske bei dem Strukturieren der Siliziumschicht des SOI-Substrats und der Isolatorschicht des SOI-Substrats ist das Verfahren ein selbstjustierendes Verfahren und der erste Gatebereich und der zweite Gatebereich liegen einander exakt gegenüber.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
1 eine schematische Querschnittsabbildung einer Schichtanordnung, welche mittels eines Verfahrens zum Herstellen eines Doppel-Gate-Transistors gemäß einem Ausführungsbeispiel der Erfindung ausgebildet wurde, welche Schichtanordnung ein erstes Gate aufweist;
2 eine schematische Querschnittsabbildung einer erfindungsgemäßen Schichtanordnung nach zusätzlichen Teilschritten zum Vorbereiten eines Waferbondens eines Verfahrens gemäß einem Ausführungsbeispiel der Erfindung;
3 eine schematische Querschnittsabbildung einer erfindungsgemäßen Schichtanordnung nach zusätzlichen Teilschritten eines Verfahrens gemäß einem Ausführungsbeispiel der Erfindung;
4 eine schematische Querschnittsabbildung einer erfindungsgemäßen Schichtanordnung nach zusätzlichen Teilschritten eines Verfahrens gemäß einem Ausführungsbeispiel der Erfindung, welche einem Freilegen eines Gebietes für ein zweites Gate dienen;
5 eine schematische Querschnittsabbildung einer erfindungsgemäßen Schichtanordnung nach zusätzlichen Teilschritten eines Verfahrens gemäß einem Ausführungsbeispiel der Erfindung, welche einem Abscheiden und Einkapseln des zweiten Gates dienen;
6A eine schematische Querschnittsabbildung einer erfindungsgemäßen Schichtanordnung nach Teilschritten eines Verfahrens gemäß einem Ausführungsbeispiel der Erfindung, welche einer Ausbildung von Source/Drain Anschlüssen des Doppel-Gate-Transistors dienen;
6B eine schematische Querschnittsabbildung einer erfindungsgemäßen Schichtanordnung nach Teilschritten eines zusätzlichen Verfahrens gemäß einem Ausführungsbeispiel der Erfindung, welche einer Ausbildung von Source/Drain Anschlüssen des Doppel-Gate-Transistors dienen.
Bezugnehmend auf die Figuren werden die wesentlichen Teilschritte eines erfindungsgemäßes Verfahrens zum Herstellen eines selbstjustierten planaren Doppel-Gate-Transistors gemäß einem Ausführungsbeispiel der Erfindung beschrieben und näher erläutert.
1 zeigt eine erfindungsgemäße Schichtanordnung, welche ein erstes Gate aufweist. Die Schichtanordnung weist ein auf einem ersten Siliziumwafer 100 aufgebrachtes SOI-Substrat auf. Das SOI-Substrat weist eine Isolatorschicht aus Siliziumoxid 101 und eine Siliziumschicht 102 auf. Auf der Siliziumschicht 102 wird ein aktives Gebiet für eine nachfolgende Ausbildung des ersten Gates definiert. Das Definieren des aktiven Gebiets wird mittels Photolithographie und anschließender Ätzung der Siliziumschicht 102 des SOI-Substrats durchgeführt. Anschließend wird in einem Teilschritt eine erste Gate-isolierende Schicht 103 aus Siliziumoxid mittels thermischer Oxidierung der Siliziumschicht 102 des SOI-Substrats ausgebildet.
Nachfolgend wird eine erste Schicht 104 aus dotiertem Polysilizium auf der ersten Gate-isolierenden Schicht 103 ausgebildet. Die erste Schicht 104 aus dotiertem Polysilizium ist die Schicht, welche nach weiteren Teilschritten das erste Gate des Doppel-Gate-Transistors bildet.
In einem zusätzlichen Teilschritt wird eine erste Passivierungsschicht 105 aus Siliziumnitrid auf der Schicht 104 aus dotiertem Polysilizium ausgebildet. Die erste Passivierungsschicht 105 aus Siliziumnitrid bildet einen Teil einer Einkapselung des ersten Gates. Ein zusätzlicher Teilschritt des Verfahrens ist das photolithographische Definieren des ersten Gatebereichs.
Anschließend werden mittels anisotropen Ätzens die erste Passivierungsschicht 105 aus Siliziumnitrid und die erste Schicht 104 aus dotiertem Polysilizium in den Bereichen, welche nicht zum ersten Gatebereich gehören sollen, rückgeätzt.
In einem zusätzlichen Teilschritt erfolgt eine konforme Abscheidung einer Schicht aus Siliziumnitrid und die nachfolgende anisotrope Rückätzung dieser Schicht aus Siliziumnitrid. Dadurch werden erste Seitenwandschichten 106, d. h. Spacer 106, aus Siliziumnitrid erzeugt, welche einen weiteren Teil der Einkapselung des ersten Gates darstellen.
Mit diesen erfindungsgemäßen Verfahrensschritten ist die Ausbildung einer erfindungsgemäßen Schichtanordnung, welche das erstes Gate aufweist, abgeschlossen.
2 zeigt die erfindungsgemäße Schichtanordnung nach zusätzlichen Teilschritten, welche dem Vorbereiten eines Waferbondings dienen.
Die 2 zeigt die Schichtanordnung der 1, nachdem Teilbereiche der Schicht 102 aus Silizium des SOI-Substrats und Teilbereiche der Isolatorschicht 101 aus Siliziumoxid des SOI-Substrats mittels anisotropen Ätzens entfernt wurden. Als Maske für das anisotrope Ätzen zum Entfernen der Teilbereiche der Schicht 102 aus Silizium und der Isolatorschicht 101 des SOI-Substrats wird die Einkapselung des ersten Gates, welche die erste Passivierungsschicht 105 aus Siliziumnitrid und die ersten Seitenwandschichten 106 aus Siliziumnitrid aufweist, verwendet. Bei dem anisotropen Ätzen werden Teilbereiche 207 der Schicht 102 aus Silizium des SOI-Substrats freigelegt.
In einem zusätzlichen Teilschritt werden diese freigelegten Teilbereiche 207 der Schicht 102 aus Silizium oxidiert. Ein zusätzlicher Teilschritt ist das Abscheiden einer Hilfsschicht 208 aus undotiertem Polysilizium, in den Bereichen der Schichtenanordnung, welche nicht zum aktiven Bereich gehören. Anschließend wird eine Oberfläche 219 der Hilfsschicht 208, welche in der 2 oben liegt, mittels Chemisch-Mechanischen-Polierens planarisiert. Auf der planarisierten Oberfläche 219 der Hilfsschicht sowie auf der oberen Oberfläche der Einkapselung, anders ausgedrückt auf der freigelegten Oberfläche der ersten Passivierungsschicht 105, wird nachfolgend eine erste Schicht 209 aus Siliziumoxid abgeschieden. Mit diesen erfindungsgemäßen Verfahrensschritten ist die Vorbereitung zum Waferbonden einer erfindungsgemäßen Schichtanordnung, abgeschlossen.
3 zeigt die erfindungsgemäße Schichtanordnung nach zusätzlichen Teilschritten, welche das Waferbonden betreffen. Die 3 zeigt die Schichtanordnung der 2, nachdem ein zweiter Siliziumwafer 310 auf die planarisierte Oberfläche gebondet wurde. Als weiterer Teilschritt wurde der erste Siliziumwafer 100 entfernt. In den 3 bis 5, 6A und 6B ist die Schichtanordnung der 1 und 2 um 180° in der Papierebene gedreht dargestellt.
Beim Waferbonden werden die zwei thermisch oxidierten Siliziumwafer, welche unter Druck gegeneinander gepresst werden und dabei eine schwache Haftung eingehen, mechanisch fest miteinander gekuppelt. Das mechanisch feste Kuppeln erfolgt gemäß diesem Ausführungsbeispiel mittels eines Temperaturschrittes durchgeführt werden. Hierbei wird eine thermische Oxidation in reiner Sauerstoffatmosphäre bei etwa 1000°C durchgeführt. Bei einem anderen in einem alternativen Ausführungsform eingesetzten Bondverfahren, dem anionischen Bonden, wird das Kuppeln der Werfer mittels eines elektrischen Feldes unterstützt bei einer relativ geringen Temperatur von ca. 500°C durchgeführt.
4 zeigt die erfindungsgemäße Schichtanordnung nach zusätzlichen Teilschritten zum Freilegen eines Gebietes für ein zweites Gate. Die 4 zeigt die Schichtanordnung der 3, nachdem die Isolatorschicht 101 aus Siliziumoxid des SOI-Substrats mittels nasschemischen Ätzens entfernt wurde. Ein zusätzlicher Teilschritt ist das Definieren des aktiven Gebietes mittels Photolithographie und anschließender Ätzung der Schicht 102 aus Silizium des SOI-Substrats.
Anschließend wird eine dünne Schicht 411 aus Siliziumoxid auf der erfindungsgemäßen Schichtanordnung aufgebracht. In einem Bereich der Schichtanordnung, aus welchem die Isolatorschicht 101 aus Siliziumoxid des SOI-Substrats entfernt wurde, werden mittels konformen Abscheidens von Siliziumnitrid und nachfolgender anisotroper Rückätzung des konform abgeschiedenen Siliziumnitrids zweite Seitenwandschichten 412 aus Siliziumnitrid erzeugt. Anschließend wird in dem aktiven Gebiet die dünne Schicht 411 aus Siliziumoxid entfernt.
Ein zusätzlicher Teilschritt ist das Ausbilden einer zweiten Gate-isolierenden Schicht 413 für das zweite Gate. Hierzu wird die Schicht 102 aus Silizium des SOI-Substrats thermisch oxidiert. Mit diesen erfindungsgemäßen Verfahrensschritten ist das Freilegen des Gebietes für das zweite Gate, abgeschlossen.
5 zeigt die erfindungsgemäße Schichtanordnung nach weiteren Teilschritten, welche ein Abscheiden und Einkapseln des zweiten Gates betreffen.
Die 5 zeigt die Schichtanordnung der 4, nachdem in dem aktiven Gebiet eine zweite Schicht 514 aus dotiertem Polysilizium abgeschieden wurde. Diese zweite Schicht 514 aus dotiertem Polysilizium bildet das zweite Gate des planaren Doppel-Gate-Transistors. Anschließend wird chemisch-mechanisch-poliert und die zweite Schicht 514 aus dotiertem Polysilizium rückgeätzt. Ein zusätzlicher Teilschritt ist ein Abscheiden einer zweiten Passivierungsschicht 515 aus Siliziumnitrid. Anschließend wird die Oberfläche, welche in 5 oben dargestellt ist, mittels Chemisch-Mechanischen-Polierens planarisiert. Mit diesen erfindungsgemäßen Verfahrensschritten ist das Abscheiden und Einkapseln des zweites Gate, abgeschlossen.
6A zeigt die erfindungsgemäße Schichtanordnung nach zusätzlichen Teilschritten eines ersten Ausführungsbeispiels der Erfindung, welche Teilschritte eine Ausbildung von Source/Drain Anschlüssen betreffen. Die 6A zeigt die Schichtanordnung der 5, nachdem die dünne Schicht 411 aus Siliziumoxid in den Bereichen entfernt wurde, welche nicht zum aktiven Gebiet gehören.
Ein zusätzlicher Teilschritt ist das Entfernen der Hilfsschicht 208 aus undotiertem Polysilizium und das Entfernen der freigelegten, oxidierten Teilbereiche 207 der Schicht 102 aus Silizium des SOI-Substrats. Zum Ausbilden der Source/Drain Anschlüsse wird in dem ersten Ausführungsbeispiel eine dritte Schicht 616 aus dotiertem Polysilizium aufgebracht. Anschließend wird die in der 6A oben angeordnete Oberfläche mittels Chemisch-Mechanischen-Polierens planarisiert. Mit diesen erfindungsgemäßen Verfahrensschritten ist das Ausbilden der Source/Drain Anschlüsse des Doppel-Gate-Transistors, abgeschlossen. Eine anschließende Kontaktierung wird mittels Standard-Prozessen der Backend-Technologie durchgeführt.
6B zeigt die erfindungsgemäße Schichtanordnung nach zusätzlichen Teilschritten eines zweiten Ausführungsbeispiels der Erfindung, welche Teilschritte eine Ausbildung von Source/Drain Anschlüssen betreffen. Die 6B zeigt die Schichtanordnung der 5, nachdem die dünne Schicht 411 aus Siliziumoxid in den Bereichen entfernt wurde, welche nicht zum aktiven Gebiet gehören. Ein zusätzlicher Teilschritt ist das Entfernen der Hilfsschicht 208 aus undotiertem Polysilizium und das Entfernen der freigelegten, oxidierten Teilbereiche 207 der Schicht 102 aus Silizium des SOI-Substrats. Zum Ausbilden der Source/Drain Anschlüsse werden in dem zweiten Ausführungsbeispiel dritte Seitenwandschichten 617 aus Polysilizium abgeschieden. Auf die dritten Seitenwandschichten 617 aus Polysilizium wird nachfolgend Titan aufgesputtert.
In einem zusätzlichen Teilschritt werden Teile der dritten Seitenwandschichten 617 silizidiert. Hierbei entstehen silizidierte Bereiche 618 der dritten Seitenwandschichten. Nachfolgend wird eine Schicht aus Siliziumoxid (in 6B nicht gezeigt) abgeschieden und anschließend wird die Schichtanordnung mittels Chemisch-Mechanischen-Polierens planarisiert. Mit diesen erfindungsgemäßen Verfahrensschritten ist das zweite Ausführungsbeispiel des Ausbildens der Source/Drain Anschlüsse des Doppel-Gate-Transistors, abgeschlossen. Eine anschließende Kontaktierung wird mittels Standard-Prozessen der Backend-Technologie durchgeführt.
Zusammenfassend betrifft die Erfindung ein Verfahren zum Herstellen eines planaren Doppel-Gate-Transistor, welches auf bekannte, einfache und kostengünstige Teilschritte der Halbleitertechnik zurückgreift. Durch die erfindungsgemäße Verknüpfung der einzelnen Teilschritte wird ein selbstjustierter planarer Doppel-Gate-Transistor hergestellt, in welchem durch die Steuerwirkung von zwei Gates Kurzkanaleffekte drastisch reduziert werden.
In diesem Dokument sind folgende Dokumente zitiert:

[1] Limits an Silicon Nanoelectronics for Terascale Integration, J. Meindl, Q. Chen, J. A. Davis, Science 293, (2001) 2044–2049
[2] Triele-Self-Aligned, Planar Double-Gate MOSFETs: Devices and Circuits, K. W. Guarini et al., IEDM01
[3] DE 692 26 687 T2
[4] US 5 899 710
[5] DE 100 52 131 A1

Claims

Verfahren zum Herstellen eines Doppel-Gate-Transistors, welches folgende Schritte aufweist: • Ausbilden eines ersten Gatebereichs auf einem Silizium-auf-Isolator-Substrat eines ersten Wafers; • Ausbilden einer Schicht mit einer planen Oberfläche über dem Silizium-auf-Isolator Substrat und dem ersten Gatebereich; • Bonden eines zweiten Wafers an die plane Oberfläche des ersten Wafers; und • Ausbilden eines dem ersten Gatebereich gegenüberliegenden zweiten Gatebereichs in dem Silizium-auf-Isolator-Substrat, wobei für das Ausbilden des zweiten Gatebereichs • der Isolator des Silizium-auf-Isolator Substrats strukturiert wird und die Siliziumschicht des Silizium-auf-Isolator Substrats freigelegt wird; • das Silizium des Silizium-auf-Isolator Substrats als aktives Gebiet strukturiert wird; • eine dünne nicht-leitfähige Schicht ausgebildet wird; und • zweite Seitenwandschichten aus einem nicht-leitfähigen Material und eine zweite Gate-isolierende Schicht im aktiven Gebiet ausgebildet werden.
Verfahren gemäß Anspruch 1, wobei der Isolator des Silizium-auf-Isolator Substrats aus Siliziumoxid hergestellt wird.
Verfahren gemäß Anspruch 1 oder 2, wobei das Ausbilden des ersten Gatebereichs auf dem Silizium-auf-Isolator-Substrat folgende Schritte aufweist: • Ausbilden einer ersten Gate-isolierenden Schicht auf dem Silizium-auf-Isolator-Substrat; • Ausbilden und Strukturieren einer ersten Schicht aus einem elektrisch leitfähigen Material auf der ersten Gate-isolierenden Schicht; und • teilweises Einkapseln des ersten Gatebereichs mit einem elektrisch nicht-leitfähigen Material.
Verfahren gemäß Anspruch 3, wobei das teilweise Einkapseln des ersten Gatebereichs das Ausbilden einer ersten Passivierungsschicht und ein Ausbilden von ersten Seitenwandschichten aus einem elektrisch nicht-leitfähigen Material aufweist.
Verfahren gemäß Anspruch 3 oder 4, wobei als elektrisch nicht-leitfähiges Material der teilweisen Einkapselung des ersten Gatebereichs Siliziumnitrid verwendet wird.
Verfahren gemäß einem der Ansprüche 3 bis 5, wobei die erste Gate-isolierende Schicht aus Siliziumoxid hergestellt wird.
Verfahren gemäß einem der Ansprüche 3 bis 6, wobei die erste Schicht aus einem elektrisch leitfähigen Material aus dotiertem Polysilizium hergestellt wird.
Verfahren gemäß einem der Ansprüche 1 bis 7, wobei das Ausbilden einer Schicht mit einer planen Oberfläche folgende Schritte aufweist: • Strukturieren der Siliziumschicht des Silizium-auf-Isolator Substrats und der Isolatorschicht des Silizium-auf-Isolator Substrats, womit ein freigelegter Oberflächenbereich der Siliziumschicht des Silizium-auf-Isolator Substrats erlangt wird; • Oxidieren des freigelegten Oberflächenbereichs; • Ausbilden einer Hilfsschicht mit einer planen Oberfläche; und • Ausbilden einer ersten Schicht aus elektrisch nicht-leitfähigen Material zumindest auf der planen Oberfläche der Hilfsschicht.
Verfahren gemäß Anspruch 8, wobei zum Strukturieren der Siliziumschicht des Silizium-auf-Isolator Substrats und der Isolatorschicht des Silizium-auf-Isolator Substrats die teilweise Einkapselung des ersten Gatebereichs als Maske verwendet wird.
Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Bonden des zweiten Wafers folgende Schritte aufweist: • Bonden des zweiten Silizium-Wafers auf der ersten Schicht aus einem nicht-leitfähigen Material; • Entfernen einer Trägerschicht des ersten Wafers.
Verfahren gemäß einem der Ansprüche 1 bis 10, wobei die zweiten Seitenwandschichten aus Siliziumnitrid hergestellt werden.
Verfahren gemäß einem der Ansprüche 1 bis 11, wobei das Ausbilden des zweiten Gates weiterhin folgende Schritte aufweist: • Ausbilden einer zweiten Schicht aus einem elektrisch leitfähigen Material in dem aktiven Gebiet; • Ausbilden einer zweiten Passivierungsschicht über dem aktiven Gebiet und anschließendes Planarisieren.
Verfahren gemäß einem der Ansprüche 1 bis 12, wobei das Verfahren ferner die folgende Schritte aufweist: • Entfernen eines Teils der dünnen nicht-leitfähigen Schicht; • Entfernen der Hilfsschicht; • Entfernen des oxidierten freigelegten Oberflächenbereichs der Siliziumschicht des Silizium-auf-Isolator Substrats; • Ausbilden zweier Source/Drain Bereiche mittels Ausbildens einer dritten Schicht aus einem elektrisch leitfähigen Material und anschließenden Planarisierens.
Verfahren gemäß Anspruch 13, wobei die dritte Schicht aus einem elektrisch leitfähigen Material aus dotiertem Polysilizium hergestellt wird.
Verfahren gemäß einem der Ansprüche 1 bis 12, wobei das Verfahren ferner die folgende Schritte aufweist: • Entfernen eines Teils der dünnen nicht-leitfähigen Schicht; • Entfernen der Hilfsschicht; • Entfernen des oxidierten freigelegten Oberflächenbereichs der Siliziumschicht des Silizium-auf-Isolator Substrats; • Ausbilden zweier Source/Drain Bereiche mittels Ausbildens von dritten Seitenwandschichten aus einem elektrisch leitfähigen Material an dem erste Gate und an dem zweiten Gate; • Aufsputtern eines Metalls an die dritten Seitenwandschichten aus einem leitfähigen Material; • Ausbilden einer dritten Passivierungsschicht und anschließendes Planarisieren.
Verfahren gemäß Anspruch 15, wobei als leitfähiges Material der dritten Seitenwandbereiche Polysilizium verwendet wird, welches nach dem Aufsputtern des Metalls silizidiert wird.