DE10052131A1 - Vollständig selbstjustierende FET-Technologie - Google Patents

Vollständig selbstjustierende FET-Technologie

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Abstract

Die vorliegende Erfindung liefert Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung unter Verwendung einer selbstjustierenden Technik, basierend auf einer Gateelektrode und einem Verfahren mit Seitenwandabstandshaltermaskierung sowohl zur Bildung der isolierenden Bauteilsmerkmale und der Source- und Draingebiete. Diese Erfindung erlaubt ein Vergrößern der Integrationsdichte von Halbleiterelementen, eine Minimierung der parasitären Kapazitäten in Feldeffekttransistorbauteilen und einen rascheren Herstellungsprozess.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements unter Verwendung von Seitenwandabstandselementen, um eine Ausrichtung darüber liegender Bauteilsmerkmale zu erhalten. Die vorliegende Erfindung betrifft insbesondere ein Verfahren zur Herstellung eines Feldeffekttransistors unter Verwendung von Seitenwandabstandselementen auf einem Halbleitersubstrat zum Einstellen der Position eines aktiven Gebiets mit Bezug zu einer Gateelektrode ohne erneute Justierungsschritte während des Herstellungsprozesses.
2. Beschreibung des Stands der Technik
Der Herstellungsprozess von integrierten Schaltungen beinhaltet die Herstellung zahlreicher Feldeffekttransistoren mit isoliertem Gate, etwa Metalloxidhalbleiterfeldeffekttransistoren (MOSFETs). Um die Integrationsdichte zu erhöhen und die Bauelementsleistung zu verbessern, beispielsweise in Hinsicht auf Signalverarbeitungsgeschwindigkeit und Leistungsaufnahme, werden die Merkmalsgrößen der Transistorstrukturen ständig verkleinert. Dabei ist es höchst bedeutend nicht nur die Gatelänge sondern auch die Länge des aktiven Gebiets der hergestellten Transistoren zu verringern, um diesen Anforderungen zu genügen, um parasitäre Source- und Drainkapazitäten zu reduzieren.
Typischerweise werden Bauelementmerkmale durch Lithographieverfahren definiert und herausgearbeitet, insbesondere mit Fotolithographie, vorzugsweise unter Verwendung eines Linsensystems mit hoher numerischer Apertur und einer Lichtquelle im fernen Ultraviolettbereich (DUV). Die gegenwärtige DUV-Lithographie erreicht ihre Auflösungsgrenze bei Merkmalsgrößen von ungefähr 0,2 µm. In Kombination mit neuen Gatelängen-Schrumpf-Verfahren ist es möglich, Bauelementmerkmale im unter 100 nm Bereich zu erhalten. Eine derartige Merkmalsdefinition mittels Lithographie erfordert eine Vielzahl an Prozessschritten, wovon jeder typischerweise ein Fotolackmaskenverfahren umfasst. Das überlagernde Ausrichten von aufeinanderfolgenden Fotolackmasken unter Verwendung spezieller Justiermerkmale auf dem Halbleitersubstrat erfordert ein exaktes Positionieren einer mechanischen Halterung, die das Substrat hält.
Wünschenswerterweise ist die Überlagerungsgenauigkeit deutlich höher als die kleinste Strukturmerkmalsgröße, vorzugsweise zumindest um eine Größenordnung.
Das mechanische Justieren der diversen Fotolackmaskenschichten, die zur Herstellung einer Feldeffekttransistor-(FET)Struktur mit einer Gatelänge von ungefähr 0,1 µm notwendig sind, ist jedoch aufgrund der mechanischen Natur des Überlagerungsjustiervorgangs nur sehr schwierig zu erreichen.
Um den allgemeinen Anforderungen der Massenproduktion von Halbleiterbauelementen zu entsprechen, muss jede neue Technologie die augenblicklichen Standards in Hinsicht auf Effizienz, Zuverlässigkeit und Kosten bereits bekannter Verfahren erhalten oder Verbesserungen in dieser Hinsicht bereitstellen.
Wie zuvor erwähnt wurde, ist die Bildung des aktiven Gebiets in Relation zu der Gateelektrode ein entscheidender Schritt im Herstellungsprozess eines Feldeffekttransistors. Die Gatelängenabmessung, d. h. die seitliche Ausdehnung der Gateelektrode zwischen dem Sourcegebiet und dem Draingebiet des Feldeffekttransistors, ist typischerweise als kritische Dimension des Gates bekannt. Diese kritische Dimension wird vorzugsweise auf Größen reduziert, die sich der Auflösungsgrenze des optischen Abbildungssystems, das zur Strukturierung der Bauteilsmerkmale verwendet wird, nähern oder diese sogar überschreiten. In einem Feldeffekttransistor, etwa einem MOSFET, wird das Gate verwendet, um einen darunter liegenden Kanal, der in dem Halbleitersubstrat zwischen dem Sourcegebiet und dem Draingebiet ausgebildet ist, zu steuern. Der Kanal, das Sourcegebiet und das Draingebiet sind in, an oder über einem Halbleitersubstrat ausgebildet, das invers zu dem Drain- und Sourcegebieten dotiert ist. Die Gateelektrode ist von dem Kanal, dem Sourcegebiet und dem Draingebiet durch eine dünne Isolierschicht, im Allgemeinen eine Oxidschicht, getrennt. Ferner sind zusätzlich isolierende Bauteilsmerkmale zur Herstellung einer elektrischen Isolation zwischen benachbarten Feldeffekttransistoren in integrierten Schaltungen notwendig.
Während des Betriebs eines derartigen MOSFET wird der Gateelektrode eine Spannung zugeführt, um ein elektrisches Feld zwischen der Gateelektrode und dem Source- und Draingebieten zu erzeugen, die die Leitfähigkeit in dem Kanalgebiet des Substrats beeinflusst. Neben der gewünschten Transistorstromsteuerfunktion wirken die Gateelektrode, die Gateisolierschicht und die Gebiete unterhalb der Gateisolierschicht als ein Kondensator, der eine parasitäre Kapazität erzeugt. Die Höhe dieser parasitären Kapazität hängt von der Merkmalsgröße der Gateelektrode ab. Zumeist werden in integrierten Schaltungsanwendungen die Transistoren im Schalterbetrieb mit Taktfrequenzen betrieben, die gegenwärtig 400 bis 500 MHz betragen. In diesem Betriebszustand muss die Gatekapazität ständig geladen und entladen werden, was deutlich die Signaleigenschaft und die Leistungsaufnahme des Bauteils beeinflusst.
Ferner erzeugt das elektrische Feld zwischen dem Sourcegebiet und dem Draingebiet eine zusätzliche parasitäre Kapazität. Die Höhe dieser zusätzlichen parasitären Kapazität hängt von den Größen des Sourcegebiets und des Draingebiets ab. Diese zusätzliche parasitäre Kapazität beeinflusst ebenfalls deutlich die Signaleigenschaft und die Leistungsaufnahme des Halbleiterbauelements. Kleiner werdende Größen des Sourcegebiets und des Draingebiets verringern die zusätzliche parasitäre Kapazität. Das Verkleinern der Source- und Draingebiete erfordert jedoch schwierige Justierschritte während der Fotolithographie zur Strukturierung der Gateelektrode und führt daher zu einer Verschlechterung der Bauteileigenschaften aufgrund einer unvermeidbaren Fehljustierung der Gateelektrode in Bezug zu den Source- und Draingebieten aufgrund der mechanischen Natur des Justierschritts.
Aufgrund der Einschränkungen der standardmäßigen Fotolithographie mit mechanischer Justierung, die verwendet wird, um die Gateelektrode innerhalb des aktiven Transistorgebiets, in dem das Drain und Source zu bilden sind, zu strukturieren und zu positionieren, führen fortgeschrittene Techniken zum Schrumpfen der Gateelektrode weder zu einer verringerten Größe des aktiven Gebiets und somit zu reduzierten Source- und Draingebieten, noch zu verringerten Source- und Drainkapazitäten und auch nicht zu einer erhöhten Schaltkreisdichte.
Da die Abmessungen des Transistors deutlich seine elektrischen Eigenschaften beeinflussen, ist es wichtig, wenn Bauteilabmessungen verkleinert werden, ein Verfahren zur zuverlässigen und reproduzierbaren Bildung und Positionierung von Bauteilmerkmalen und Bauteilisoliermerkmalen bereitzustellen, um Schwankungen der elektrischen Eigenschaften von integrierten Schaltungen zu minimieren.
Mit Bezug zu den Fig. 1a bis 1c wird ein illustratives Beispiel zur Bildung eines Feldeffekttransistors gemäß einem typischen Verfahren nach dem Stand der Technik beschrieben. Anzumerken ist, dass die Fig. 1a bis 1c sowie die folgenden Zeichnungen in dieser Anmeldung lediglich schematische Darstellungen der diversen Stadien zum Herstellen des anschaulichen, interessierenden Bauteils sind. Der Fachmann erkennt leicht, dass die in den Figuren gezeigten Abmessungen nicht maßstabsgerecht sind und dass unterschiedliche Bereiche oder Schichten nicht durch scharte Grenzen, wie sie in den Zeichnungen dargestellt sind, getrennt sind, sondern statt dessen kontinuierliche Übergänge aufweisen. Ferner können diverse Prozessschritte wie sie im Nachfolgenden beschrieben werden, abhängig von speziellen Gestaltungsanforderungen unterschiedlich ausgeführt werden. Ferner werden in dieser Beschreibung lediglich die relevanten Schritte und Bereiche des Bauteils, die zum Verständnis der vorliegenden Erfindung notwendig sind, berücksichtigt.
Fig. 1a zeigt einen schematischen Querschnitt eines Feldeffekttransistors in einem bestimmten Stadium eines typischen Herstellungsprozesses gemäß dem Stand der Technik. In einem Siliziumsubstrat 1 sind flache Gräben 2, beispielsweise aus Siliziumdioxid, gebildet und definieren ein transistoraktives Gebiet 3, in dem ein Kanal, ein Draingebiet und ein Sourcegebiet zu bilden sind. Über dem Substrat 1 ist eine Gateisolierschicht 4 gebildet. Die Gateisolierschicht 4 kann durch eine Vielzahl an Verfahren, beispielsweise thermisches Aufwachsen, chemische Dampfabscheidung (CVD), etc. gebildet werden, und diese kann diverse Materialien, beispielsweise ein Oxid, ein Oxynitrid, Siliziumdioxid, etc. umfassen.
Fig. 1b zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 1a nach der Bildung einer Schicht aus Gateelektrodenmaterial 5 über der Gateisolierschicht 4. Die Schicht aus Gateelektrodenmaterial 5 kann aus diversen Materialien, beispielsweise Polysilizium, einem Metall, etc. gebildet sein, und kann durch diverse Verfahren, beispielsweise GVD, niederdruckchemische Dampfabscheidung (LPGVD), Sputter-Abscheidung, etc. gebildet werden. Über der Schicht aus Gateelektrodenmaterial 5 ist ein Fotolackmerkmal 6 gebildet. Die zur Strukturierung einer Fotolackschicht (nicht gezeigt) zur Herstellung des Fotolackmerkmals 6 enthaltenen Prozessschritte sind dem Fachmann allgemein bekannt. Diese Schritte umfassen das Bilden der Fotolackschicht durch einen Aufschleudervorgang, und die Verwendung kurzer Belichtungswellenlängen, etwa Wellenlängen im DUV-Bereich während der Ausführung der notwendigen Fotolithographieschritte. Da diese Verfahren allgemein bekannt sind, wird deren Beschreibung weggelassen.
Fig. 1c zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 1b nach konventionellem Ätzen der Schicht aus Gateelektrodenmaterial 5 und nach dem Entfernen aller verbleibenden Teile des Fotolackmerkmals 6. Als Ergebnis dieser Prozessschritte wird eine Gateelektrode 7 erhalten. Anschließend werden leicht dotierte Drain-(LDD)Gebiete 10 in dem aktiven Gebiet 3 durch eine flache Ionenimplantation mit geringer Dosis vor der Bildung von Seitenwandabstandselementen 8 gebildet. Anschließend werden die Seitenwandabstandshalter 8 benachbart zu der Gateelektrode 7 gebildet. Danach werden Source- und Draingebiete 9 mittels einer tiefen Ionenimplantation mit einer hohen Dosis gebildet. Die implantierten Ionen werden elektrisch mittels einer kurzen thermischen Behandlung (RTA) aktiviert. Um die Seitenwandabstandselemente 8 benachbart zu der Gateelektrode 7 zu bilden, wird Siliziumdioxid (SiO2) ganzflächig abgeschieden und anschließend isotrop geätzt. Gemäß dem üblichen Herstellungsvorgang, wie er oben beschrieben ist, sind die Drain- und Sourcegebiete 9 durch die leicht dotierten Drain- und Sourcegebiete 10 begrenzt, die an einen Kanal 11 anschließen. Die transversale Abmessung der Gateelektrode 7 definiert eine kritische Dimension 12 und die transversale Abmessung des aktiven Gebiets 3 definiert eine Längendimension 13.
Da die Source- und Draingebiete 9 durch eine Überlagerungsjustierung, d. h. eine mechanische Justierung, in den diversen Lithographieschritten während des Ausbildens der Gateelektrode definiert werden, ist es sehr schwierig, die Längendimension 13 aufgrund der mechanischen Natur des Justiervorganges zu verringern. Deshalb ermöglichen es fortgeschrittene Techniken für eine gewünschte Größenreduzierung der Gateelektrode 7 im Allgemeinen nicht, dass eine entsprechende Skalierung der Drain- und Sourcegebiete stattfindet, und sich damit nicht als eine erhöhte Schallkreisdichte oder verringerte Source- und Drainkapazitäten auswirkt.
Angesichts der oben erwähnten Probleme besteht ein Bedarf für ein verbessertes Verfahren zur Bildung des Sourcegebiets, des Draingebiets und der Gateelektrode von Feldeffekttransistoren auf Halbleitersubstraten und zur genauen Justierung der Gateelektrode innerhalb des aktiven Gebiets.
ÜBERBLICK ÜBER DIE ERFINDUNG
Die vorliegende Erfindung stellt Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung unter Verwendung einer Justiertechnologie auf der Basis eines Maskenverfahrens mit einem Seitenwandabstandshalter, sowohl für das Bilden der Bauteilelementisolationsmerkmale als auch der Source- und Draingebiete bereit.
Gemäß einer ersten Ausführungsform der Erfindung wird ein Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung bereitgestellt, das die Schritte umfasst: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, einer vergrabenen Isolierschicht, und einer elektrisch leitenden Schicht, die mit Verunreinigungen zwischen der Oberfläche und der vergrabenen Isolierschicht dotiert ist, Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist, Bilden erster Seitenwandabstandselemente mit einer ersten seitlichen Ausdehnung entlang der Seitenwände der Gateelektrode, und Entfernen von Teilen des Halbleitersubstrats über der vergrabenen Isolierschicht und benachbart zu den ersten Seitenwandabstandselementen bis die vergrabene Isolierschicht freigelegt ist, wobei die ersten Seitenwandabstandselemente als ein Maskenmaterial zum Definieren eines aktiven Gebiets verwendet werden.
Gemäß einer zweiten Ausführungsform der Erfindung wird ein Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung bereitgestellt, mit den Schritten: Bereitstellen eines isolierenden Substrats mit einer elektrisch leitenden Schicht, die mit Verunreinigungen über dem isolierenden Substrat dotiert ist, wobei die elektrisch leitende Schicht eine Oberfläche aufweist, Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist, Bilden erster Seitenwandabstandselemente entlang der Seitenwände der Gateelektrode, die eine erste seitliche Ausdehnung aufweist, und Entfernen von Teilen der elektrisch leitenden Schicht über dem isolierenden Substrat und benachbart zu den ersten Seitenwandabstandselementen bis das isolierende Substrat freigelegt ist, wobei zumindest die ersten Seitenwandabstandselemente als ein Maskenmaterial zur Definition eines aktiven Gebiets verwendet werden.
Gemäß einer dritten Ausführungsform der Erfindung wird ein Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung bereitgestellt, das die Schritte umfasst: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, einer vergrabenen Isolierschicht, und einer elektrisch leitenden Schicht, die mit Verunreinigungen zwischen der Oberfläche und der vergrabenen Isolierschicht dotiert ist; Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatelänge, eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist; Bilden einer Gatedeckschicht über der Gateelektrode und dem ersten Seitenwandabstandselementen entlang den Seitenwänden der Gateelektrode, wobei die ersten Seitenwandabstandselemente eine erste seitliche Ausdehnung aufweisen; Bilden einer Maske über der Gatedeckschicht und den ersten Seitenwandabstandselementen, die zwei gegenüberliegende Endbereiche, die aus den ersten Seitenwandabstandselementen in beiden Längenrichtungen der Gateelektrode gebildet sind, freilegen; Entfernen der Endbereiche, um damit zwei gegenüberliegende unabhängige erste Seitenwandabstandselemente zu bilden; Entfernen der Maske; Entfernen von Material des Halbleitersubstrats über der vergrabenen Isolierschicht und benachbart zu den ersten Seitenwandabstandselementen und der Gateelektrode bis die vergrabene Isolierschicht freigelegt ist, Verwenden der ersten Seitenwandabstandselemente und der Gateelektrode als Maskenmaterial zur Bildung eines aktiven Gebiets selbstjustierend zur der Gateelektrode; Entfernen der ersten Seitenwandabstandselemente; Bilden leicht dotierter Source- und Draingebiete durch isotrope Implantation von Ionen in das aktive Gebiet; Bilden von zweiten Seitenwandabstandselementen entlang der Seitenwände der Gateelektrode, die eine seitliche Ausdehnung haben, die kleiner als die erste seitliche Ausdehnung ist; und Bilden von Source- und Drainelektroden an beiden Seiten benachbart zu den Seitenwänden der Gateelektrode unter Verwendung der Gatedeckschicht und der zweiten Seitenwandabstandselemente als Maskenmaterial.
Die vorliegende Erfindung erlaubt in der oben dargelegten Weise einen Transistor mit reduzierten Bauteilabmessungen herzustellen, wobei ein aktives Gebiet sowie Bauteilisoliermerkmale mit Bezug zu der Gateelektrode ohne mechanische Überlagerungsschritte justiert werden. Mittels der Herstellungsverfahren, die durch diese Erfindung bereitgestellt werden, kann das aktive Gebiet eines Feldeffekttransistors auf minimale gewünschte Abmessungen unabhängig von lithographischen Beschränkungen eingestellt werden. Folglich kann eine drastisch erhöhte Schaltkreisdichte und verringerte parasitäre Kapazitäten erreicht werden.
Diese Erfindung erlaubt eine deutliche Verringerung der Abmessungen von Feldeffekttransistoren in integrierten Schaltungen, und damit kann eine deutliche Kostenreduzierung beim Herstellungsvorgang in der Halbleiterindustrie erreicht werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Weitere Vorteile und Aufgaben der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung mit Bezug zu den begleitenden Zeichnungen deutlicher; es zeigen:
Fig. 1a bis c schematische Querschnittsansichten eines Halbleitersubstrats in unterschiedlichen Schritten während der Herstellung eines Feldeffekttransistors gemäß dem Stand der Technik;
Fig. 2a eine schematische Querschnittsansicht eines Halbleitersubstrats nach Bildung der Gateelektrode, der Gatedeckschicht und der Seitenwandabstandselemente beim Herstellen eines Feldeffekttransistors gemäß der vorliegenden Erfindung;
Fig. 2b eine schematische Draufsicht des Halbleitersubstrats nach Bildung einer Maske über der Gatedeckschicht und der Seitenwandabstandselemente während der Herstellung des erfindungsgemäßen Feldeffekttransistors;
Fig. 2c eine schematische Querschnittsansicht des Halbleitersubstrats nach Bildung des aktiven Gebiets und der Entfernung der Maske bei der Herstellung des erfindungsgemäßen Feldeffekttransistors;
Fig. 2d eine schematische Querschnittsansicht des Halbleitersubstrats nach Entfernung der Seitenwandabstandselemente und der Gatedeckschicht bei der Herstellung des erfindungsgemäßen Feldeffekttransistors; und
Fig. 2e eine schematische Querschnittsansicht des Halbleitersubstrats nach der Vervollständigung des erfindungsgemäßen Feldeffekttransistors.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Obwohl die vorliegende Erfindung mit Bezug zu der Ausführungsform, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt ist, beschrieben wird, ist es selbstverständlich, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die spezielle offenbarte Ausführungsform zu beschränken, sondern die beschriebene Ausführungsform stellt vielmehr lediglich die diversen Aspekte der vorliegenden Erfindung, deren Schutzbereich durch die angefügten Ansprüche definiert ist, in beispielhafter Weise dar.
Mit Bezug zu den Fig. 2a bis 2e wird anschauliches Beispiel zur Bildung eines Feldeffekttransistors gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben.
Fig. 2a zeigt eine schematische Querschnittsansicht eines Feldeffekttransistors in einem speziellen Stadium eines Herstellungsprozesses gemäß der vorliegenden Erfindung. In einem Siliziumsubstrat 100 wird eine vergrabene Isolierschicht 102 zwischen einem Trägersubstrat 111 und einer elektrisch leitfähigen Schicht 101, die mit Verunreinigungen dotiert ist, gebildet. Diese vergrabene Isolierschicht 102 könnte durch Verbinden von Isolierschichten zweier ursprünglicher Siliziumsubstrate bereitgestellt werden, wobei zumindest eine der ursprünglichen Siliziumsubstrate eine elektrisch leitfähige, mit Verunreinigung dotierte Schicht und eine Isolierschicht über der elektrisch leitfähigen Schicht aufweist. Dieser Vorgang führt zur Bildung eines Siliziumsubstrats 100 mit einer Oberfläche, einer vergrabenen Isolierschicht 102, einem Trägersubstrat 111 und einer elektrisch leitfähigen mit Verunreinigungen dotierten Schicht 101 zwischen der Oberfläche und der vergrabenen Isolierschicht 102. Die beim Verbinden der Halbleitersubstrate beteiligten Prozessschritte sind dem Fachmann allgemein bekannt und deren Beschreibung wird daher weggelassen. Andere Herstellungsprozesse für ein derartiges Siliziumsubstrat 100 mit einer vergrabenen Isolierschicht 102, etwa tiefe Oxidimplantation, oder epitaxiales Wachsen einer Isolierschicht, auf die ein elektrisch leitende Schicht auf einer ursprünglich Halbleiterschicht folgt, und dergleichen sind ebenso möglich und sind dem Fachmann wohl bekannt.
Der in Fig. 2a gezeigte Transistor umfasst eine Gateisolierschicht 103, die über dem Substrat 100 gebildet ist, eine Gateelektrode 104 (mit einer Gatelänge 106), eine Gatedeckschicht 105 (mit beispielsweise Siliziumnitrid) und ein Seitenwandabstandselement 107. Die in Fig. 2a dargestellte Struktur kann gemäß dem folgenden anschaulichen Prozessablauf gebildet werden. Über dem Siliziumsubstrat 100 wird eine dünne Gateisolierschicht 103 ganzflächig abgeschieden. Anschließend wird eine das Gateelektrodenmaterial umfassende Schicht (nicht gezeigt) und eine Deckschicht (nicht gezeigt) (mit beispielsweise Siliziumnitrid) über der Gateisolierschicht 103 gebildet. Anschließend werden die Schicht aus Gateelektrodenmaterial und die Deckschicht unter Anwendung von Fotolithographie und Ätzverfahren strukturiert, um die Gateelektrode 104 und die Deckschicht 105 zu definieren. Die von der Deckschicht 105 bedeckte Gateelektrode 104 besitzt steile Seitenwände 118 entlang ihres Umfangs. Als nächstes werden Seitenwandabstandselemente 107 mit Siliziumnitrid (SiN) um die Gateelektrode 104 und die Deckschicht 105 herum gebildet. Die beim Strukturieren eines Fotolacks (nicht gezeigt) und zur Herstellung der Gateelektrode 104, der Deckschicht 105 und der Seitenwandabstandselemente 107 beteiligten Prozessschritte sind dem Fachmann bekannt und schließen im Allgemeinen die Verwendung kurzer Belichtungswellenlängen, etwa Wellenlängen im DUV-Bereich beim Ausführen der notwendigen Fotolithographieschritte ein. Gemäß dem anisotropen Ätzen, das zur Bildung der Seitenwandabstandselemente 107 notwendig ist, kann, aufgrund einer Beziehung zwischen der Seitenwandhöhe zur Abstandselementdicke an der Unterseite abhängig von der Steigung der Seitenwandabstandselemente 107 ihre seitliche Ausdehnung durch die Dicke der Deckschicht 105 bestimmt werden. Somit können durch Vergrößern der Seitenwandhöhe wesentlich dickere Seitenwandabstandselemente 107 unter Anwendung eines standardmäßigen anisotropen Ätzprozesses für die Bildung von Seitenwandabstandselemente, der im Allgemeinen bekannt ist, gebildet werden, so dass die detaillierte Beschreibung davon weggelassen wird.
Fig. 2b zeigt ein schematische Draufsicht auf den Feldeffekttransistor aus Fig. 2a nach Abscheiden einer Maske 108 über der Deckschicht 105, den Seitenwandabstandselementen 107, und über der dünnen Gateisolierschicht 103. Die Abscheidung der Maske 108 wird so bewerkstelligt, dass beide Endbereiche 109 der Deckschicht 105 und alle verbleibenden Teile der Seitenwandabstandselemente 107 um die Endbereiche 109 herum freigelegt sind. Alle freigelegten Teile müssen selektiv entfernt werden bis die dünne Gateisolierschicht 103 freigelegt ist (nicht gezeigt), woraus sich zwei gegenüberliegende Seitenwandabstandselemente 107 in beiden Richtungen der Gatelänge 106 ergeben.
Fig. 2c zeigt eine schematische Querschnittsansicht des Feldeffekttransistors aus Fig. 2b nach konventionellem Ätzen aller Teile der dünnen Gateisolierschicht 103 sowie des Substrats 100, die nicht von der Deckschicht 105 oder dem Seitenrandabstandselementen 107 bedeckt sind, bis die vergrabene Isolierschicht 102 erreicht ist. Dieser Ätzschritt bildet ein aktives Gebiet aus der elektrisch leitfähigen Schicht 101 über der vergrabenen Schicht 102. Aufgrund der vergrabenen Isolierschicht 102 sind keine Grabenisolationen (STI) notwendig.
Fig. 2d zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2c nach Entfernen der Deckschicht 105 und der Seitenwandabstandselemente 107. Entsprechend der vorliegenden Erfindung ist die Längendimension 112 vollständig durch Ätz- und Abscheideprozesse bestimmt, ohne dass kritische Überlagerungsschritte während des Fotolithographievorgangs erforderlich sind, die in herkömmlichen Methoden notwendig sind. Ferner wird das aktive Gebiet 110 durch Ätzen der leitfähigen Schicht 101 unter Verwendung der Seitenwandabstandselemente als eine Maske gebildet, die zuvor benachbart zu der Gateelektrode gebildet wurden. Somit wird aufgrund des beschriebenen Verfahrens das aktive Gebiet 110 so gebildet, dass die Gateelektrode 104 im Wesentlichen mittig über dem aktiven Gebiet 110 positioniert ist. Die Eigenschaft des Positionierens eines Bauteilmerkmals mit Bezug zu einem anderen Merkmal ohne einen "externen" mechanischen Positionierschritt, d. h. ohne zusätzlichen Überlagerungsschritt, wird im Folgenden als eine selbstjustierende Technik und das Strukturmerkmal wird folglich als ein selbstjustierendes Merkmal bezeichnet.
Fig. 2e zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2d nach Durchlaufen des herkömmlichen Prozessierens des Bauteils, um den Feldeffekttransistor fertigzustellen. Die dünne Gateisolierschicht 103, die nicht von der Gateelektrode 104 bedeckt ist, wird mittels Ätzen entfernt. Leicht dotierte Drain- und Sourcegebiete 114 (LDD) werden in dem aktiven Gebiet 110 durch eine flache Ionenimplantation mit einer geringen Dosis gebildet. Die implantierten Ionen werden durch eine schnelle Wärmebehandlung (RTA) zur Diffusion gebracht, um sich teilweise in das Gebiet unterhalt der dünnen Gateisolierschicht 103 zu erstrecken. Siliziumdioxid (SiO2) wird ganzflächig abgeschieden und anschließen anisotrop geätzt, um Seitenwandabstandselemente 116 benachbart zu der Gateelektrode 104 und den leicht dotierten Drain- und Sourcegebieten 114 zu bilden. Anschließend werden Source- und Draingebiete 113 mittels einer tiefen Ionenimplantation mit einer hohen Dosis vervollständigt. Die Source- und Draingebiet 113 sind von den leicht dotierten Drain- und Sourcegebieten 114, die sich an einen Kanal 115 anschließen, begrenzt. Schließen werden Kontakte 117 für die Gateelektrode 104 und für die Drain- und Sourcegebiete 113, beispielsweise mittels Silicid-Verarbeitung, gebildet.
Nach der Bildung der Gateelektrode 104, der Gateisolierschicht 103 und dem aktiven Gebiet 110 wird die Herstellung des Feldeffekttransistors unter Verwendung herkömmlich bekannter Techniken weitergeführt. Die Herstellungsschritte für diese standardmäßigen Techniken werden nicht im Detail in dieser Beschreibung ausgeführt, da sie für die vorliegende Erfindung nicht wesentlich sind.
Das erfindungsgemäße Verfahren liefert eine selbstjustierende Technik zur Bildung des aktiven Gebiets nach der Bildung der Gateelektrode ohne die Notwendigkeit eines separaten Justierschritts. Aufgrund der Tatsache, dass das Substrat um das aktive Gebiet herum geätzt wird bis die vergrabene Isolierschicht erreicht wird, sind erfindungsgemäß keine Grabenisolationen (STI) notwendig. Aufgrund des selbstjustierenden aktiven Gebiets 110 kann die Längendimension 112 des aktiven Gebiets 110 auf minimale gewünschte Abmessungen ohne Lithographiebeschränkungen ausgerichtet werden. Daher wird eine deutliche Erhöhung der Schaltkreisdichte und eine Verringerung der parasitären Kapazitäten erreicht. Ferner benötigt das Herstellen von Feldeffekttransistoren gemäß der vorliegenden Erfindung weniger Fotolithographiemasken als das konventionelle Verarbeiten.
Gemäß einer Modifikation der oben beschriebenen erfindungsgemäßen Ausführungsform werden die ersten Seitenwandabstandselemente 107 ohne die Gatedeckschicht 105 über der Gateelektrode 104 gebildet. Um Seitenwandabstandselemente 107 mit ausreichender Unterseitendicke zum Definieren des aktiven Gebiets 110 zu erhalten, wird das Verfahren zur Abscheidung des Abstandselementmaterials und/oder der anisotrope Ätzprozess zur Bildung der Seitenwandabstandselemente 107 entsprechend eingestellt, um Abstandselementflanken mit flacherer Steigung zu erhalten, um ein größeres Dicken-zu- Höhen-Verhältnis der Seitenwandabstandselemente 107 zu erreichen. Vorzugsweise ist die Unterseitendicke der Seitenwandabstandselemente in der Größenordnung der Gatelänge oder darunter, um eine hohe Schaltungsdichte zu erhalten. Anzumerken ist, dass Abscheide- und Ätztechniken gutbekannt sind und eine Dickensteuerung der Materialschichten innerhalb eines Bereichs von wenigen Nanometern bis zumindest einigen Mikrometern zu lassen, und daher eine beliebige gewünschte Unterseitendicke und somit eine Längendimension 112 durch die vorliegende Erfindung erreichbar ist.
Gemäß einer weiteren Modifikation der oben beschriebenen erfindungsgemäßen Ausführungsform werden die Seitenwandabstandselemente 107 nach der Bildung des aktiven Gebiets 110 nicht entfernt. In diesem Falle werden die Seitenwandabstandselemente 107 geschrumpft, beispielsweise durch einen Ätzprozess, woraus sich Seitenwandabstandselemente 116 ergeben, die eine kleinere seitliche Ausdehnung als die Seitenwandabstandselemente 107 aufweisen. Anschließend werden die leicht dotierten Drain- und Sourcegebiete 114 in dem aktiven Gebiet 110 unter den Seitenwandabstandselementen 116 durch Ionendiffusion oder schräge Ionenimplantation mit einer geringen Dosis erzeugt. Danach werden die Source- und Draingebiete 113 mittels einer tiefen Ionenimplantation mit einer hohen Dosis gebildet.
Die verbleibenden Herstellungsschritte gemäß der oben erwähnten Ausführungsform, die mit Bezug zu den Zeichnungen beschrieben sind, bleiben die gleichen.
Gemäß einer weiteren Modifikation der oben beschriebenen erfindungsgemäßen Ausführungsform wird das anfängliche Substrat als ein isolierendes Substrat 102 mit einer elektrisch leitfähigen Schicht 101 über dem isolierenden Substrat 102 bereitgestellt. Diese elektrisch leitfähige Schicht 101 ist mit Verunreinigungen zu dotieren und kann beispielsweise durch epitaxiales Aufwachsen, und dergleichen erhalten werden.
Weitere Modifikationen und alternative Ausführungsformen diverser Aspekte der Erfindung sind für den Fachmann angesichts dieser Beschreibung ersichtlich. Daher ist diese Beschreibung lediglich als illustrativ zu betrachten und dient zum Zwecke der Vermittelung der technischen Lehre an den Fachmann zum allgemeinen Ausführen der vorliegenden Erfindung. Selbstverständlich sind die Ausführungsformen der hierin gezeigten und beschriebenen Erfindung als die gegenwärtig bevorzugten Ausführungsformen aufzufassen. Elemente und Materialien, hierin beschrieben und gezeigt, können ersetzt werden.

Claims (29)

1. Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung mit den Schritten:
  • a) Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, einer vergrabenen Isolierschicht und einer elektrisch leitenden mit Verunreinigungen dotierten Schicht zwischen der Oberfläche und der vergrabenen Isolierschicht,
  • b) Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist,
  • c) Bilden erster Seitenwandabstandselemente mit einer ersten seitlichen Ausdehnung entlang der Seitenwände der Gateelektrode, und
  • d) Entfernen von Teilen des Halbleitersubstrats über der vergrabenen Isolierschicht und benachbart zu den ersten Seitenwandabstandselementen bis die vergrabene Isolierschicht freigelegt ist, wobei die ersten Seitenwandabstandselemente als ein Maskenmaterial zum Definieren eines aktiven Gebiets verwendet werden.
2. Verfahren nach Anspruch 1, wobei der Schritt (a) aus Anspruch 1 ferner umfasst:
  • 1. Bereitstellen von Anfangshalbleitersubstraten, wobei zumindest eines der Anfangshalbleitersubstrate eine elektrisch leitende Schicht, die mit Verunreinigungen dotiert ist, und eine Isolierschicht über der elektrisch leitenden Schicht umfasst, und
  • 2. Verbinden der Isolierschichten der zwei Anfangshalbleitersubstrate, wodurch ein Halbleitersubstrat mit einer Oberfläche, einer vergrabenen Isolierschicht und einer elektrisch leitenden Schicht, die mit Verunreinigungen dotiert ist, zwischen der Oberfläche und der vergrabenen Schicht gebildet wird.
3. Verfahren nach Anspruch 1, wobei der Schritt a) aus Anspruch 1 weiter umfasst:
  • 1. Bereitstellen eines Anfangshalbleitersubstrats,
  • 2. Aufwachsen einer Isolierschicht über dem Anfangshalbleitersubstrat, und
  • 3. Aufwachsen einer elektrisch leitenden Schicht, die mit Verunreinigungen dotiert ist, über der Isolierschicht, um damit ein Halbleitersubstrat mit einer Oberfläche, einer vergrabenen Isolierschicht und einer elektrisch leitenden mit Verunreinigungen dotierten Schicht zwischen der Oberfläche und der vergrabenen Isolierschicht zu bilden.
4. Verfahren nach Anspruch 3, wobei die Schritte a4) und a5) aus Anspruch 3 ein Epitaxial-Aufwachsverfahren umfassen.
5. Verfahren nach Anspruch 3, wobei die Schritte a4) und a5) aus Anspruch 3 ein chemisches Dampfabscheidungsverfahren umfassen.
6. Verfahren nach Anspruch 1, das weiterhin das Bilden von Source- und Draingebieten in dem aktiven Gebiet umfasst.
7. Verfahren nach Anspruch 6, wobei das Bilden der Source- und Draingebiete das Schrumpfen der ersten Seitenwandabstandselemente umfasst, um zweite Seitenwandabstandselemente mit einer zweiten seitlichen Ausdehnung zu bilden, die kleiner als die erste seitliche Ausdehnung ist.
8. Verfahren nach Anspruch 7, wobei leicht dotierte Source- und Draingebiete durch schräges Implantieren von Ionen unter die zweiten Seitenwandabstandselemente gebildet werden.
9. Verfahren nach Anspruch 7, wobei leicht dotierte Source- und Draingebiete durch Ionendiffusion unter die zweiten Seitenwandabstandselemente gebildet werden.
10. Verfahren nach Anspruch 6, wobei das Bilden der Source- und Drainelektroden das Entfernen der ersten Seitenwandabstandselemente und das Bilden zweiter Seitenwandabstandselemente entlang der Seitenwände der Gateelektrode mit einer zweiten seitlichen Ausdehnung umfasst, die kleiner als die erste seitliche Ausdehnung ist.
11. Verfahren nach Anspruch 10, wobei zwischen dem Entfernen der ersten Seitenwandabstandselemente und dem Bilden der zweiten Seitenwandabstandselemente leicht dotierte Source- und Draingebiete durch Ionenimplantation mit geringer Dosis und Energie in dem aktiven Gebiet gebildet werden.
12. Verfahren nach Anspruch 1, wobei Schritt a) aus Anspruch 1 Bilden einer Gatedeckschicht über der Gateelektrode umfasst, um eine Höhe der Seitenwandabstandselemente einzustellen.
13. Verfahren nach Anspruch 12, wobei die Gatedeckschicht nach dem Bilden von Source- und Draingebieten entfernt wird.
14. Verfahren nach Anspruch 1, das ferner umfasst: Entfernen im Wesentlichen aller Seitenwandabstandselemente mit Ausnahme von Bereichen entlang einer Breite der Gateelektrode vor dem Ausführen des Schritts d).
15. Verfahren nach Anspruch 14, wobei das Entfernen der Seitenwandabstandselemente das Strukturieren einer lithographischen Maske über der Gateelektrode und den ersten Seitenwandabstandselementen und das Ätzen aller freigelegten Teile, die nicht von der lithographischen Maske bedeckt sind, umfasst.
16. Verfahren nach Anspruch 15, das ferner umfasst: Entfernen von Material des Halbleitersubstrats über der vergrabenen Isolierschicht bis die vergrabene Isolierschicht freigelegt ist, um damit das Seitenwandabstandselement und die Gateelektrode und/oder eine über der Gateelektrode angeordnete Gatedeckschicht als Maskenmaterial zu verwenden.
17. Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung mit den Schritten:
  • a) Bereitstellen eines isolierenden Substrats mit einer elektrisch leitenden, mit Verunreinigungen dotierten Schicht über dem isolierenden Substrat, wobei die elektrisch leitende Schicht eine Oberfläche aufweist,
  • b) Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist,
  • c) Bilden erster Seitenwandabstandselemente entlang der Seitenwände der Gateelektrode mit einer ersten seitlichen Ausdehnung, und
  • d) Entfernen von Teilen der elektrisch leitenden Schicht über dem isolierenden Substrat und benachbart zu den ersten Seitenwandabstandselementen bis das isolierende Substrat freigelegt ist, wobei zumindest die ersten Seitenwandabstandselemente als ein Maskenmaterial zum Definieren eines aktiven Gebiets verwendet werden.
18. Verfahren nach Anspruch 17, das ferner das Bilden von Source- und Draingebieten in dem aktiven Gebiet umfasst.
19. Verfahren nach Anspruch 18, wobei das Bilden der Source- und Drainelektroden das Schrumpfen der ersten Seitenwandabstandselemente umfasst, um zweite Seitenwandabstandselemente mit einer zweiten seitlichen Ausdehnung, die kleiner als die erste seitliche Ausdehnung ist, zu bilden.
20. Verfahren nach Anspruch 19, wobei leicht dotierte Source- und Draingebiete durch schräge Ionenimplantation unter die zweiten Seitenwandabstandselemente gebildet werden.
21. Verfahren nach Anspruch 19, wobei leicht dotierte Source- und Draingebiete durch Diffusionionen unter die breiten Seitenwandabstandselemente gebildet werden.
22. Verfahren nach Anspruch 18, wobei das Bilden der Source- und Drainelektroden das Entfernen der ersten Seitenwandabstandselemente und Bilden von zweiten Seitenwandabstandselementen entlang der Seitenwände der Gateelektrode mit einer zweiten seitlichen Ausdehnung, die kleiner als die erste seitliche Ausdehnung ist, umfasst.
23. Verfahren nach Anspruch 20, wobei zwischen dem Entfernen der ersten Seitenwandabstandselemente und dem Bilden der zweiten Seitenwandabstandselemente leicht dotierte Source- und Draingebiete durch Implantation von Ionen mit geringer Dosis und Energie in das aktive Gebiet gebildet werden.
24. Verfahren nach Anspruch 1, wobei der Schritt a) aus Anspruch 1 Bilden einer Gatedeckschicht über der Gateelektrode umfasst, um damit eine Höhe der Seitenwandabstandselemente einzustellen.
25. Verfahren nach Anspruch 24, wobei die Gatedeckschicht nach dem Bilden von Source- und Draingebieten entfernt wird.
26. Verfahren nach Anspruch 17, das ferner das Entfernen im Wesentlichen des gesamten Seitenwandabstandselements mit Ausnahme von Bereichen entlang einer Breite der Gateelektrode vor dem Ausführen des Schritts d) umfasst.
27. Verfahren nach Anspruch 26, wobei das Entfernen des Seitenwandabstandselements Strukturieren einer lithographischen Maske über der Gateelektrode und den ersten Seitenwandabstandselementen und das Ätzen aller freigelegten Teilen, die nicht von der lithographischen Maske bedeckt sind, umfasst.
28. Verfahren nach Anspruch 27, das ferner umfasst: Entfernen von Material des Halbleitersubstrats über der vergrabenen Isolierschicht bis die vergrabene Isolierschicht freigelegt ist, um damit das Seitenwandabstandselement und die Gateelektrode und/oder eine über der Gateelektrode angeordnete Gatedeckschicht als ein Maskenmaterial zu verwenden.
29. Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung mit den Schritten:
  • a) Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, einer vergrabenen Isolierschicht und einer elektrisch leitenden Schicht, die mit Verunreinigungen dotierten ist, zwischen der Oberfläche und der vergrabenen Isolierschicht,
  • b) Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatelänge, eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist,
  • c) Bilden einer Gatedeckschicht über der Gateelektrode und den ersten Seitenwandabstandselementen entlang der Seitenwände der Gateelektrode, wobei die ersten Seitenwandabstandselemente eine ersten seitliche Ausdehnung aufweisen,
  • d) Bilden einer Maske über der Gatedeckschicht und den ersten Seitenwandabstandselementen, die zwei gegenüberliegende, aus den ersten Seitenwandabstandselementen in beiden Längsrichtungen der Gateelektrode gebildete Endbereiche freilegt,
  • e) Enterfernen der Endbereiche, um damit zwei gegenüberliegende unabhängige erste Seitenwandabstandselemente zu bilden,
  • f) Entfernen der Maske,
  • g) Entfernen von Material des Halbleitersubstrats über der vergrabenen Isolierschicht und benachbart zu den ersten Seitenwandabstandselementen und der Gateelektrode bis die vergrabene Isolierschicht freigelegt ist, wobei die ersten Seitenwandabstandselemente und die Gateelektrode als Maskenmaterial zur Bildung eines aktiven Gebiets in selbstjustierender Weise mit Bezug zu der Gateelektrode verwendet werden,
  • h) Entfernen der ersten Seitenwandabstandselemente,
  • i) Bilden leicht dotierter Source- und Draingebiete durch isotrope Implantation von Ionen in das aktive Gebiet,
  • j) Bilden zweiter Seitenwandabstandselemente entlang der Seitenwände der Gateelektrode mit einer zweiten seitlichen Ausdehnung, die kleiner als die erste seitliche Ausdehnung ist und,
  • k) Bilden von Source- und Drainelektroden an beiden Seiten benachbart zu den Seitenwänden der Gateelektrode unter Verwendung der Gatedeckschicht und der zweiten Seitenwandabstandselemente als Maskenmaterial.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003103035A1 (de) * 2002-05-28 2003-12-11 Infineon Technologies Ag Verfahren zum herstellen eines doppel-gate-transistors

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100491141B1 (ko) * 2001-03-02 2005-05-24 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법
FR2829294B1 (fr) * 2001-09-03 2004-10-15 Commissariat Energie Atomique Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor
US7157774B2 (en) * 2003-01-31 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Strained silicon-on-insulator transistors with mesa isolation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0344863A1 (de) * 1988-05-30 1989-12-06 Interuniversitair Microelektronica Centrum Vzw Verfahren zur Herstellung eines Dünnfilmtransistors
US5407837A (en) * 1992-08-31 1995-04-18 Texas Instruments Incorporated Method of making a thin film transistor
DE19747777A1 (de) * 1996-12-26 1998-07-02 Lg Semicon Co Ltd Verfahren zum Herstellen eines Halbleiterbauteils

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292670A (en) * 1991-06-10 1994-03-08 Texas Instruments Incorporated Sidewall doping technique for SOI transistors
US5482871A (en) * 1994-04-15 1996-01-09 Texas Instruments Incorporated Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0344863A1 (de) * 1988-05-30 1989-12-06 Interuniversitair Microelektronica Centrum Vzw Verfahren zur Herstellung eines Dünnfilmtransistors
US5407837A (en) * 1992-08-31 1995-04-18 Texas Instruments Incorporated Method of making a thin film transistor
DE19747777A1 (de) * 1996-12-26 1998-07-02 Lg Semicon Co Ltd Verfahren zum Herstellen eines Halbleiterbauteils

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003103035A1 (de) * 2002-05-28 2003-12-11 Infineon Technologies Ag Verfahren zum herstellen eines doppel-gate-transistors
DE10223709A1 (de) * 2002-05-28 2003-12-18 Infineon Technologies Ag Verfahren zum Herstellen eines Doppel-Gate-Transistors
DE10223709B4 (de) * 2002-05-28 2009-06-10 Qimonda Ag Verfahren zum Herstellen eines Doppel-Gate-Transistors

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